JP3346763B2 - 高電圧集積回路チップ - Google Patents

高電圧集積回路チップ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高電圧集積回路チ
ップに関し、より詳細には、半ブリッジ構成のパワート
ランジスタを駆動する高電圧集積回路を保護するための
回路であって、出力ノードでの過大な負のスイングを見
込んだ回路を対象とし、負電圧スパイク中の電流を制限
する抵抗器を基板と接地の間に有する高電圧集積回路チ
ップに関する。
【０００２】
【従来の技術】パワー機器（power equipment）を駆動
する、例えばパワーＭＯＳＦＥＴなどのパワートランジ
スタのドライバ回路では、パワートランジスタが頻繁に
大電流をスイッチングする。この大きなスイッチング電
流は、ダイオードの順方向回復（forward recovery）特
性および回路中の漂遊インダクタンス（stray inductan
ce）と相まって、半ブリッジの出力ノードのところに負
のスパイク信号を生成する。これらのスパイク信号は、
ドライバ回路を破壊する可能性がある上、雑音を生み出
すという問題がある。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、出力ノードでの過大な負スイングを見込んで半
ブリッジ構成のパワートランジスタを駆動する高電圧集
積回路チップを提供することにある。
【０００４】また、本発明の他の目的は、単一のチップ
上に集積化することができる高電圧集積回路チップを提
供することにある。
【０００５】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、半ブリ
ッジ構成に配置された第１のパワートランジスタ及び第
２のパワートランジスタを駆動し、前記半ブリッジ構成
のトランジスタ間の出力ノードでの過大な負電圧スイン
グを見込んだ高電圧集積回路チップであって、高電圧集
積回路チップの基板と、該高電圧集積回路チップ内で、
電圧源と接地電位の間に直列に接続された前記半ブリッ
ジ構成の前記第１のパワートランジスタ及び前記第２の
パワートランジスタを駆動する第１のゲートドライバ及
び第２のゲートドライバと、前記高電圧集積回路チップ
内の寄生ダイオードと直列に接続され、かつ前記高電圧
集積回路チップの基板と接地電位の間に配置され、出力
ノードでの負の電圧過渡現象に起因して前記高電圧集積
回路の前記寄生ダイオードに流れる電流を制限する抵抗
器と、該抵抗器が、酸化物の層間に配置されたポリシリ
コン層で形成され、前記接地電位および基板へ接続する
ための接点開口を前記ポリシリコン層の両端にそれぞれ
備えたことを特徴とするものである。
【０００６】
【０００７】このような構成により、本発明の目的は、
高電圧集積回路チップ（ＨＶＩＣ）の基板とチップの接
地電位（すなわち共通電位端子（ＣＯＭ））との間に抵
抗器を配置することによって達成される。
【０００８】また、ＨＶＩＣの基板と接地の間に抵抗器
を含めると、出力ノードでの負の過渡現象によってチッ
プの固有ダイオードが導通したときに、このダイオード
を流れる電流が制限されることによって、負電圧スパイ
クの処理が大幅に改善されるという効果がある。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図１は、さまざまな電動機およ
び電気機器応用に使用される半ブリッジ構成を駆動する
ＨＶＩＣの回路を示す図である。ＨＶＩＣ２３は、米国
カリフォルニア州Ｅｌ ＳｅｇｕｎｄｏのＩｎｔｅｒｎ
ａｔｉｏｎａｌ ＲｅｃｔｉｆｉｅｒＣｏｒｐｏｒａｔ
ｉｏｎ社製のＩＲ２１１０チップドライバなどのゲート
ドライバＩＣである。この回路は、電源電圧を維持する
能力を有するコンデンサ１５および１６を有する。さら
に、それぞれ高電圧側および低電圧側スイッチである２
つのＭＯＳゲートパワートランジスタスイッチ（MOS ga
ted power transistor switch）２１および２２が図示
されている。これらのスイッチのゲートはそれぞれ、ピ
ン６および２によって識別されるＨＶＩＣドライバ２３
の高出力ピンＨＯおよび低出力ピンＬＯから駆動され
る。固有寄生インダクタンス１７、１８、１９および２
０が図示されている。
【００１０】スイッチ２１がオフ、スイッチ２２がオン
のとき、これらの寄生（漂遊）インダクタンスのために
ピン５（Ｖs）の電圧が接地よりも低くなる。この電圧
は、以下の式（１）を使用して計算することができる。
【００１１】Ｖ＝ＬｘｄＩ／ｄｔ ・・・（１） 負電圧スパイクの間などのように、電圧ＶsがＣＯＭ−
（Ｖsupply＋Ｖf）よりも低くなると、チップ２３内の
内部寄生ダイオード３１（図２参照）が導通を開始す
る。式（１）で、Ｖsupplyはコンデンサ１５の両端間の
バッテリ電圧、Ｖfは順方向ダイオード電圧である。Ｖs
が負になり過ぎた場合には過大な電流がチップを流れ、
その結果、チップが故障する可能性がある。この故障を
防ぐため、図３に示すように、ダイオード３１と直列に
抵抗器３２を導入する。抵抗器３２の役割は、負電圧ス
バイクの間に内部寄生ダイオード３１を流れる電流を制
限し、チップを保護することにある。
【００１２】したがって、基板（ＶＢ）と接地（ＣＯ
Ｍ）の間に接続された抵抗器３２は、高電圧集積回路２
３に対する負スパイク電圧保護として機能する。
【００１３】図４は、ＨＶＩＣのシリコンウェハ中の本
発明の抵抗器の好ましい実施態様を示す図である。抵抗
器３２は、酸化物層４２と酸化物層４４の間に挟まれた
ポリシリコン層４０の中に実施される。抵抗器３２の第
１の側には、ＣＯＭ（接地）ノードへ接続するための接
点開口４６がある。抵抗器３２の第２の側には、基板５
０へ接続するための接点開口４８がある。これは絶縁
（ＩＳＯ）層５６を介して基板５０と接続されている。
【００１４】以上のように、本発明をその特定の実施形
態について説明したが、これ以外にも当業者にとって、
他の多くの変形例や他の用途が考えられることは明らか
である。したがって、本発明は、本明細書の特定の開示
によって限定されるものではなく、請求項に記載によっ
てのみ限定されるものである。
【図面の簡単な説明】
【図１】高電圧集積回路（ＨＶＩＣ）チップの一実施例
を示す図である。
【図２】既存のＨＶＩＣチップ内部の母線電圧と接地の
間の寄生構造を示す図である。
【図３】線間電圧と基板の間の寄生構造、ならびに図１
および図２のチップの基板と接地の間の抵抗器を示す図
である。
【図４】本発明の抵抗器の好ましい実施態様を示す図
で、ＨＶＩＣチップの部分断面図である。
【符号の説明】
１ 共通電位端子（ＣＯＭ） ２ 低出力ピン（ＬＯ） ６ 高出力ピン（ＨＯ） １５，１６ コンデンサ １７，１８，１９、、２０ 寄生コンダクタンス ２１，２２ ＭＯＳゲートパワートランジスタスイッチ ２３ 高電圧集積回路チップ（ＨＶＩＣ） ３１ 内部寄生ダイオード ３２ 抵抗器 ４０ ポリシリコン層 ４２，４４ 酸化物層 ４６，４８ 接点開口 ５０ 基板 ５４ ｄｐ＋層 ５６ 絶縁（ＩＳＯ）層
フロントページの続き (72)発明者 マリヤナ ヴキチェヴィッチ アメリカ合衆国 90066 カリフォルニ ア州 ロサンゼルス サウス センティ ネラ アベニュー 3596 ナンバー 109 (56)参考文献 特開 平５−75118（ＪＰ，Ａ) 特開 昭64−10658（ＪＰ，Ａ) 特開 昭51−886（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H03K 17/08 H03K 17/695

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 半ブリッジ構成に配置された第１のパワ
    ートランジスタ及び第２のパワートランジスタを駆動
    し、前記半ブリッジ構成のトランジスタ間の出力ノード
    での過大な負電圧スイングを見込んだ高電圧集積回路チ
    ップであって、 高電圧集積回路チップの基板と、 該高電圧集積回路チップ内で、電圧源と接地電位の間に
    直列に接続された前記半ブリッジ構成の前記第１のパワ
    ートランジスタ及び前記第２のパワートランジスタを駆
    動する第１のゲートドライバ及び第２のゲートドライバ
    と、前記高電圧集積回路チップ内の寄生ダイオードと直列に
    接続され、かつ 前記高電圧集積回路チップの基板と接地
    電位の間に配置され、出力ノードでの負の電圧過渡現象
    に起因して前記高電圧集積回路の前記寄生ダイオードに
    流れる電流を制限する抵抗器と、該抵抗器が、酸化物の層間に配置されたポリシリコン層
    で形成され、前記接地電位および基板へ接続するための
    接点開口を前記ポリシリコン層の両端にそれぞれ 備えた
    ことを特徴とする高電圧集積回路チップ。
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