JPH11178205A - 保護回路 - Google Patents
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- JPH11178205A JPH11178205A JP10278356A JP27835698A JPH11178205A JP H11178205 A JPH11178205 A JP H11178205A JP 10278356 A JP10278356 A JP 10278356A JP 27835698 A JP27835698 A JP 27835698A JP H11178205 A JPH11178205 A JP H11178205A
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- 230000001681 protective effect Effects 0.000 title abstract 3
- 230000005669 field effect Effects 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract 2
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001066 destructive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000002801 charged material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】
【課題】 低直流電圧タイプの第２の電源線（ＬＶ Ｒ
ＡＩＬ）を備えたモノリシック集積半導体デバイスのパ
ルス・タイプの電源線（ＶＤＤ）の保護回路。 【解決手段】 保護すべき線（ＶＤＤ）と接地（ＧＮ
Ｄ）の間に接続され、ゲート端子が抵抗（ＲＧ）を介し
て接地されている電界効果トランジスタは、そのゲート
端子があらかじめ設定された遅延を有するスイッチング
回路により第２の電源線（ＬＶ ＲＡＩＬ）に接続され
ている。
ＡＩＬ）を備えたモノリシック集積半導体デバイスのパ
ルス・タイプの電源線（ＶＤＤ）の保護回路。 【解決手段】 保護すべき線（ＶＤＤ）と接地（ＧＮ
Ｄ）の間に接続され、ゲート端子が抵抗（ＲＧ）を介し
て接地されている電界効果トランジスタは、そのゲート
端子があらかじめ設定された遅延を有するスイッチング
回路により第２の電源線（ＬＶ ＲＡＩＬ）に接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は総括的に、集積回路
に含まれている端子用の保護要素ないし回路に関し、詳
細にいえば、パルス・タイプの電源線の端子に対する保
護回路に関する。
に含まれている端子用の保護要素ないし回路に関し、詳
細にいえば、パルス・タイプの電源線の端子に対する保
護回路に関する。
【０００２】
【従来の技術】ＭＯＳテクノロジーで集積された回路、
より一般的には、混合タイプのテクノロジーによって集
積されたデバイスの、このようなデバイスに含まれてい
る論理回路などの低電圧電源部分は、その端子に対する
静電放電（ＥＳＤ）により重大な損傷を受けることがあ
る。
より一般的には、混合タイプのテクノロジーによって集
積されたデバイスの、このようなデバイスに含まれてい
る論理回路などの低電圧電源部分は、その端子に対する
静電放電（ＥＳＤ）により重大な損傷を受けることがあ
る。
【０００３】静電放電に関し、認識されていることは、
集積回路の端子がその製造中と回路アセンブリへの実装
中の両方で帯電物質に偶発的に接触して、相当程度のも
のであることもある電位差が、たとえば、入力トランジ
スタのゲート電極または出力トランジスタのドレン領域
と、集積回路が形成される半導体の基板との間に生じる
というものである。前者の場合には、電位差がゲート絶
縁の絶縁耐圧閾値を超えると、絶縁体中に生じる静電放
電によってトランジスタが使用不能となり、後者の場合
には、電位差がドレン接合部の逆絶縁耐圧閾値を超える
と、同様な破壊効果が生じる。
集積回路の端子がその製造中と回路アセンブリへの実装
中の両方で帯電物質に偶発的に接触して、相当程度のも
のであることもある電位差が、たとえば、入力トランジ
スタのゲート電極または出力トランジスタのドレン領域
と、集積回路が形成される半導体の基板との間に生じる
というものである。前者の場合には、電位差がゲート絶
縁の絶縁耐圧閾値を超えると、絶縁体中に生じる静電放
電によってトランジスタが使用不能となり、後者の場合
には、電位差がドレン接合部の逆絶縁耐圧閾値を超える
と、同様な破壊効果が生じる。
【０００４】また、たとえば、１．２μｍテクノロジー
（すなわち最小ゲート寸法が１．２μｍである）によっ
て製造したＣＭＯＳ集積回路において、破壊電圧は入力
トランジスタについては１２−１４Ｖ、出力トランジス
タについては約１２Ｖである。
（すなわち最小ゲート寸法が１．２μｍである）によっ
て製造したＣＭＯＳ集積回路において、破壊電圧は入力
トランジスタについては１２−１４Ｖ、出力トランジス
タについては約１２Ｖである。
【０００５】各種の入力、出力および電源端子を静電放
電から保護する数種類の方法が知られている。
電から保護する数種類の方法が知られている。
【０００６】多くの場合、横型バイポーラ・トランジス
タを使用した保護装置が用いられ、成功を収めている。
タを使用した保護装置が用いられ、成功を収めている。
【０００７】周知の保護装置、特にＭＯＳタイプの集積
回路へのモノリシック集積に適応したものが、たとえ
ば、本出願人のイタリア国特許願第２６０６３Ａ／８０
に記載されている。
回路へのモノリシック集積に適応したものが、たとえ
ば、本出願人のイタリア国特許願第２６０６３Ａ／８０
に記載されている。
【０００８】この従来の装置は本質的に、保護すべきＭ
ＯＳ回路のＩＧＦＥＴのソースおよびドレン領域と同時
に、また同じに、Ｎ型の不純物で注入されたエミッタと
コレクタとを有しており、しかもイオン注入によりアセ
プタ・イオン（Ｐ型不純物）が強く、かつ深く注入され
たアクセス不能なベースを有する横型ＮＰＮトランジス
タを含んでいる。
ＯＳ回路のＩＧＦＥＴのソースおよびドレン領域と同時
に、また同じに、Ｎ型の不純物で注入されたエミッタと
コレクタとを有しており、しかもイオン注入によりアセ
プタ・イオン（Ｐ型不純物）が強く、かつ深く注入され
たアクセス不能なベースを有する横型ＮＰＮトランジス
タを含んでいる。
【０００９】同じ構造の利用形態を改善したものが、本
出願人のイタリア国特許願第２３０７７Ａ／８５号に記
載されている。保護装置はコレクタ端子が回路の入力端
子、およびＩＧＦＥＴのゲート端子にそれぞれ接続され
ており、エミッタ端子がまとめて接地端子、すなわち両
方の横型トランジスタのコレクタを接続している拡散抵
抗（Ｒ‘）に接続されている第１および第２の横型バイ
ポーラ・トランジスタを含んでいる。
出願人のイタリア国特許願第２３０７７Ａ／８５号に記
載されている。保護装置はコレクタ端子が回路の入力端
子、およびＩＧＦＥＴのゲート端子にそれぞれ接続され
ており、エミッタ端子がまとめて接地端子、すなわち両
方の横型トランジスタのコレクタを接続している拡散抵
抗（Ｒ‘）に接続されている第１および第２の横型バイ
ポーラ・トランジスタを含んでいる。
【００１０】第１のトランジスタのベースの幅、および
両方の横型トランジスタのベースにおける不純物の濃度
は、第１の横型トランジスタの負性抵抗現象トリガ電圧
と、ゲート絶縁酸化物の絶縁破壊電圧および集積回路に
含まれているバイポーラ接合部の絶縁破壊電圧よりも低
い値の、第２の横型トランジスタの絶縁破壊電圧を保持
し、しかも集積回路の電源電圧よりも高い値の、第１の
横型トランジスタの持続電圧を保持するようになされて
いる。
両方の横型トランジスタのベースにおける不純物の濃度
は、第１の横型トランジスタの負性抵抗現象トリガ電圧
と、ゲート絶縁酸化物の絶縁破壊電圧および集積回路に
含まれているバイポーラ接合部の絶縁破壊電圧よりも低
い値の、第２の横型トランジスタの絶縁破壊電圧を保持
し、しかも集積回路の電源電圧よりも高い値の、第１の
横型トランジスタの持続電圧を保持するようになされて
いる。
【００１１】静電放電に対する単純ではあるが、効果的
な従来の保護は、ベースとエミッタが短絡されており、
保護すべき端子と接地の間に接続されたバイポーラ・ト
ランジスタである。
な従来の保護は、ベースとエミッタが短絡されており、
保護すべき端子と接地の間に接続されたバイポーラ・ト
ランジスタである。
【００１２】トランジスタはこの場合、ＢＶｃｂｏで示
される高インピーダンス高電圧状態とＢＶｃｅｒで示さ
れる低インピーダンス低電圧状態の間の双安定型の電流
／電圧特性を示す。
される高インピーダンス高電圧状態とＢＶｃｅｒで示さ
れる低インピーダンス低電圧状態の間の双安定型の電流
／電圧特性を示す。
【００１３】トランジスタは回路の正規の動作中は最初
に述べたモードで動作して、トランジスタに影響を及ぼ
さないが、静電放電の発生時には、後で述べたモードで
動作し、これにより放電パルスに対する接地への経路を
開くようにさせられる。
に述べたモードで動作して、トランジスタに影響を及ぼ
さないが、静電放電の発生時には、後で述べたモードで
動作し、これにより放電パルスに対する接地への経路を
開くようにさせられる。
【００１４】バイポーラ・トランジスタを用いたこれら
のタイプの保護装置の有効性は、保護を必要とするもの
が電源端子あるいは電源線である場合、大幅に低下す
る。実際のところ、ＢＶｃｂｏおよびＢＶｃｅｒは統計
上のプロセス変動であって、最高電位が集積回路に与え
られている際の端子または線の場合、回路の動作用件と
一致しない真値を生じる。
のタイプの保護装置の有効性は、保護を必要とするもの
が電源端子あるいは電源線である場合、大幅に低下す
る。実際のところ、ＢＶｃｂｏおよびＢＶｃｅｒは統計
上のプロセス変動であって、最高電位が集積回路に与え
られている際の端子または線の場合、回路の動作用件と
一致しない真値を生じる。
【００１５】さらに、保護すべき電源線における電圧雑
音がバイポーラ保護トランジスタをオンとし、ＢＶｃｅ
ｒにおける電源電圧をクランプする、すなわち回路への
電源供給時に考えられるよりもはるかに低い値となる。
音がバイポーラ保護トランジスタをオンとし、ＢＶｃｅ
ｒにおける電源電圧をクランプする、すなわち回路への
電源供給時に考えられるよりもはるかに低い値となる。
【００１６】これは回路誤作動の原因となるだけではな
く、回路を大直流電流が流れることによる永続的な損傷
の原因ともなる。
く、回路を大直流電流が流れることによる永続的な損傷
の原因ともなる。
【００１７】本出願人のヨーロッパ特許願第９６８３０
６６４．７号は電源端子あるいは電源線に有利に使用さ
れるＥＳＤ保護回路を開示している。
６６４．７号は電源端子あるいは電源線に有利に使用さ
れるＥＳＤ保護回路を開示している。
【００１８】図１にその回路図を示すこの保護回路はゲ
ートおよびソース端子がそれぞれ第１および第２の抵抗
Ｒ１、Ｒ２を介して接地ＧＮＤに接続されており、ドレ
ン端子が保護すべき電源線Ｖｄｄに接続されている第１
の電界効果トランジスタＭ１を含んでいる。
ートおよびソース端子がそれぞれ第１および第２の抵抗
Ｒ１、Ｒ２を介して接地ＧＮＤに接続されており、ドレ
ン端子が保護すべき電源線Ｖｄｄに接続されている第１
の電界効果トランジスタＭ１を含んでいる。
【００１９】この回路はさらに、ソースおよびドレン端
子が接地と電源線の間にそれぞれ接続され、ゲート端子
がトランジスタＭ１のソース端子に接続されている第２
の電界効果トランジスタＭ２を含んでいる。
子が接地と電源線の間にそれぞれ接続され、ゲート端子
がトランジスタＭ１のソース端子に接続されている第２
の電界効果トランジスタＭ２を含んでいる。
【００２０】図面はトランジスタＭ１のゲート端子とド
レン端子の間に接続されたコンデンサＣも示している。
ただし、保護機能はトランジスタＭ１自体のゲートとド
レンの間に存在している固有キャパシタンスによって確
保することができる。
レン端子の間に接続されたコンデンサＣも示している。
ただし、保護機能はトランジスタＭ１自体のゲートとド
レンの間に存在している固有キャパシタンスによって確
保することができる。
【００２１】上述の回路は動的な回路であり、遷移状態
によってのみ活動化されるものであって、危険なラッチ
アップという副作用を示さないものである。
によってのみ活動化されるものであって、危険なラッチ
アップという副作用を示さないものである。
【００２２】
【発明が解決しようとする課題】しかしながら、電源が
パルス・タイプ（文献では、チョッパ・タイプと呼ばれ
ることもある）である場合、最後に述べた保護回路は線
に対して効果的な保護を行うことができず、また上述の
他の状況では、電源オン／オフ・スイッチング・トラン
ジスタの速度（ｄボルト／ｄ時間）が静電放電遷移の速
度に匹敵するものである場合、不可逆的なものであるこ
とがあり、破壊現象となることさえある回路全体の誤動
作が引き起こされる。
パルス・タイプ（文献では、チョッパ・タイプと呼ばれ
ることもある）である場合、最後に述べた保護回路は線
に対して効果的な保護を行うことができず、また上述の
他の状況では、電源オン／オフ・スイッチング・トラン
ジスタの速度（ｄボルト／ｄ時間）が静電放電遷移の速
度に匹敵するものである場合、不可逆的なものであるこ
とがあり、破壊現象となることさえある回路全体の誤動
作が引き起こされる。
【００２３】この場合、従来の保護装置は同じようなも
のであるが、異なる事象に結びつけられる電気的遷移を
特定することはできない。
のであるが、異なる事象に結びつけられる電気的遷移を
特定することはできない。
【００２４】本発明の基礎となる技術的問題は、集積回
路のパルス・タイプの電源線の端子への静電放電に対す
る効果的な活動保護を行うことである。
路のパルス・タイプの電源線の端子への静電放電に対す
る効果的な活動保護を行うことである。
【００２５】
【課題を解決するための手段】請求項１の発明に係る保
護回路は、パルス・タイプの電源供給線（ＶＤＤ）と接
地（ＧＮＤ）にドレイン端子とソース端子をそれぞれ接
続し、ゲート端子を第１の抵抗（ＲＧ）を通して接地し
た第１の電界効果トランジスタ（ＧＣＴＲＬ）から構成
され、そして低直流電圧タイプの第２の電源供給線（Ｌ
Ｖ ＲＡＩＬ）を有したモノリシック集積半導体装置に
おけるパルスタイプの電源供給線の保護回路において、
前記第１の電界効果トランジスタ（ＧＣＴＲＬ）のゲー
トは動作の遅延を前置設定されたスイッチ回路を通して
前記第２の電源供給線（ＬＶ ＲＡＩＬ）に接続したも
のである。
護回路は、パルス・タイプの電源供給線（ＶＤＤ）と接
地（ＧＮＤ）にドレイン端子とソース端子をそれぞれ接
続し、ゲート端子を第１の抵抗（ＲＧ）を通して接地し
た第１の電界効果トランジスタ（ＧＣＴＲＬ）から構成
され、そして低直流電圧タイプの第２の電源供給線（Ｌ
Ｖ ＲＡＩＬ）を有したモノリシック集積半導体装置に
おけるパルスタイプの電源供給線の保護回路において、
前記第１の電界効果トランジスタ（ＧＣＴＲＬ）のゲー
トは動作の遅延を前置設定されたスイッチ回路を通して
前記第２の電源供給線（ＬＶ ＲＡＩＬ）に接続したも
のである。
【００２６】請求項２の発明に係る保護回路において、
動作の遅延を前置設定されたスイッチ回路は、第１の電
界効果トランジスタ（ＧＣＴＲＬ）のゲートと接地にド
レイン端子とソース端子がそれぞれ接続された第２の電
界効果トランジスタ（ＭＤＲＶ）を含み、そしてこの第
２の電界効果トランジスタ（ＭＤＲＶ）のゲート端子は
電流発生器（ＩＢＩＡＳ）を通して前記第２の電源供給
線（ＬＶ ＲＡＩＬ）に接続され、さらにこのゲート端
子と接地間には互いに並列接続された抵抗素子（ＲＺＴ
Ｚ）と容量素子（ＣＴ）を接続したものである。
動作の遅延を前置設定されたスイッチ回路は、第１の電
界効果トランジスタ（ＧＣＴＲＬ）のゲートと接地にド
レイン端子とソース端子がそれぞれ接続された第２の電
界効果トランジスタ（ＭＤＲＶ）を含み、そしてこの第
２の電界効果トランジスタ（ＭＤＲＶ）のゲート端子は
電流発生器（ＩＢＩＡＳ）を通して前記第２の電源供給
線（ＬＶ ＲＡＩＬ）に接続され、さらにこのゲート端
子と接地間には互いに並列接続された抵抗素子（ＲＺＴ
Ｚ）と容量素子（ＣＴ）を接続したものである。
【００２７】請求項３の発明に係る保護回路おいて、第
１及び第２の電界効果トランジスタはＶＤＭＯＳタイプ
であり、第２の電源供給線はＣＭＯＳ構成要素に対する
電源供給線である。
１及び第２の電界効果トランジスタはＶＤＭＯＳタイプ
であり、第２の電源供給線はＣＭＯＳ構成要素に対する
電源供給線である。
【００２８】
【発明の実施の形態】この技術的問題は上述のように、
本明細書の請求の範囲の特徴記載部分に画定されている
保護回路によって解決される。
本明細書の請求の範囲の特徴記載部分に画定されている
保護回路によって解決される。
【００２９】本発明による保護回路の特徴および利点
は、添付図面を参照して、非限定的な例を用いて行う実
施の形態の以下の説明から明らかとなろう。本発明の基
礎となる原理は、パルス・タイプの電源線、またはその
端子のＥＳＤ保護のために、正規の動作で装置に電力が
送られている際には回路が保護を能動的に使用不能と
し、装置を取り扱っており、従って電力が供給されてい
ない場合に能動的な保護を可能とする回路を使用するこ
とにある。
は、添付図面を参照して、非限定的な例を用いて行う実
施の形態の以下の説明から明らかとなろう。本発明の基
礎となる原理は、パルス・タイプの電源線、またはその
端子のＥＳＤ保護のために、正規の動作で装置に電力が
送られている際には回路が保護を能動的に使用不能と
し、装置を取り扱っており、従って電力が供給されてい
ない場合に能動的な保護を可能とする回路を使用するこ
とにある。
【００３０】パルス状態、ないしチョッパ電源は電力の
散逸が少ないことと相まって高い効率をもたらすもので
あるから、電力段用の集積回路デバイスに通常用いられ
ている。電圧ＶＤＤの最大値は高いことがある。
散逸が少ないことと相まって高い効率をもたらすもので
あるから、電力段用の集積回路デバイスに通常用いられ
ている。電圧ＶＤＤの最大値は高いことがある。
【００３１】このため、このようなデバイスは、たとえ
ば、混合タイプのプロセスによって集積されたデバイス
内のＣＭＯＳタイプの、制御機能を果たすということが
できる回路部分に電力を供給する第２の電源線ＬＶ Ｒ
ＡＩＬを含んでいる。
ば、混合タイプのプロセスによって集積されたデバイス
内のＣＭＯＳタイプの、制御機能を果たすということが
できる回路部分に電力を供給する第２の電源線ＬＶ Ｒ
ＡＩＬを含んでいる。
【００３２】この専用電源線は接地ＧＮＤに関して電圧
ＬＶであり、これは低く、一定のものである。通常、こ
れは上述の従来の解決策の１つによって静電放電から保
護されている。
ＬＶであり、これは低く、一定のものである。通常、こ
れは上述の従来の解決策の１つによって静電放電から保
護されている。
【００３３】図２に示すように、本発明による回路は、
そのドレンおよびソースそれぞれの端子によって保護す
べきパルス電源線ＶＤＤと接地ＧＮＰの間に接続され
た、ここではＭＯＳタイプである電界効果トランジスタ
ＧＣＴＲＬも利用している。
そのドレンおよびソースそれぞれの端子によって保護す
べきパルス電源線ＶＤＤと接地ＧＮＰの間に接続され
た、ここではＭＯＳタイプである電界効果トランジスタ
ＧＣＴＲＬも利用している。
【００３４】このトランジスタのゲート端子は互いに並
列な抵抗ＲＧとコンデンサＣＴを介して接地されてお
り、かつバイアス電流発生器ＩＢＩＡＳを介して低電圧
電源線ＬＶ ＲＡＩＬに接続されている。
列な抵抗ＲＧとコンデンサＣＴを介して接地されてお
り、かつバイアス電流発生器ＩＢＩＡＳを介して低電圧
電源線ＬＶ ＲＡＩＬに接続されている。
【００３５】電源線ＬＶ ＲＡＩＬは上述のように専用
の保護装置によりＥＳＤ事象に対して調整され、保護さ
れている。
の保護装置によりＥＳＤ事象に対して調整され、保護さ
れている。
【００３６】この解決策はトランジスタＭＤＲＶのゲー
ト端子が、本質的に停電によって引き起こされるＥＳＤ
事象時に常に接地されるようにする。この場合、トラン
ジスタＭＤＲＶはオフとされ、活動保護装置のゲート・
インピーダンスは抵抗ＲＧによって制御される。
ト端子が、本質的に停電によって引き起こされるＥＳＤ
事象時に常に接地されるようにする。この場合、トラン
ジスタＭＤＲＶはオフとされ、活動保護装置のゲート・
インピーダンスは抵抗ＲＧによって制御される。
【００３７】回路がバイアスされた正規の動作時に、ト
ランジスタＭＤＲＶのゲート端子は電源線ＬＶ ＲＡＩ
Ｌの電圧にされる。この状態において、トランジスタＭ
ＤＲＶはオンとなり、活動保護トランジスタＧＣＴＲＬ
のゲートは接地され、これにより保護装置を使用不能と
する。
ランジスタＭＤＲＶのゲート端子は電源線ＬＶ ＲＡＩ
Ｌの電圧にされる。この状態において、トランジスタＭ
ＤＲＶはオンとなり、活動保護トランジスタＧＣＴＲＬ
のゲートは接地され、これにより保護装置を使用不能と
する。
【００３８】時定数ＲＴＣＴを静電放電の特性時定数τ
ＥＳＤよりもはるかに高いものに選択すべきである。こ
の場合、トランジスタＭＤＲＶのゲート・インピーダン
スはＥＳＤ事象時にほぼゼロとなる。
ＥＳＤよりもはるかに高いものに選択すべきである。こ
の場合、トランジスタＭＤＲＶのゲート・インピーダン
スはＥＳＤ事象時にほぼゼロとなる。
【００３９】トランジスタＭＤＲＶの寸法は次のように
して、決定すべきである。 Rds << RG および Rds * Cdg << VT/(dV/dt)
して、決定すべきである。 Rds << RG および Rds * Cdg << VT/(dV/dt)
【００４０】このようにして、活動クランプが正規の動
作時に、ｄＶ／ｄｔに等しい速度の電源遷移によって活
動化されることがなくなる。
作時に、ｄＶ／ｄｔに等しい速度の電源遷移によって活
動化されることがなくなる。
【００４１】したがって、時定数ＲＴＣＴとトランジス
タＭＤＲＶと大きさを適切に決定することによって、パ
ルス電源状態における能動保護の不活動度を、静電放電
状況における保護装置の効率のよい動作を損なうことな
く、大幅に高めることができる。
タＭＤＲＶと大きさを適切に決定することによって、パ
ルス電源状態における能動保護の不活動度を、静電放電
状況における保護装置の効率のよい動作を損なうことな
く、大幅に高めることができる。
【００４２】改変や置換を当分野の技術者に周知の態様
で、上述の実施の形態に行えることを理解すべきであ
る。
で、上述の実施の形態に行えることを理解すべきであ
る。
【００４３】図３の回路を図１に示した従来の回路とと
もに使用することもできる。
もに使用することもできる。
【００４４】両方のトランジスタのソース端子とゲート
端子を共通にして、第２の電界効果トランジスタをトラ
ンジスタＭＤＲＶに付け加えることが、この目的には十
分である。
端子を共通にして、第２の電界効果トランジスタをトラ
ンジスタＭＤＲＶに付け加えることが、この目的には十
分である。
【００４５】したがって、トランジスタＭＤＲＶのドレ
ン端子は第２のトランジスタＭ２のゲート端子に接続さ
れ、後者のドレン端子はトランジスタＭ１のゲート端子
に接続されることとなる。
ン端子は第２のトランジスタＭ２のゲート端子に接続さ
れ、後者のドレン端子はトランジスタＭ１のゲート端子
に接続されることとなる。
【００４６】この場合、コンデンサＣは不要となる。
【図１】従来の保護回路の回路図である。
【図２】本発明の保護回路の略回路図である。
【図３】本発明による保護回路の特徴記載部分の回路図
である。
である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ
Claims (3)
- 【請求項１】 パルス・タイプの電源供給線（ＶＤＤ）
と接地（ＧＮＤ）にドレイン端子とソース端子をそれぞ
れ接続し、ゲート端子を第１の抵抗（ＲＧ）を通して接
地した第１の電界効果トランジスタ（ＧＣＴＲＬ）から
構成され、そして低直流電圧タイプの第２の電源供給線
（ＬＶ ＲＡＩＬ）を有したモノリシック集積半導体装
置におけるパルスタイプの電源供給線の保護回路におい
て、前記第１の電界効果トランジスタ（ＧＣＴＲＬ）の
ゲートは動作の遅延を前置設定されたスイッチ回路を通
して前記第２の電源供給線（ＬＶ ＲＡＩＬ）に接続さ
れていることを特徴とする保護回路。 - 【請求項２】 動作の遅延を前置設定されたスイッチ回
路は、第１の電界効果トランジスタ（ＧＣＴＲＬ）のゲ
ートと接地にドレイン端子とソース端子がそれぞれ接続
された第２の電界効果トランジスタ（ＭＤＲＶ）を含
み、そしてこの第２の電界効果トランジスタ（ＭＤＲ
Ｖ）のゲート端子は電流発生器（ＩＢＩＡＳ）を通して
前記第２の電源供給線（ＬＶ ＲＡＩＬ）に接続され、
さらにこのゲート端子と接地間には互いに並列接続され
た抵抗素子（ＲＺＴＺ）と容量素子（ＣＴ）を接続した
ことを特徴とする請求項１に記載の保護回路。 - 【請求項３】 第１及び第２の電界効果トランジスタは
ＶＤＭＯＳタイプであり、前記第２の電源供給線はＣＭ
ＯＳ構成要素に対する電源供給線であることを特徴とす
る請求項１または２に記載の保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830485A EP0905851A1 (en) | 1997-09-30 | 1997-09-30 | Protection circuit for an electric pulse supply line in a semiconductor integrated device |
| EP97830485.5 | 1997-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11178205A true JPH11178205A (ja) | 1999-07-02 |
Family
ID=8230792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10278356A Pending JPH11178205A (ja) | 1997-09-30 | 1998-09-30 | 保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6064556A (ja) |
| EP (1) | EP0905851A1 (ja) |
| JP (1) | JPH11178205A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012039852A (ja) * | 2010-06-24 | 2012-02-23 | Intel Corp | 静電放電から供給ノードを保護する方法、装置、およびシステム |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002132242A (ja) * | 2000-07-31 | 2002-05-09 | Hewlett Packard Co <Hp> | 自動適合式デジタルピクチャフレームディスプレイ |
| US6552583B1 (en) | 2001-10-11 | 2003-04-22 | Pericom Semiconductor Corp. | ESD-protection device with active R-C coupling to gate of large output transistor |
| TW538522B (en) * | 2002-05-15 | 2003-06-21 | Winbond Electronics Corp | Fast-triggered static charge protection circuit and its method |
| US7196887B2 (en) * | 2003-05-28 | 2007-03-27 | Texas Instruments Incorporated | PMOS electrostatic discharge (ESD) protection device |
| US6898061B1 (en) * | 2003-07-10 | 2005-05-24 | Polarfab, Llc | System and method for dynamic ESD Protection |
| DE10344849B3 (de) * | 2003-09-26 | 2005-07-21 | Infineon Technologies Ag | Integrierte Schaltung mit Schutz vor elektrostatischer Entladung |
| US8402110B2 (en) * | 2006-09-28 | 2013-03-19 | Microsoft Corporation | Remote provisioning of information technology |
| JP5825144B2 (ja) * | 2012-02-28 | 2015-12-02 | 富士電機株式会社 | 半導体装置およびハイサイド回路の駆動方法 |
| CN104253425A (zh) * | 2013-06-27 | 2014-12-31 | 上海华虹宏力半导体制造有限公司 | 静电保护结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4630162A (en) * | 1984-07-31 | 1986-12-16 | Texas Instruments Incorporated | ESD input protection circuit |
| EP0435047A3 (en) * | 1989-12-19 | 1992-07-15 | National Semiconductor Corporation | Electrostatic discharge protection for integrated circuits |
| GB9424666D0 (en) * | 1994-12-07 | 1995-02-01 | Philips Electronics Uk Ltd | A protected switch |
| US5852541A (en) * | 1997-10-22 | 1998-12-22 | Winbond Electronics Corp. | Early trigger of ESD protection device by an oscillation circuit |
-
1997
- 1997-09-30 EP EP97830485A patent/EP0905851A1/en not_active Withdrawn
-
1998
- 1998-09-30 JP JP10278356A patent/JPH11178205A/ja active Pending
- 1998-09-30 US US09/163,941 patent/US6064556A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012039852A (ja) * | 2010-06-24 | 2012-02-23 | Intel Corp | 静電放電から供給ノードを保護する方法、装置、およびシステム |
| US8514533B2 (en) | 2010-06-24 | 2013-08-20 | Intel Corporation | Method, apparatus, and system for protecting supply nodes from electrostatic discharge |
| KR101428355B1 (ko) * | 2010-06-24 | 2014-08-07 | 인텔 코포레이션 | 정전기 방전으로부터 공급 노드를 보호하기 위한 방법, 장치 및 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0905851A1 (en) | 1999-03-31 |
| US6064556A (en) | 2000-05-16 |
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