DE10344849B3

DE10344849B3 - Integrierte Schaltung mit Schutz vor elektrostatischer Entladung

Info

Publication number: DE10344849B3
Application number: DE10344849A
Authority: DE
Inventors: Michael Bernhard Sommer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-09-26
Filing date: 2003-09-26
Publication date: 2005-07-21
Anticipated expiration: 2023-09-27
Also published as: EP1665381A2; WO2005031868A3; CN1856879A; WO2005031868A2; US20060238935A1

Abstract

Eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung umfaßt einen Transistor (T), der mit einem der Drain- und Source-Anschlüsse (T1, T2) mit einem Anschluß (1) zum Anlegen eines ersten Versorgungspotentials (V¶DD¶) und mit einem anderen der Drain- und Source-Anschlüsse (T1, T2) mit einem Anschluß zum Anlegen eines zweiten Versorgungspotentials (V¶SS¶) verbunden ist. Eine erste Kapazität (C1) und eine zweite Kapazität (C2) sind als kapazitiver Spannungsteiler zwischen den Anschluß zum Anlegen des ersten Versorgungspotentials und den Anschluß zum Anlegen des zweiten Versorgungspotentials geschaltet. Der gemeinsame Koppelknoten (K3) der ersten und zweiten Kapazität ist mit dem Steueranschluß (T3) des Transistors verbunden. Im Entladungsfall ist der Transistor leitfähig und schließt damit eine Spannung, die nicht zum bestimmungsgemäßen Betrieb der Funktionseinheit geeignet ist, zwischen dem Anschluß (1) zum Anlegen des ersten Versorgungspotentials und dem Anschluß (2) zum Anlegen des zweiten Versorgungspotentials kurz.

Description

Die Erfindung betrifft eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung.
Die elektrostatische Ladung, die eine Person aufnehmen kann, liegt in der Größenordnung von ca. 0,6 μC. Die Person kann durch einen Kondensator der Kapazität 150 pF nachgebildet werden. Wird die Ladung von 0,6 μC auf einem Kondensator der Kapazität 150 pF gespeichert, so entspricht dies einer Ladespannung von ca. 4kV. Wenn eine Person, die auf eine solche Spannung aufgeladen ist, ein geerdetes Objekt berührt, kommt es zu einer elektrostatischen Entladung. Diese läuft in ca. 0,1 μs mit Strömen von bis zu mehreren Ampere ab.
Wegen der geringen Oxiddicke und Abmessungen der Leiterbahnen und pn-Übergänge führen elektrostatische Entladungsvorgänge, die über MOS(= Metal Oxid Semiconductor) Bausteine verlaufen im Allgemeinen zur Zerstörung des Bauteils. Die Entladungsvorgänge führen vor allem zum Durchbruch des Gateoxids oder auch zur Überhitzung von pn-Übergängen oder Leiterbahnen. Die bei einer elektrostatischen Entladung umgesetzte Energie liegt im Allgemeinen in der Größenordnung von 0,1 mJ und ist damit nicht sehr groß. Wird diese Energie jedoch pulsförmig in ein Volumen der Größenordnung von wenigen Kubikmikrometern eingespeist, so kann dadurch lokal eine solch hohe Temperatur entstehen, daß das Silizium aufschmilzt. Zwischen die Anschlüsse der Versorgungsspannung sollten daher ESD-(= electrostatic discharge)-Schutzschaltungen geschaltet sein. Die ESD-Schutzschaltungen sollten für Eingangsspannungen, die innerhalb der Spezifikation liegen, hochohmig sein. Für Spannungen, die außerhalb der Spezifikation und insbesondere im ESD Bereich liegen, sollten sie niederohmig sein.
Bei einer bekannten Schaltungsanordnung zum Schutze integrierter Schaltungen vor elektrostatischer Entladung werden Schutzdioden verwendet. Der Kathodenanschluß der Diode wird mit einem Anschluß der Versorgungsspannung verbunden und der Anodenanschluß wird mit einem Anschluß für das Bezugspotential verbunden. Treten am Anschluß des Bezugspotentials positive Spannungen, die außerhalb der Spezifikation liegen, auf, so ist die Diode in Flußrichtung gepolt und führt die positive elektrostatische Ladung zu dem Anschluß der positiven Versorgungsspannung ab.
Die Verwendung einer so geschalteten Schutzdiode hat den Nachteil, daß die Diode beim Auftreten hoher negativer Spannungen am Anschluß für das Bezugspotential nicht im Durchlaßbereich betrieben werden kann. Die Entladung würde stattdessen im Sperrbereich zu einem Durchbruch und somit im Allgemeinen zur Zerstörung der Diode führen. Eine hohe negative Ladung kann somit nicht vom Anschluß für das Bezugspotential zum Anschluß der Versorgungsspannung abgeführt werden. Eine Umpolung der Diode kommt nicht in Frage, da eine so geschaltete Diode zu einem Kurzschluß zwischen dem Anschluß des Versorgungspotentials und dem Anschluß des Bezugspotentials führen würde.
Eine denkbare Lösung dieses Problems ist der Einsatz von Zener-Dioden. Diese werden mit ihrem Anodenanschluß mit dem Anschluß des Bezugspotentials und mit ihrem Kathodenanschluß mit dem Anschluß des positiven Versorgungspotentials verbunden. Bei einer bestimmten negativen Spannung am Anodenanschluß kommt es zu dem bekannten Zenerdurchbruch der Diode, so daß eine hohe negative Spannung zum Anschluß des positiven Versorgungspotentials abgeführt werden kann. Ein Nachteil der Verwendung von Zener-Dioden sind die hohen Produktionskosten.
Eine weitere bekannte Variante einer ESD-Schaltung ist die Verwendung eines Kondensators, der beispielsweise zwischen den Anschluß des Versorgungspotentials und den Anschluß des Bezugspotentials geschaltet ist. Beim Auftreten einer hohen elektrostatischen Spannung zwischen dem Anschluß des Versorgungspotentials und dem Anschluß des Bezugspotentials fällt dann über dem Kondensator nur eine geringe Spannung ab. Voraussetzung dafür ist, daß der Kondensator eine große Kapazität besitzt. Die Realisierung großer Kapazitäten hat den Nachteil, daß dazu ein großer Platzbedarf an Chipfläche notwendig ist, was der Forderung nach zunehmender Miniaturisierung von Bauteilen widerspricht.
Die Druckschrift US 6,172,861 B1 beschreibt eine Schaltungsanordnung zum Schutz vor elektrostatischer Entladung, bei der ein MISFET (metal-insulator-semiconductor field effect transistor) mit seinem Source-Anschluss an ein Anschlusspad zum Anlegen von Steuersignalen und mit seinem Drain-Anschluss an einen Anschluss zum Anlegen eines Bezugspotentials geschaltet ist. Der Substratanschluss des MISFETs ist mit seinem Source-Anschluss verbunden. Der Gate-Anschluss des MISFETs ist über einen Gate-Widerstand mit einem Anschluss zum Anlegen einer negativen Versorgungsspannung verbunden. Beim Auftreten einer positiven elektrostatischen Ladung an dem Anschlusspad wird die steuerbare Drain-Source-Strecke des MISFETs in Durchlassrichtung betrieben, wohingegen beim Auftreten einer negativen elektrostatischen Ladung an dem Anschlusspad die steuerbare Strecke des MISFETs leitend wird, wenn die negative Spannung die Durchbruchspannung des MISFETs überschreitet. Eine Schaltungskomponente einer integrierten Schaltung kann somit durch das Vorschalten eines einzigen MISFET-Transistors vor positiver und negativer elektrostatischer Ladung geschützt werden.

Die Aufgabe der Erfindung ist es, eine kostengünstige und platzsparende integrierte Schaltung mit Schutz vor elektrostatischer Entladung anzugeben.

Die Aufgabe wird gelöst durch eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung, die einen Anschluß zum Anlegen eines ersten Versorgungspotentials, einen Anschluß zum Anlegen eines zweiten Versorgungspotentials, einen Anschluß für ein zu verarbeitendes digitales Signal, einen Transistor mit einem Source-Anschluß, einem Drain-Anschluß und einem Steuereingang zum Anlegen einer Steuerspannung, eine erste Kapazität, eine zweite Kapazität, einen Widerstand und eine Funktionseinheit, die logische Gatter und Speicherzellen enthält, umfaßt. Der Transistor ist mit einem der Drain- und Source-Anschlüsse mit dem Anschluß zum Anlegen des ersten Versorgungspotentials und mit einem anderen der Drain- und Source-Anschlüsse mit dem Anschluß zum Anlegen des zweiten Versorgungspotentials verbunden. Die erste Kapazität ist zwischen den Anschluß zum Anlegen des ersten Versorgungspotentials und den Steuereingang des Transistors geschaltet. Die zweite Kapazität ist zwischen den Steuereingang des Transistors und den Anschluß zum Anlegen des zweiten Versorgungspotentials geschaltet. Der Widerstand ist zwischen den Steuereingang des Transistors und den Anschluß zum Anlegen des zweiten Versorgungspotentials geschaltet. Die Funktionseinheit ist mit dem Anschluß zum Anlegen des ersten Versorgungspotentials, dem Anschluß zum Anlegen des zweiten Versorgungs potentials und einem Anschluß zum Ein- und Auslesen von Daten verbunden. Die Funktionsschaltung führt unter Zuführung einer Versorgungsspannung über den Anschluß zum Anlegen eines ersten Versorgungspotentials und über den Anschluß zum Anlegen eines zweiten Versorgungspotentials im bestimmungsgemäßen Betrieb eine digitale Signalverarbeitung durch.

In einer Weiterbildung der Erfindung wird die erste Kapazität durch eine zwischen dem Drain- oder Source-Anschluß und dem Steuereingang des Transistors gebildeten Überlappungskapazität gebildet. Dies hat den Vorteil, daß für die erste Kapazität kein separates Bauelement vorgesehen werden muß und dadurch nicht unnötigerweise Chipfläche verbraucht wird.

In einer weiteren Ausgestaltungsform der Erfindung wird der Transistor im Entladungsfall in den leitfähigen Zustand geschaltet. Im bestimmungsgemäßen Betrieb der Funktionseinheit ist er nicht leitfähig. Dadurch wird verhindert, daß es beim Anlegen der Versorgungsspannung, die zum bestimmungsgemäßen Betrieb der Funktionseinheit erforderlich ist, nicht zu einer Entladung über den Transistor kommt.

In einer weiteren Ausbildungsform der Erfindung sind der Widerstand und eine Gesamtkapazität so dimensioniert, daß das Produkt aus dem Widerstand und der Gesamtkapazität größer ist als 150 ns. Die Gesamtkapazität wird aus der Serienschaltung der ersten Kapazität mit der Parallelschaltung aus der zweiten Kapazität mit einer dem Steuereingang des Transistors zugeordneten Kapazität gebildet.

Die dem Steuereingang des Transistors zugeordnete Kapazität umfaßt eine Gate-Source Kapazität, eine Gate-Drain Kapazität, eine Gate-Substrat Kapazität, sowie eine Gate-Source Überlappungskapazität und eine Gate-Drain Überlappungskapazität. Die Gate-Source Kapazität bildet sich durch die unterschiedliche Dotierung zwischen dem Source-Gebiet und dem Gebiet unterhalb des Gate-Anschlusses aus. Die Gate-Drain Kapazität bildet sich durch die unterschiedliche Dotierung zwischen dem Drain-Gebiet und dem Gebiet unterhalb des Gate-Anschlusses aus. Die Gate-Substrat Kapazität bildet sich zwischen dem Gate-Anschluß und dem Substrat aus. Die Gate-Source Überlappungskapazität bildet sich in einem Bereich, in dem das Source-Gebiet unter dem Gate-Kontakt liegt, aus. Die Gate-Drain Überlappungskapazität bildet sich in einem Bereich, in dem das Drain-Gebiet unter dem Gate-Kontakt liegt, aus.

In einer weiteren Ausgestaltungsform der Erfindung umfaßt die Funktionseinheit einen Direktzugriffsspeicher, bei dem an jeweils einer Wortleitung und einer Bitleitung Speicherzellen angeschlossen sind, beispielsweise einen DRAM-Speicher. Die Auswahl einer Speicherzelle der Funktionseinheit erfolgt über Adressen, die an einen Anschluß der Funktionseinheit angelegt werden.

In einer Weiterbildung der Erfindung ist der Transistor ein n-Kanal Feldeffekttransistor.

In einer weiteren Ausführungsform der Erfindung ist der Anschluß zum Anlegen des ersten Versorgungspotentials mit einem positiven Versorgungspotential einer Versorgungsspannung verbunden.

In einer anderen Ausführungsform der Erfindung ist der Anschluß zum Anlegen des zweiten Versorgungspotentials mit einem Bezugspotential der Versorgungsspannung verbunden.

Die Erfindung wird nachfolgend anhand von Figuren näher erläutert. Es zeigen:
1 eine integrierte Schaltung eines Halbleiterspeichers mit ESD-Schutzschaltung,
2 ein Querschnitt durch einen Transistor der ESD-Schutzschaltung,
3 eine Schaltungsanordnung zum Testen eines elektronischen Bauteils auf ESD-Verträglichkeit nach dem Human Body Model,
4 eine Schaltungsanordnung, mit der die Funktion einer Schaltung zum Schutz vor elektrostatischer Entladung getestet wird,
5 eine Simulation eines Strom-/Spannungsdiagrammes der Schaltung zum ESD-Schutz gemäß der Erfindung beim Anlegen eines kurzen Spannungsimpulses,
6 eine Simulation eines Strom-/Spannungsdiagrammes der Schaltung zum ESD-Schutz gemäß der Erfindung beim Anlegen eines langen Spannungsstoß,
7 eine Simulation eines Strom-/Spannungsdiagrammes der Schaltung zum ESD Schutz gemäß der Erfindung beim Anlegen der Versorgungsspannung.
1 zeigt einen Halbleiterspeicher HS, der eine integrierte Schaltungskomponente zum Schutz vor elektrostatischer Entladung ES und ein Speicherzellenfeld SZ enthält. Die integrierte Schaltungskomponente zum Schutz vor elektrostatischer Entladung ES ist über einen Eingangsanschluß K1 mit einem Anschluß 1 zum Anlegen eines Versorgungspotentials V_DD und über einen Eingangsanschluß K2 mit einem Anschluß 2 zum Anlegen eines Versorgungspotentials VS_S verbunden. Ausgangsseitig ist sie über einen Anschluß K6 und einen Anschluß K7 mit dem Speicherzellenfeld SZ verbunden. Die integrierte Schaltungskomponente zum Schutz vor elektrostatischer Entladung ES verbindet den Eingangsanschluß K1 mit dem Ausgangsanschluß K6 und den Eingangsanschluß K2 mit dem Ausgangsanschluß K7. Ein Transistor T ist mit einem seiner Drain- und Source- Anschlüsse T1 mit dem Anschluß K1 und mit dem anderen der Drain- und Source-Anschlüsse T2 mit dem Anschluß K2 verbunden. Ein Steuereingang T3 des Transistors ist an einen Knoten K3 angeschlossen. Eine erste Kapazität C1 verbindet den Knoten K1 mit dem Knoten K3. Eine zweite Kapazität C2 verbindet den Knoten K3 mit dem Knoten K2. Der Knoten K3 ist zusätzlich über einen Widerstand R mit dem Knoten K2 verbunden. An den Steuereingang des Transistors T ist strichliert eine Kapazität C_T gezeichnet, die den Steuereingang des Transistors T mit dem Knoten K2 verbindet. Die Kapazität C_T umfaßt die am Gate wirksamen Kapazitäten. Diese sind in der Beschreibung zu 2 erläutert.
Tritt eine zwischen den Anschlüssen 1 und 2 angelegte Spannung, die außerhalb der zum bestimmungsgemäßen Betrieb des Speicherzellenfeldes spezifizierten Spannungen liegt, auf, so kommt es zu einer elektrostatischen Entladung. Die Schaltung ist so dimensioniert, daß bei dieser Entladung der Transistor in den leitfähigen Zustand geschaltet wird und stellt über die Transistorleitung TL eine niederohmige Verbindung zwischen dem Anschluß 1 und 2 her.
Das Speicherzellenfeld SZ ist mit einem Anschluß K6 zum Anlegen eines ersten Versorgungspotentials V_DD, einem Anschluß K7 zum Anlegen eines zweiten Versorgungspotentials V_SS, einem Anschluß DIO zum Ein- und Auslesen von Daten und mit Anschlüssen A1, A2, ..., An zum Anlegen von Adressen verbunden. Das Speicherzellenfeld enthält DRAM Speicherzellen, von denen jede an eine Wortleitung WL und eine Bitleitung BL angeschlossen sind. Aus Gründen der besseren Übersichtlichkeit enthält das in 1 dargestellte Speicherzellenfeld nur eine DRAM Speicherzelle. Diese umfaßt einen Auswahltransistor AT und einen Speicherkondensator SC. Der Auswahltransistor AT ist zwischen die Bitleitung BL und den Speicherkondensator SC geschaltet. Wird der Auswahltransistor durch ein Steuersignal auf der Wortleitung in den leitfähigen Zustand geschaltet, so wirkt er wie ein geschlossener Schalter und verbindet den Speicherkondensator SC mit der Bitleitung BL. Auf den Speicherkondensator kann dann lesend oder schreibend zugegriffen werden. Ist in der Speicherzelle beispielsweise der logische Zustand 1 gespeichert, so entlädt sich der Kondensator beim Auslesen der Speicherzelle, so daß auf der Bitleitung ein Entladestrom fließt. Im umgekehrten Fall, beim Schreiben des logischen Zustandes 1 in die Speicherzelle, wird der Kondensator durch einen auf der Bitleitung fließenden Ladestrom aufgeladen. Um das Speicherzellenfeld bestimmungsgemäß zu betreiben, beispielsweise um lesend und schreibend zugreifen zu können, muß sich der Transistor T im nichtleitfähigen Zustand befinden und am Anschluß K6 des Speicherzellenfeldes die erste Versorgungsspannung V_DD und am Anschluß K7 des Speicherzellenfeldes die zweite Versorgungsspannung VSS anliegen.
2 zeigt den Querschnitt durch den in 1 beschriebenen Transistor T. In einem p-dotierten Substrat PS sind ein erstes n-dotiertes Gebiet NW1 und ein zweites n-dotiertes Gebiet NW2 angeordnet. Das erste Gebiet NW1 ist mit einem Source-Anschluß S verbunden. Das zweite Gebiet NW2 ist mit einem Drain-Anschluß D verbunden. Ein Kontakt MK ist mit dem Gate-Anschluß G verbunden und durch eine Gate-Oxidschicht O vom p-dotierten Substrat PS isoliert. Das erste n-dotierte Gebiet NW1 liegt teilweise unterhalb des metallisierten Gate-Kontaktes MK. Die Länge des sourceseitigen Überlappungsbereiches ist mit L_S gekennzeichnet. Das zweite n-dotierte Gebiet NW2 liegt ebenfalls teilweise unterhalb des metallisierten Gate-Kontaktes MK. Die Länge des drainseitigen Überlappungsbereiches ist mit L_D gekennzeichnet. In 2 sind die Kapazitäten eingezeichnet, die sich zwischen dem metallisierten Gate-Kontakt MK und den oben beschriebenen n- und p-dotierten Bereichen des Transistors ausbilden. Es handelt sich dabei im einzelnen um eine Gate-Substrat-Kapazität C_GB, die sich zwischen dem metallisierten Gate-Kontakt und dem p-dotierten Substrat PS ausbildet. Weiter hinzu kommmen eine Gate-Source-Kapazität C_GS, die sich zwischen dem metallisierten Gate-Kontakt MK und dem Source-Gebiet NW1 ausbildet, eine Gate- Drain-Kapazität C_GD, die sich zwischen dem metallisierten Gate-Kontakt MK und dem Drain-Gebiet NW2 ausbildet. In dem Bereich L_S, in dem sich das erste n-dotierte Gebiet NW1 mit dem metallisierten Gate-Kontakt MK überlappt, entsteht die Überlappungskapazität C_OS. In dem Bereich L_D, in dem sich das zweite n-dotierte Gebiet NW2 mit dem metallisierten Gate-Kontakt MK überlappt, entsteht die Überlappungskapazität C_OD.
3 zeigt eine Schaltungsanordnung zur Überprüfung der ESD-Festigkeit eines elektronischen Bauteils DUT(= device under test), beispielsweise der Halbleiterspeicherschaltung HS aus 1, nach dem sogenannten Human Body Model. Die Schaltungsanordnung umfaßt eine Teilschaltung L, die einen Spannungsgenerator G_G und einen Widerstand R_G. enthält, und eine Teilschaltung H, die einen Kondensator C_H und einen Widerstand R_H enthält. Der Generator G_G ist über den Widerstand R_G mit einem Schalter S_G verbunden. Über den Schalter S_G ist der Widerstand mit dem ersten Anschluß K4 eines Kondensators C_H verbindbar. Der Kondensator C_H ist über einen zweiten Anschluß M mit einem Bezugspotential V_SS verbunden. Der Kondensator C_H bildet beim Human Body Model eine Person, die eine elektrostatische Ladung trägt, nach und hat einen Wert von 150 pF. Der Anschluß K4 des Kondensators C_H ist über einen Widerstand R_H mit einem Schalter S_H verbunden. Der Widerstand R_H repräsentiert beim Human Body Model einen Entladewiderstand, beispielsweise den Hautwiderstand, und hat eine Größe von 1,5 kΩ. Das auf ESD-Festigkeit zu überprüfende elektronische Bauteil DUT ist über einem Anschluß 1 zum Anlegen eines ersten Versorgungspotentials V_DD mit dem Schalter S_H und über einem Anschluß 2 zum Anlegen eines zweiten Versorgungspotentials VSS mit dem Anschluß M verbunden.
Mit der oben beschriebenen Schaltungsanordnung nach dem Human Body Model wird getestet, ob eine integrierte Schaltung bezüglich der Versorgungsanschlüsse eine Entladung von mindestens 2kV unbeschadet übersteht. Das Testen der Bauteile erfolgt in zwei Zyklen. Während des ersten Zyklus wird der Schalter S_G geschlossen, der Schalter S_H ist geöffnet. Der Generator G_G lädt anschließend über den Widerstand R_G den Kondensator C_H auf eine Spannung von 2kV auf. Im zweiten Testzyklus wird der Schalter S_G wieder geöffnet, der Schalter S_H wird geschlossen. Die Versorgungsanschlüsse des Bauteils DUT sind dann über den Widerstand R_H mit dem auf 2kV aufgeladenen Kondensator verbunden. Der Kondensator ist nach ca. 1μs entladen. Bei einem anschließend durchzuführenden Funktionstest wird untersucht, ob das Bauteil den Entladevorgang unbeschadet überstanden hat.
4 zeigt eine Schaltungsanordnung, mit der die Funktion der in 1 beschriebenen Schaltung ES getestet werden kann. Die Schaltung ES zum Schutz vor elektrostatischer Entladung umfaßt einen ersten Anschluß K1 zum Anlegen eines ersten Versorgungspotentials V_DD und einen zweiten Anschluß K2 zum Anlegen eines zweiten Versorgungspotentials V_SS. Ein Transistor T ist mit einem seiner Drain- und Source-Anschlüsse T1 mit dem Anschluß K1 und mit dem anderen der Drain- und Source-Anschlüsse T2 mit dem Anschluß K2 verbunden. Ein Steuereingang T3 des Transistors ist an einen Knoten K3 angeschlossen. Eine erste Kapazität C1 verbindet den Knoten K1 mit dem Knoten K3. Eine zweite Kapazität C2 verbindet den Knoten K3 mit dem Knoten K2. Der Knoten K3 ist zusätzlich über einen Widerstand R mit dem Knoten K2 verbunden. An den Steuereingang des Transistors T ist strichliert eine Kapazität C_T gezeichnet, die den Steuereingang des Transistors T mit dem Knoten K2 verbindet. Die Kapazität C_T faßt die in den Ausführungen zu 2 beschriebenen Gate-Kapazitäten zusammen. Der Knoten K1 ist über einen Schalter S_H mit einem Widerstand R_H der Teilschaltung aus 3 verbindbar. Die Teilschaltung H umfaßt einen Kondensator C_H, der mit einem ersten Anschluß K4 mit dem Widerstand R_H und mit einem zweiten Anschluß M mit einem Bezugspotential V_SS verbunden ist.
Zur Überprüfung der ESD-Festigkeit eines elektronischen Bauteils werden beim Human Body Model kontrollierte Entladungen durchgeführt. Dazu ist der Kondensator C_H auf eine Ladung von 2kV aufgeladen. Wird der Schalter S_H geschlossen, so entlädt sich der Kondensator über das elektronische Bauteil, das die Schaltung ES enthält. Die Schutzschaltung ES verhindert, daß der Entladungsstrom die im elektronischen Bauteil integrierten Schaltungskomponenten zerstört. Zur genaueren Betrachtung der Funktionsweise der Schutzschaltung ES werden die Diagramme der 6, 7 und 8 herangezogen. Die in den Diagrammen bezeichneten Knoten und Leitungen sind der 5 zu entnehmen.
In 5 sind drei Diagramme dargestellt, mit denen das Verhalten der Schaltung ES beim Anlegen eines kurzen Spannungstoßes erläutert wird. Der kurze Spannungsstoß ist dadurch gekennzeichnet, daß der Schalter S_H für einen Zeitraum von 5ns geschlossen wird und anschließend wieder geöffnet wird. Diagramm 1 beschreibt den Potentialverlauf am Knoten K4 und am Knoten K5. Diagramm 2 zeigt den Verlauf des Stromes im Transistorzweig TL. Diagramm 3 stellt den Potentialverlauf am Knoten K1 und K3 dar. Der Simulationszeitraum in den drei Diagrammen reicht von 0 bis 55 ns. Nach einer Verzögerungszeit von 3 ns ist der Kondensator C_H auf eine Spannung von 2kV aufgeladen. Der Schalter S_H ist bis zum Zeitpunkt 5 ns geöffnet. Daher stellt sich am Knoten K4 und am Knoten K5 ein Potential von 2kV ein. Nach Ablauf von 5 ns wird der Schalter S_H geschlossen. Diagramm 3 zeigt, daß sich über den aus der Kapazität C1 und C2 gebildeten Spannungsteiler am Steuereingang K3 des Transistors eine Spannung von ca. 0,5 V einstellt. Diese Steuerspannung ist ausreichend, um den Transistor T in den leitfähigen Zustand zu schalten. Diagramm 2 zeigt, daß in der Transistorleitung TL ein Teilstrom von ca. 0,12 A fließt. Ein weiterer Teilstrom, der im Diagramm 2 nicht eingezeichnet ist, fließt über das Substrat ab. Aufgrund des großen Maßstabes der Spannungsachse von 0 bis 4000 V fällt das im Diagramm 1 dargestellte Potential am Knoten K5 für den Zeitraum, in dem der Schalter S_H geschlossen ist, mit der Zeitachse zusammen. Da das Potential am Knoten K5 bei ge schlossenem Schalter S_H jedoch identisch mit dem am Knoten K1 anliegenden Potential ist, ist der genaue Wert dem Diagramm 3 entnehmbar. Wie aus Diagramm 3 ersichtlich ist, fällt die Spannung am Knoten K1 wegen des Stromflusses durch den leitenden Transistor auf einen Wert von ca. 11V ab. Zwischen dem Anschluß K1 und K2 der Schutzschaltung ES liegt damit nur noch eine reduzierte Stressspannung von ca. 11 V an. Zum Zeitpunkt 10 ns wird der Schalter S_H wieder geöffnet. Diagramm 1 zeigt einen Sprung des Potentials am Knoten K5 auf das Potential, das durch die Ladung der Kapazität C_H am Knoten K4 hervorgerufen wird. Diagramm 3 zeigt, daß das am Knoten K1 anliegende Potential von 11 V auf ca. 5V abnimmt. Die Kapazität C1 kann sich noch kurzzeitig über den Transistorzweig TL entladen, bis der Transistor durch die Reduzierung des Potentials am Knoten K3 in den sperrenden Zustand übergeht und im Transistorzweig bis auf geringe Leckströme kein Strom mehr fließt. Die auf der Kapazität C1 verbleibende Ladung, die am Knoten K1 ein verbleibendes Potential von ca. 5V hervorruft, entlädt sich dann über den Widerstand R und über Leckströme des Transistors.
In 6 sind drei Diagramme dargestellt, mit Hilfe derer das Verhalten der Schaltung ES beim Anlegen eines langen Spannungstoßes erläutert wird. Der lange Spannungsstoß ist dadurch gekennzeichnet, daß der Schalter S_H für einen Zeitraum von mehr als 4,5 μs geschlossen wird. Diagramm 1 beschreibt den Potentialverlauf am Knoten K5. Diagramm 2 zeigt den Verlauf des Stromes im Transistorzweig TL. Diagramm 3 stellt den Potentialverlauf am Knoten K1 und K3 dar. Der Simulationszeitraum in den drei Diagrammen erstreckt sich von 0 bis 4,5 μs. Wie Diagramm 1 zeigt, liegt vor dem Schließen des Schalters S_H am Knoten K5 ein Potential von 2kV an, das durch die auf der Kapazität C_H gespeicherte Ladung hervorgerufen wird. Nach dem Schließen des Schalters S_H entspricht das Potential am Knoten K5 dem Potential am Knoten K1. Aufgrund des besser geeigneten Maßstabes wird der Verlauf dieses Potentials am Diagramm 3 erläutert. Nach dem Schließen des Schalters S_H entsteht am Knotenpunkt K3 des aus den Kapazitäten C1 und C2 gebildeten kapazitiven Spannungsteilers ein Potential von ca. 0,5 V. Dieses Potential wirkt auf den Steuereingang T3 des Transistors und schaltet den Transistor in den leitfähigen Zustand. Der Transistorzweig TL ist niederohmig geworden, so daß sich die Kapazität C_H entladen kann. Nach ca. 1 μs ist die gesamte Ladung abgeflossen. Im Diagramm 2 ist die exponentielle Abnahme des Stromes im Zweig TL von 0,12 A zum Zeitpunkt des Schließens des Schalters S_H bis auf einen geringen Reststrom nach Ablauf von 1 μs erkennbar. Das Potential am Knoten K1 und am Knoten K3 sinkt nach dem Schließen des Schalters S_H ebenfalls. Die Kapazitäten des kapazitiven Spannungsteilers entladen sich über den Widerstand R und über Leckströme des Transistors. Wird die Forderung, nach der das Produkt aus dem Widerstand R und einer Gesamtkapazität C_ges, die sich aus der Serienschaltung der ersten Kapazität C1 mit der Parallelschaltung aus der zweiten Kapazität C2 mit den Gate-Kapazitäten des Transistors zusammensetzt, kleiner als 150 ns sein soll, eingehalten, so bleibt der Transistor so lange im leitfähigen Zustand, bis die gesamte auf der Kapazität C_H gespeicherte Ladung abgeflossen ist. Die Funktion der Schaltungskomponente ES aus 1 ist entsprechend und die die Dimensionierungsanforderung an den Widerstand R und die Gesamtkapazität C_ges gilt auch für die entsprechenden Elemente aus 1. Das Schließen des Schalters S_H entspricht hier dem Berühren des Anschlusses 1 durch eine Person, die eine elektrostatische Ladung trägt.
In 7 sind zwei Diagramme dargestellt, die das Verhalten der Schaltung ES beim Anlegen der Versorgungsspannung zwischen den Anschluß K1 und K2 aus 5 verdeutlichen. Die Versorgungsspannung eines Halbleiterspeichers liegt im Allgemeinen bei 2,5 V. Aufgetragen ist ein Simulationszeitraum von 0 bis 55 ns. Diagramm 1 zeigt den Stromverlauf im Transistorzweig TL. Diagramm 2 zeigt den Spannungsverlauf am Knoten K1 und am Knoten K3. Der Schalter S_H wird nach 5 ns geschlossen. Im Diagramm 1 ist zu diesem Zeitpunkt ein nadelförmiger Stro mimpuls zu erkennen. Dieser Stromimpuls kommt dadurch zustande, daß die Kapazitäten im ersten Augenblick des Schließens des Schalters S_H einen Kurzschluß darstellen. Der Transistor wird kurzzeitig leitfähig. Sobald sich die Kapazitäten C1 und C2 durch den Stromfluß aufgeladen haben, stellen sie einen unendlichen Widerstand dar. Am Knoten 1 liegt dann das Versorgungspotential von 2,5 V an und am Knoten K3 liegt eine Spannung von ca. 0,3 V an. Diese Spannung am Steuereingang des Transistors ist nicht ausreichend, um den Transistor in den leitfähigen Zustand zu schalten. Damit wird die Versorgungsspannung nicht über den Transistorzweig kurzgeschlossen, sondern steht zum Betreiben einer zwischen die Ausgangsanschlüsse K6 und K7 geschalteten Funktionseinheit, beispielsweise eines DRAM Speicherzellenfeldes, zur Verfügung.

HS: Halbleiterspeicher
ES: Schaltung zum Schutz vor elektrostatischer Entladung
SZ: Speicherzellenfeld
K: Anschluß
V_DD: erstes Versorgungspotential
V_SS: zweites Versorgungspotential
T: Transistor
T1: Source-Anschluß des Transistors
T2: Drain-Anschluß des Transistors
T3: Gate-Anschluß des Transistors
C1: erste Kapazität
C2: zweite Kapazität
R: Widerstand
C_T: Gate Kapazitäten des Transistors
TL: Transistorleitung
DIO: Anschluß für Daten
A: Anschluß für Adressen
WL: Wortleitung
BL: Bitleitung
AT: Auswahltransistor
SC: Speicherkondensator
PS: p-dotiertes Substrat
NW: n-dotiertes Gebiet innerhalb des Substrates PS
S: Source-Anschluß
G: Gate-Anschluß
D: Drain-Anschluß
MK: metallisierter Kontakt
O: Oxidschicht
L_S: sourceseitiger Überlappungsbereich
L_D: drainseitiger Überlappungsbereich
C_GS: Gate-Source Kapazität
C_GD: Gate-Drain Kapazität
C_GB: Gate-Substrat Kapazität
C_OS: sourceseitige Überlappungskapazität
C_OD: drainseitige Überlappungskapazität
G: erste Teilschaltung des Human Body Model
H: zweite Teilschaltung des Human Body Model
G_G: Spannungsgenerator
R_G: Widerstand
C_H: Kapazität
R_H: Widerstand
S: Schalter
M: Anschluß des Bezugspotentials

Claims

Integrierte Schaltung mit Schutz vor elektrostatischer Entladung, – mit einem Anschluß (K1) zum Anlegen eines ersten Versorgungspotentials (V_DD) – mit einem Anschluß (K2) zum Anlegen eines zweiten Versorgungspotentials (V_SS), – mit einem Anschluß (DIO) für ein zu verarbeitendes digitales Signal, – mit einem Transistor (T) mit einem Source-Anschluß (T1), einem Drain-Anschluß (T2) und einem Steuereingang (T3) zum Anlegen einer Steuerspannung, – mit einer ersten Kapazität (C1), – mit einer zweiten Kapazität (C2), – mit einem Widerstand (R), – mit einer Funktionseinheit (SZ), die logische Gatter und Speicherzellen enthält, – bei der der Transistor (T) mit einem der Drain- und Source-Anschlüsse (T1, T2) mit dem Anschluß (K1) zum Anlegen des ersten Versorgungspotentials (V_DD) und mit einem anderen der Drain- und Source-Anschlüsse mit dem Anschluß (K2) zum Anlegen des zweiten Versorgungspotentials (V_SS) verbunden ist, – bei der die erste Kapazität (C1) zwischen den Anschluß (K1) zum Anlegen des ersten Versorgungspotential (V_DD) und den Steuereingang (K3) des Transistors geschaltet ist, – bei der die zweite Kapazität (C2) zwischen den Steuereingang (T3) des Transistors und den Anschluß (K2) zum Anlegen des zweiten Versorgungspotentials (VSS) geschaltet ist, – bei der der Widerstand (R) zwischen den Steuereingang (T3) des Transistors und den Anschluß (K2) zum Anlegen des zweiten Versorgungspotentials (V_SS) geschaltet ist, – bei der die Funktionseinheit (SZ) mit dem Anschluß (K1) zum Anlegen des ersten Versorgungspotential (V_DD), dem Anschluß (K2) zum Anlegen des zweiten Versorgungspotentials (V_SS) und einem Anschluß (DIO) zum Ein- und Auslesen von Daten verbunden ist, – bei der die Funktionsschaltung (SZ) unter Zuführung einer Versorgungsspannung über den Anschluß (K1) und den Anschluß (K2) im bestimmungsgemäßen Betrieb eine digitale Signalverarbeitung durchführt.
Integrierte Schaltung nach Anspruch 1, bei der die erste Kapazität (C1) durch eine zwischen dem Drain- oder Source-Anschluß (T1, T2) und dem Steuereingang (T3) des Transistors gebildeten Überlappungskapazität gebildet ist.
Integrierte Schaltung nach einem der Ansprüche 1 oder 2, – bei der der Transistor im Entladungsfall in den leitfähigen Zustand geschaltet wird, – bei der der Transistor im bestimmungsgemäßen Betrieb der Funktionseinheit nicht leitfähig ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 3, bei der der Widerstand (R) und eine Gesamtkapazität (C_ges), die aus der Serienschaltung der ersten Kapazität (C1) mit der Parallelschaltung aus der zweiten Kapazität (C2) mit einer dem Steuereingang des Transistors zugeordneten Kapazität (C_T) gebildet wird, so dimensioniert sind, daß das Produkt aus dem Widerstand und der Gesamtkapazität größer ist als 150 ns.
Integrierte Schaltung nach einem der Ansprüche 1 bis 4, – bei der die Funktionseinheit (SZ) einen Direktzugriffsspeicher mit jeweils an einer Wortleitung und einer Bitleitung angeschlossenen Speicherzellen umfaßt, – bei der über einen Anschluß zum Anlegen von Adressen (A1, A2, ..., An) eine Speicherzelle der Funktionseinheit auswählbar ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 5, bei der der Transistor ein n-Kanal-Feldeffekttransistor ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 6, bei der die dem Steuereingang des Transistors zugeordnete Kapazität (C_T) eine Gate-Source-Kapazität (C_GS), die sich durch die unterschiedliche Dotierung zwischen dem Source-Gebiet und dem Gebiet unterhalb des Gate-Anschlusses ausbildet, eine Gate-Drain Kapazität (C_AD), die sich durch die unterschiedliche Dotierung zwischen dem Drain-Gebiet und dem Gebiet unterhalb des Gate-Anschlusses ausbildet, eine Gate-Substrat Kapazität (C_GB), die sich zwischen dem Gate-Anschluß und dem Substrat ausbildet, sowie eine Gate-Source Überlappungskapazität (C_OS), die sich in einem Bereich, in dem das Source-Gebiet unter dem Gate-Kontakt liegt, ausbildet und eine Gate-Drain Überlappungskapazität (C_OD), die sich in einem Bereich, in dem das Drain-Gebiet unter dem Gate-Kontakt liegt, ausbildet, umfaßt.
Integrierte Schaltung nach einem der Ansprüche 1 bis 7, bei der der Anschluß (K1) zum Anlegen eines ersten Versorgungspotentials (V_DD) für das Anlegen eines positiven Versorgungspotentials einer Versorgungsspannung ausgebildet ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 8, bei der der Anschluß (K2) zum Anlegen eines zweiten Versorgungspotentials (V_SS) für das Anlegen eines Bezugspotentials der Versorgungsspannung ausgebildet ist.