CN1856879A - 具有防静电放电保护的集成电路 - Google Patents

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CN1856879A CNA2004800276177A CN200480027617A CN1856879A CN 1856879 A CN1856879 A CN 1856879A CN A2004800276177 A CNA2004800276177 A CN A2004800276177A CN 200480027617 A CN200480027617 A CN 200480027617A CN 1856879 A CN1856879 A CN 1856879A
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

本发明涉及一种具有防静电放电保护的集成电路，包括一个晶体管(T)，它利用一个漏极和源极接线端(T1、T2)与用于施加第一供电电位(VDD)的接线端(1)连接并利用另一个漏极和源极接线端(T1、T2)与用于施加第二供电电位(VSS)的接线端连接。第一电容(C1)和第二电容(C2)作为电容分压器连接在用于施加第一供电电位的接线端和用于施加第二供电电位的接线端之间。第一和第二电容的共用连接节点(K3)与晶体管的控制输入端(T3)连接。在放电情况下，晶体管导电并因此短接用于施加第一供电电位的接线端(1)和用于施加第二供电电位的接线端(2)之间不适用功能单元按规定运行的电压。

Description

具有防静电放电保护的集成电路
技术领域
本发明涉及一种具有防静电保护的集成电路。
背景技术
人可以接受的静电荷约为0.6μC的数量级。可以通过电容150pF的电容器对人进行模拟。如果在电容150pF的电容器上储存0.6μC的电荷，那么它相当于约4kV的充电电压。如果载有这种电压的人接触接地的物体，那么会出现静电放电。此入在约0.1μs内放出若干安培的电流。
由于印制导线和pn结较小的氧化层厚度和尺寸，穿过MOS(＝Metal OxidSemiconductor)器件分布的静电放电过程通常造成部件损坏。放电过程主要导致栅极氧化物击穿或者还导致pn结或者印制导线过热。在静电放电时转换的能量通常处于0.1mJ数量级上并因此不是很大。但如果这种能量以脉冲方式馈入不足几个立方微米数量级的体积内，那么由此局部会产生使硅熔化的高温。因此在供电电压的接线端之间要连接ESD-(＝electrostatic discharge)保护电路。ESD保护电路对处于规格范围之内的输入电压来说是高欧姆的。对处于规格范围之外和特别是ESD范围内的电压来说是低欧姆的。
在一种用于防止集成电路静电放电的公知电路设置中使用保护二极管。二极管的阴极接线端与供电电压的接线端连接，而阳极接线端则与基准电位的接线端连接。如果在基准电位的接线端上出现处于规格外部的正电压，那么二极管在电流方向上极化并将正静电荷输送到正供电电压的接线端。
使用这样连接的二极管的缺点是，二极管在基准电位的接线端上出现高负电压时不能在通带范围内运行。取而代之，放电会在阻带范围内导致击穿并因此通常导致二极管损坏。高负电荷因此不能从基准电位的接线端输送到供电电压的接线端。不能考虑二极管的变极，因为这样连接的二极管会导致供电电位的接线端和基准电位的接线端之间短路。
解决这种问题可设想的方案是使用齐纳二极管。这种二极管利用其阳极接线端与基准电位的接线端连接并利用其阴极接线端与正供电电位的接线端连接。在阳极接线端上出现特定负电压时产生二极管公知的齐纳击穿，从而可以将高负电压输送到正供电电位的接线端。使用齐纳二极管的缺点是生产成本高。
ESD-电路另一种公知的方案是使用电容器，例如将其连接在供电电位的接线端和基准电位的接线端之间。在供电电位的接线端和基准电位的接线端之间出现高静电电压时，然后通过电容器仅降低少量电压。对此的前提是，电容器具有大电容量。实现大电容量的缺点是，为此需要芯片面积上很大的占用空间，这一点与部件日益增加的微型化需求相矛盾。
专利文献US 6.172.861介绍了一种用于防止静电放电的电路设置，其中，MISFET(metal-insulator-semiconductor field effect transistor)利用其源极接线端连接在用于施加控制信号的连接焊接区上并利用其漏极接线端连接在用于施加基准电位的线路上。MISFET的衬底接线与其源极接线端连接。MISFET的控制输入端通过栅极电阻与用于施加负供电电压的接线端连接。在连接焊接区上出现正静电荷时，MISFET的可控漏-源线段在通带方向上运行，而在连接焊接区上出现负静电荷时，如果负电压超过MISFET的击穿电压的话，MISFET的可控线段导电。集成电路的电路元件因此可以通过前接唯一的MISFET晶体管防止正和负静电荷。
发明内容
本发明的目的在于，提供一种具有防静电放电保护的成本低廉和节省面积的集成电路。
该目的通过一种具有防静电放电保护的集成电路得以实现，该集成电路具有用于施加第一供电电位的接线端、用于施加第二供电电位的接线端、用于有待处理的数字信号的接线端、晶体管具有源级接线端、漏极接线端和用于施加控制电压的控制输入端、第一电容、第二电容、电阻和包括逻辑门电路和存储单元的功能单元。晶体管利用一个漏极和源极接线端与用于施加第一供电电位的接线端连接并利用另一个漏极和源极接线端与用于施加第二供电电位的接线端连接。第一电容连接在用于施加第一供电电位的接线端和晶体管的控制输入端之间。第二电容连接在晶体管的控制输入端和用于施加第二供电电位的接线端之间。电阻连接在晶体管的控制输入端和用于施加第二供电电位的接线端之间。功能单元与用于施加第一供电电位的接线端、用于施加第二供电电位的接线端和用于写入和读出的接线端连接。功能电路在通过用于施加第一供电电位的接线端和用于输送第二供电电位的接线端输送供电电压的情况下在按规定的运行过程中进行数字信号处理。
在本发明的进一步扩展中，第一电容由在晶体管的漏极或者源极接线端和控制输入端之间构成的重叠电容构成。它的优点是第一电容无需单独的元件并由此无需不必要的芯片面积。
在本发明的另一扩展中，晶体管在放电情况下接通到导通状态。晶体管在功能单元按规定运行情况下不导电。由此防止在施加需要功能单元按规定运行的供电电压时不造成通过晶体管放电。
在本发明的进一步扩展中，电阻和总电容如此地设计，使电阻和总电容的乘积大于150ns。总电容由第一电容的串联电路与第二电容的并联电路连同分配给晶体管控制输入端的电容构成。
被分配给晶体管控制输入端的电容包括栅-源电容、栅-漏电容、栅-衬电容以及栅-源重叠电容和栅-漏重叠电容。栅-源电容由源区和栅极接线端之下区域之间的不同掺杂构成。栅-漏电容由漏区和栅极接线端之下区域之间的不同掺杂构成。栅-衬电容在栅极接线端和衬底之间构成。栅-源重叠电容在源区处于栅极触点下面的区域内构成。栅-漏重叠电容在漏区处于栅极触点下面的区域内构成。
在本发明的另一构成方式中，功能单元包括具有分别连接在字线和位线上的存储单元的直接访问，例如DRAM存储器。功能单元的存储单元选择通过施加在功能单元接线端上的地址进行。
在本发明的进一步构成中，晶体管为n沟道场效应晶体管。
在本发明的另一实施方式中，用于施加第一供电电位的接线端与供电电压的正供电电位连接。
在本发明的另一实施方式中，用于施加第二供电电位的接线端与供电电压的基准电位连接。
附图说明
下面借助附图对本发明进行详细说明。其中：
图1示出具有ESD保护电路的半导体存储器集成电路；
图2示出ESD保护电路的晶体管横截面；
图3示出用于按照人体模型检测电子部件ESD兼容性的电路设置；
图4示出用于检测防静电放电保护电路功能的电路设置；
图5示出在施加短时间电压脉冲时依据本发明用于ESD保护电路的电流/电压曲线图的模拟图；
图6示出在施加长时间电压脉冲时依据本发明用于ESD保护电路的电流/电压曲线图的模拟图；
图7示出在施加供电电压时依据本发明用于ESD保护电路的电流/电压曲线图的模拟图。
具体实施方式
图1示出半导体存储器HS，它包括用于防静电放电保护的集成电路元件ES和存储单元区SZ。用于防静电放电保护的集成电路元件ES通过输入接线端K1与用于施加供电电位VDD的接线端1连接并通过输入接线端K2与用于施加供电电位VSS的接线端2连接。该电路元件在输入端通过接线端K6和K7与存储单元区SZ连接。用于防静电放电保护的集成电路元件ES将输入接线端K1与输出接线端K6连接并将输入接线端K2与输出接线端K7连接。晶体管T利用其一个漏极和源极接线端T1与接线端K1并利用另一个漏极和源极接线端T2与接线端K2连接。晶体管的控制输入端T3连接在节点K3上。第一电容C1将节点K1与节点K3连接。第二电容C2将节点K3与节点K2连接。节点K3还通过电阻R与节点K2连接。在晶体管T的控制输入端上虚线示出将晶体管T的控制输入端与节点K2连接的电容CT。电容CT包括在栅极上起作用的电容。这些电容在图2的说明中予以介绍。
如果在接线端1和2之间施加的电压处于存储器单元区特定的按规定运行电压范围之外，那么会造成静电放电。该电路如此地设计，使在所述放电时晶体管接通导通状态并通过晶体管线路TL产生接线端1和2之间低欧姆的连接。
存储单元区SZ与用于施加第一供电电位VDD的接线端K6、用于施加第二供电电位VSS的接线端K7、用于写入和读出数据的接线端DIO并与用于施加地址的接线端A1、A2，…，An连接。存储单元区包括DRAM存储单元，其中每个单元连接在字线WL和位线BL上。出于概览的原因，图1所示的存储单元区仅包括一个DRAM存储单元。该单元包括选择晶体管AT和存储电容器SC。选择晶体管AT连接在位线BL和存储电容器SC之间。如果选择晶体管通过字线上的控制信号接通导通状态，那么它起到关闭开关的作用并将存储电容器SC与位线BL连接。在存储电容器上然后可以进行读写方式的存取。如果在存储单元内例如储存逻辑状态1，那么电容器在读出存储单元时放电，从而位线上流动放电电流。在将逻辑状态1写入存储单元的相反状态下，电容器通过在位线上流动的充电电流充电。为使存储单元区按规定运行，例如为了能够读写方式存取，晶体管T必须处于不导通状态，并在存储单元区的接线端K6上施加第一供电电压VDD和在存储单元区的接线端K7上施加第二供电电压VSS。
图2示出图1所介绍的晶体管T的横截面。在p掺杂的衬底PS上设置第一n掺杂区NW1和第二n掺杂区NW2。第一n掺杂区NW1与源极接线端S连接。第二n掺杂区NW2与漏极接线端D连接。触点MK与栅极接线端G连接并通过栅极氧化层O与p掺杂的衬底PS绝缘。第一n掺杂区NW1部分处于金属化栅极触点MK的下面。源极侧重叠区的长度以LS标注。第二n掺杂区NW2同样部分地处于金属化栅极触点MK的下面。漏极侧重叠区的长度采用LD标注。图2示出的电容在晶体管的金属化栅极触点MK和上述n和p掺杂区之间构成。具体地说它们是在金属化栅极触点MK和p掺杂衬底PS之间构成的栅-衬电容CGB、在金属化栅极触点MK和源极区NW1之间构成的栅-源电容CGS、在金属化栅极触点MK和漏极区NW1之间构成的源-漏电容CGD。在第一n掺杂区NW1与金属化栅极触点MK重叠的区LS内形成重叠电容COS。在第二n掺杂区NW2与金属化栅极触点MK重叠的区LD内形成重叠电容COD。
图3示出用于按照所谓的人体模型检测电子部件DUT(＝device under test)的强度，例如图1半导体存储电路HS的电路设置。该电路设置包括含有电压发生器GG和电阻RG的分电路L、含有电容器CH和电阻RH的分电路H。发生器GG通过电阻RG与开关SG连接。电阻可通过开关SG与电容器CH的第一接线端K4连接。电容器CH通过第二接线端M与基准电位VSS连接。电容器CH在人体模型中模仿成一个带有静电荷的人并具有150pF的数值。电容器CH的接线端K4通过电阻RH与开关SH连接。电阻RH在人体模型中代表放电电阻，例如皮肤电阻并具有1.5kΩ的数值。有待检测ESD强度的电子部件DUT通过用于施加第一供电电位VDD的接线端1与开关SH连接并通过用于施加第二供电电位VSS的接线端2与接线端M连接。
利用上述按照人体模型的电路设置检测集成电路关于供电接线端是否能够承受至少2kV的放电而没有损坏。部件的检测分两个循环进行。在第一循环期间开关SG关闭，开关SH打开。发生器GG随后通过电阻RG将电容器CH电压充到2kV。在第二检测循环时重新打开开关SG，关闭开关SH。部件DUT的供电接线端然后通过电阻RH与充电到2kV的电容器连接。电容器在约1μs后放电。在随后进行的功能检测中，检测该部件是否承受放电过程而没有损坏。
图4示出一种电路设置，利用其可以检测图1所述电路ES的功能。用于防静电放电保护的电路ES包括用于施加第一供电电位VDD的第一接线端K1和用于施加第二供电电位VSS的第二接线端K2。晶体管T利用其一个漏极和源极接线端T1与接线端K1并利用另一个漏极和源极接线端T2与接线端K2连接。晶体管的控制输入端T3连接在节点K3上。第一电容C1将节点K1与节点K3连接。第二电容C2将节点K3与节点K2连接。节点K3附加通过电阻R与节点K2连接。在晶体管T的控制输入端上虚线示出将晶体管T的控制输入端与节点K2连接的电容CT。电容CT包括在图2的实施方式中所述的栅极电容。节点K1通过开关SH可与图3分电路的电阻RH连接。分电路H包括电容器CH，它利用第一接线端K4与电阻RH并利用第二接线端M与基准电位VSS连接。
为检测电子部件的ESD强度，在人体模型中进行控制放电。为此将电容器CH充电到2kV。如果关闭开关SH，那么电容器通过含有电路ES的电子部件放电。保护电路ES防止放电电流损坏与电子部件一体化的电路元件。为更精确地观察保护电路ES的工作原理，使用图6、7和8的曲线图。曲线图中所示的节点和线路参阅图5。
图5示出三个曲线图，现借助其说明施加短时间电压脉冲时的电路ES特性。短时间电压脉冲的特征在于，将开关SH关闭5ns的时间并随后重新打开。曲线图1说明节点K4和节点K5上的电位分布。曲线图2示出电流在晶体管支路TL中的分布。曲线图3示出节点K1和K3上的电位分布。三个曲线图中的模拟时间从0到55ns。在3ns的延迟时间后，将电容器CH电压充到2kV。开关SH打开直到5ns的时间点。因此节点K4和节点K5上出现2kV的电位。在经过5ns后关闭开关SH。曲线图3表明，通过由电容C1和C2构成的分压器在晶体管的控制输入端K3上产生约0.5V的电压。该控制电压足够将晶体管T接通到导通状态。曲线图2表明，在晶体管线路TL内流动约0.12A的分电流。曲线图2中未示出的其他分电流通过衬底流失。由于0-4000V的大比例电压轴线，曲线图1所示节点K5上的电位在开关SH关闭的时间与时轴重合。但因为节点K5上的电位在开关SH关闭时与节点K4上的电位相同，所以可以参阅曲线图3的精确值。如从曲线图3所看到的那样，节点K1上的电压由于电流通过导电晶体管的流动降到约11V的数值上。在保护电路ES的接线端K1和K2之间因此仅尚存降低到约11V的应力电压。在时间点10ns上，开关SH重新打开。曲线图1示出节点K5上电位跃迁到通过节点K4上的电容器CH充电产生的电位上。曲线图3表明，节点K1上的电位从11V降到约5V。电容C1仍可通过晶体管支路TL短时间放电，直至晶体管通过节点K3上的电位降低过渡到关闭状态，并在晶体管支路中直到很低的泄漏电流不再有电流流动。节点K1上残留的约5V的电位造成的电容C1上保留的电荷然后通过电阻R并通过晶体管的泄漏电流放电。
图6示出三个曲线图，现借助其说明施加长时间电压脉冲时的电路ES特性。长时间电压脉冲的特征在于，将开关SH关闭大于4.5μs的时间。曲线图1说明节点K5上的电位分布。曲线图2示出电流在晶体管支路TL中的分布。曲线图3示出节点K1和K3上的电位分布。三个曲线图中的模拟时间跨越0到4.5μs的范围。如曲线图1所示，在关闭节点K5上的开关SH之前存在通过储存在电容CH上的电荷产生的2kV电位。在关闭开关SH后，节点K5上的电位与节点K1上的电位相应。根据更适用的比例说明曲线图3上该电位的分布。在关闭开关SH后，由电容C1和C2构成的电容分压器节点K3上产生约0.5V的电位。该电位作用于晶体管的控制输入端T3并将晶体管接通到导通状态。晶体管分支TL变成低欧姆，从而电容CH可以放电。在约1μs后全部电荷排出。从曲线图2可以看出，分支TL内的电流从关闭开关SH时间点的0.12A指数下降到1μs结束后很低的残余电流。节点K1和节点K3上的电位在关闭开关SH后同样下降。电容分压器的电容通过电阻R并通过晶体管的泄漏电流放电。如果要求保持电阻R与由第一电容C1的串联电路与第二电容C2的并联电路连同晶体管的栅极电容组成的总电容Cges的乘积小于150ns，那么晶体管保持在导通状态，直至储存在电容CH上的全部电荷排放完。图1电路元件ES的功能与此相应，而且对电阻R和总电容Cges的设计要求也适用于图1相应的元件。关闭开关SH在这里与接线端1接触携带静电荷的人体相应。
图7示出两个曲线图，用于说明在图5的接线端K1和K2之间施加供电电压时电路ES的特性。半导体存储器的供电电压通常为2.5V。所示的模拟时间从0到55ns。曲线图1示出晶体管分支TL内的电流分布。曲线图2示出节点K1和和节点K3上的电压分布。开关SH在5ns后关闭。从曲线图1可以看出在该时间点上针状电流脉冲。这种电流脉冲由此实现，即电容在开关SH关闭的第一瞬间就产生短路。晶体管短时间导电。只要电容C1和C2通过电流流动充电，它们就是无穷大的电阻。节点K1上然后存在2.5V的供电电位，而在节点K3上存在约0.3V的电压。晶体管控制输入端上的该电压不够将晶体管接通到导通状态。因此供电电压不通过晶体管分支短路，而是可供驱动连接在输出接线端K6和K7之间例如DRAM存储单元区的功能单元使用。
附图标记
HS    半导体存储器
ES    用于防静电放电保护的电路
SZ    存储单元区
K     接线端
VDD  第一供电电位
VSS  第二供电电位
T     晶体管
T1    晶体管的源极接线端
T2    晶体管的漏极接线端
T3    晶体管的控制输入端
C1    第一电容
C2    第二电容
R     电阻
CT   晶体管的栅极电容
TL    晶体管线路
DIO    数据接线端
A      地址接线端
WL     字线
BL     位线
AT     选择晶体管
SC     存储电容器
PS     p型掺杂衬底
NW     PS衬底内部的n型掺杂区
S      源极接线端
G      栅极接线端
D      漏极接线端
MK     金属化触点
O      氧化层
LS    源极侧重叠区
LD    漏极侧重叠区
CGS   栅-源极电容
CGD   栅-漏极电容
CGB   栅极衬底电容
COS   源极侧重叠电容
COD   漏极侧重叠电容
G      人体模型的第一分电路
H      人体模型的第二分电路
GG    电压发生器
RG    电阻
CH    电容
RH    电阻
S      开关
M      基准电位接线端

Claims (9)

1.具有防静电保护的集成电路，具有
-用于施加第一供电电位(VDD)的接线端(K1)，
-用于施加第二供电电位(VSS)的接线端(K2)，
-有待处理数字信号的接线端(DIO)，
-具有源级接线端(T1)、漏极接线端(T2)和用于施加控制电压的控制输入端(T3)的晶体管(T)，
-第一电容(C1)，
-第二电容(C2)，
-电阻(R)，
-包括逻辑门电路和存储单元的功能单元(SZ)，
-其中，晶体管(T)利用一个漏极和源极接线端(T1、T2)与用于施加第一供电电位(VDD)的接线端(K1)连接并利用另一个漏极和源极接线端(T1、T2)与用于施加第二供电电位(VSS)的接线端(K2)连接，
-其中，第一电容(C1)连接在用于施加第一供电电位(VDD)的接线端(K1)和晶体管的控制输入端(K3)之间，
-其中，第二电容(C2)连接在晶体管的控制输入端(T3)和用于施加第二供电电位(VSS)的接线端(K2)之间，
-其中，电阻(R)连接在晶体管的控制输入端(T3)和用于施加第二供电电位(VSS)的接线端(K2)之间，
-其中，功能单元(SZ)与用于施加第一供电电位(VDD)的接线端(K1)、用于施加第二供电电位(VSS)的接线端(K2)和用于写入和读出数据的接线端(DIO)连接，
-其中，功能电路(SZ)在通过接线端(K1)和(K2)输送供电电压的情况下在按规定的运行中进行数字信号处理。
2.按权利要求1所述的集成电路，其中，第一电容(C1)由在晶体管的漏极或者源极接线端(T1、T2)和控制输入端(T3)之间构成的重叠电容构成。
3.按权利要求1或2所述的集成电路，
-其中，晶体管在放电情况下接通到导通状态，
-其中，晶体管在功能单元按规定运行情况下不导通。
4.按权利要求1-3之一所述的集成电路，其中，电阻(R)和由第一电容(C1)的串联电路与第二电容(C2)的并联电路连同分配给晶体管控制输入端的电容(CT)构成的总电容(Cges)如此地进行设计，使电阻和总电容的乘积大于150ns。
5.按权利要求1-4之一所述的集成电路，
-其中，功能单元(SZ)包括具有分别连接在字线和位线上的存储单元的直接访问存储器，
-其中，通过用于施加地址(A1、A2，...An)的接线端可选择功能单元的存储单元。
6.按权利要求1-5之一所述的集成电路，其中，晶体管为n沟道场效应晶体管。
7.按权利要求1-6之一所述的集成电路，其中，分配给晶体管控制输入端的电容(CT)包括由源区和栅极接线端之下区域之间不同掺杂构成的栅-源电容(CGS)、由漏区和栅极接线端之下区域之间不同掺杂构成的栅-漏电容(CGD)、在栅极接线端和衬底之间构成的栅-衬电容(CGB)以及源区处于栅极触点下面的区域内的栅-源重叠电容(COS)和漏区处于栅极触点下面的区域内的栅-漏重叠电容(COD)。
8.按权利要求1-7之一所述的集成电路，其中，用于施加第一供电电位(VDD)的接线端(K1)被构成为用于施加供电电压的正供电电位。
9.按权利要求1-8之一所述的集成电路，其中，用于施加第二供电电位(VSS)的接线端(K2)被构成为用于施加供电电压的基准电位。
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