CN103378071B - 用于静电放电电路的方法及装置 - Google Patents

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Abstract

本发明提供一种用于静电放电电路的方法及装置，其实施例包含一种电路，其具有RC箝位电路，且该RC箝位电路包含具有第一源极、漏极与栅极的第一NMOS晶体管；包含有第一及第二PMOS晶体管的电流镜电路，且其中该些PMOS晶体管个别具有第二及第三源极、漏极与栅极；以及包含有第一P+接点的SCR电路。该第一源极耦合至接地轨，该第一漏极耦合至该第二漏极、第二栅极与第三栅极，该第二及第三源极耦合至电源轨，以及该第三漏极耦合至该第一P+接点，其中，该第一NMOS及PMOS晶体管于ESD事件期间导通以将第一电流放电至该接地轨，且该电流镜提供第二电流至该第一P+接点以导通该SCR。

Description

用于静电放电电路的方法及装置
技术领域
本揭露是关于静电放电(ESD)电路。本揭露尤其可应用于输入/输出(I/O)驱动电路所使用的ESD电路。
背景技术
一般而言，用于防范ESD事件的电路装置通常被用于多种电子电路设计之中，以对装置中因为该ESD事件所产生的高电压及高电流进行放电并防止对该装置的其它内部电路造成损害。
图1A示范性地说明用于ESD防范电路设计中的传统式硅控整流器(SCR)100电路，而图1B中的图表150描述传输线路脉冲(TLP)测试结果，其显示出描绘与该SCR电路100相关的ESD表现特性的电流(例如，安培I)-电压(I-V)曲线图。通常，该SCR 100 ESD电路能提供高ESD保护效能，同时在集成电路(IC)设计中仅需小的布局面积。然而，如同该图表150所指出的，该SCR 100电路在其可作用前需要更高的触发电压(Vtl)151，以提供装置内其它电路充分的ESD防护并预防由ESD事件所造成的损害。再者，如同该图表150所指出的，触发电流(It1)153、维持电流(Ih)155、及维持电压(Vh)157皆偏低，其可导致受ESD事件影响的电路其不同区域的表现问题，像是闭锁(latch-up)(例如，电源供应器电源轨之间的寄生低阻抗路径，其可保持导通并传导大量电流)。
图2示意性地说明另一种ESD电路200，其包含金属氧化物半导体场效晶体管(MOSFET)的使用。在此一举例中，该ESD电路200为以NMOS(N型MOSFET)为基础的电阻电容式(RC)箝位，其包含电阻器205(R)、电容207(C)、NMOS晶体管203、NMOS晶体管209及PMOS晶体管211。又，通过选择适合的R、C值，恰当的RC时间常数(例如，RxC＝经由该电阻器将该电容器充电至其满载的特定比率所需要的时间)可以提供较低的触发电压(例如Vt1)及较快的导通时间，使得该电路200可以快速地导通并有效地保护装置内其它电路不被ESD事件所损害。另外，该RC箝位可提供较低的闭锁风险，其中任何可能的闭锁电流皆可轻易地被放电而防范其它闭锁电流路径的产生。然而，在集成电路的实作中为了要提供与该SCR电路同样高级别的ESD保护，该电路200中以该NMOS为基础的RC箝位为了能够放电ESD电流需要有相当大的布局面积(例如大型的NMOS 203)，且此方法较无效率(例如经济效益)。
因此，如何提供具有良好表现且符合经济效益的ESD解决方案及其实施方法实为目前极欲解决的问题。
发明内容
本揭露的一个态样为一种ESD保护电路，其利用具有高ESD效能包含低触发电压、快速导通及低闭锁风险的电流镜及SCR电路。
本揭露的另一态样为一种实现ESD保护电路的方法，该ESD保护电路利用具有高ESD效能包含低触发电压、快速导通及低闭锁风险的电流镜及SCR电路。
本揭露的额外态样及其它技术特征将通过以下内容说明，本领域技术人员可由本说明书及权利要求书所揭示的内容轻易地了解本发明的其它优点及功效。
根据本揭露，一些技术效果可部分通过一种电路实现，此电路包含：RC箝位电路，包含具有第一源极、第一漏极、第一栅极的第一NMOS晶体管；电流镜电路，包含具有第二源极、第二漏极与第二栅极的第一PMOS晶体管以及具有第三源极、第三漏极与第三栅极的第二PMOS晶体管；以及SCR电路，包含有第一P+接点，其中，该第一源极耦合至接地轨，该第一漏极耦合至该第二漏极、第二栅极、与第三栅极，该第二及第三源极耦合至电源轨，以及该第三漏极耦合至该第一P+接点，其中，该第一NMOS晶体管及该第一PMOS晶体管于ESD事件期间导通以将第一电流放电至该接地轨，且该电流镜用于提供第二电流至该第一P+接点以导通该SCR。一些态样进一步包含一种电路，其中该第一电流与流经该第二PMOS晶体管的该第二电流的电流比值是成正比于该第一PMOS晶体管与该第二PMOS晶体管的尺寸比。
另外的态样是包含该RC箝位电路，其具有：具有第一端点及第二端点的第一电阻器；以及具有第三端点及第四端点的第一电容器，其中，该第一端点耦合至该电源轨，该第二端点耦合至该第三端点，而该第四端点耦合至该接地轨。
其它态样是包含该RC箝位电路，其具有：具有第四源极、第四漏极、及第四栅极的第二NMOS晶体管；以及具有第五源极、第五漏极、及第五栅极的第三PMOS晶体管，其中，该第四源极耦合至该接地轨，该第五源极耦合至该电源轨，该第四漏极耦合至该第五漏极，该第四栅极以及该第五栅极耦合至该第二端点。
又一态样是包含该RC箝位电路，其具有：具有第六源极、第六漏极、及第六栅极的第三NMOS晶体管；以及具有第七源极、第七漏极、以及第七栅极的第四PMOS晶体管，其中，该第六源极耦合至该接地轨，该第七源极耦合至该电源轨，该第六漏极耦合至该第七漏极，该第六栅极以及该第七栅极耦合至该第四漏极。
再一态样是包含该RC箝位电路，其具有：具有第八源极、第八漏极、及第八栅极的第四NMOS晶体管；以及具有第九源极、第九漏极、及第九栅极的第五PMOS晶体管，其中，该第八源极耦合至该接地轨，该第九源极耦合至该电源轨，该第八漏极耦合至该第九漏极与该第一栅极，该第八栅极及该第九栅极耦合至该第六漏极。
另外的态样是包含该SCR电路，其具有：包含有第一N+接点及第二P+接点的N井区；具有第五端点及第六端点的第二电阻器；以及具有第一射极、第一集极、及第一基极的PNP晶体管，其中，该第一N+接点及该第二P+接点耦合至该电源轨，且其中该第五端点耦合至该第一N+接点，该第六端点耦合至该第一基极，以及其中该第一射极耦合至该第二P+接点。
在另一态样中，该SCR电路是包含：P井区，其包含第二N+接点及第三P+接点；具有第七端点及第八端点的第三电阻器；以及具有第二射极、第二集极、及第二基极的NPN晶体管，其中，该第二N+接点及该第三P+接点耦合至该接地轨，且其中，该第七端点耦合至该第三P+接点，且其中，该第八端点耦合至该第二基极、至该第一P+接点、以及至该第一集极，且其中，该第二射极耦合至该第二N+接点且第二集极连接至该第一基极。
在一个态样中，该SCR电路是包含输入/输出(I/O)平焊垫；以及具有阳极端点与阴极端点的二极管，其中，该阳极端点耦合至该I/O焊垫、至该第一N+接点及至该第二P+接点，且其中，该阴极端点耦合至该电源轨。
在另一态样中，电路是包含：电阻器电容器(RC)箝位电路，其包含具有第一源极、第一漏极、和第一栅极的第一PMOS晶体管；包含有第一N+接点的硅控整流器(SCR)电路；以及电流镜电路，其包含具有第二源极、第二漏极、第二栅极的第一NMOS晶体管以及具有第三源极、第三漏极、第三栅极的第二NMOS晶体管，其中，该第一源极耦合至电源轨、该第一漏极耦合至该第二漏极、该第二栅极与该第三栅极；该第二源极耦合至接地轨，该第三源极耦合至该接地轨，以及该第三漏极耦合至该第一N+接点，且其中，该第一NMOS晶体管及该第一PMOS晶体管于ESD事件期间导通以将第一电流放电至该接地轨，且其中该电流镜用于提供第二电流至该SCR以导通该SCR。一些态样是包含一种电路，其中该第一电流与流经该第二NMOS晶体管的该第二电流的电流比值是成正比于该第一NMOS晶体管与该第二NMOS晶体管的尺寸比。
在一个态样中，该RC箝位电路是包含：具有第一端点及第二端点的第一电阻器；以及具有第三端点及第四端点的第一电容器，其中，该第一端点耦合至该电源轨，该第二端点耦合至该第三端点，而该第四端点耦合至该接地轨。
其它态样是包含该RC箝位电路，其具有：具有第四源极、第四漏极、及第四栅极的第二PMOS晶体管；以及具有第五源极、第五漏极、及第五栅极的第三NMOS晶体管，其中，该第四源极耦合至该电源轨，该第四漏极耦合至该第五漏极，该第四栅极及该第五栅极耦合至该第二端点，而该第五源极耦合至该接地轨。
又一态样是包含该RC箝位电路，其具有：具有第六源极、第六漏极、及第六栅极的第三PMOS晶体管；以及具有第七源极、第七漏极、及第七栅极的第四NMOS晶体管，其中，该第六源极耦合至该电源轨，该第六漏极耦合至该第七漏极与该第一栅极，该第六栅极耦合至该第七栅极与该第四漏极，而该第七源极耦合至该接地轨。
另外的态样是包含该SCR电路，其具有：包含有第一P+接点及第二N+接点的N井区；具有第五端点及第六端点的第二电阻器；以及具有第一射极、第一集极、及第一基极的PNP晶体管，其中，该第一P+接点及该第二N+接点耦合至该电源轨，且其中该第五端点耦合至该第二N+接点，该第六端点耦合至该第一基极与第一N+接点，且其中该第一射极耦合至该第一P+接点。
在又一态样中，该SCR电路是包含：包含有第二P+接点及第三N+接点的P井区；具有第七端点及第八端点的第三电阻器；以及具有第二射极、第二集极、及第二基极的NPN晶体管，其中，该第二P+接点及该第三N+接点耦合至该接地轨，且其中，该第七端点耦合至该第二P+接点，且其中，该第八端点耦合至该第二基极、以及至该第一集极，且其中，该第二射极耦合至该第三N+接点而第二集极连接至该第一基极。
另一态样是包含该SCR电路，其具有输入/输出(I/O)焊垫；以及具有阳极端点与阴极端点的二极管，其中，该阳极端点耦合至该I/O焊垫、至该第一P+接点及至该第二N+接点，且该阴极端点耦合至该电源轨。
本揭露的另一态样为一种方法，其包含：提供电阻器电容器(RC)箝位电路，其包含具有第一源极、第一漏极、第一栅极的第一NMOS晶体管；提供包含具有第二源极、第二漏极与第二栅极的第一PMOS晶体管以及具有第三源极、第三漏极与第三栅极的第二PMOS晶体管的电流镜电路；提供包含有第一P+接点、第二P+接点、及第一N+接点的硅控整流器(SCR)电路；耦合该第一源极至接地轨，耦合该第一漏极至该第二漏极、该第二栅极、以及该第三栅极，耦合该第二源极至电源轨，耦合该第三源极至该电源轨，以及耦合该第三漏极至该第一P+接点，其中，该第一NMOS晶体管及该第一PMOS晶体管于ESD事件期间导通以将第一电流放电至该接地轨；以及提供第二电流至该第一P+接点以导通该SCR。
在一个态样中，该第一电流与流经该第二PMOS晶体管的该第二电流的电流比值是成正比于该第一PMOS晶体管与该第二PMOS晶体管的尺寸比。
本揭露的另一态样中是包含：提供输入/输出(I/O)焊垫；提供具有阳极端点与阴极端点的二极管；耦合该阳极端点至该I/O焊垫、至该第一N+接点及至该第二P+接点；并耦合该阴极端点至该电源轨。
对于熟悉此技艺之人士而言，本揭露额外的态样及技术效果将随着下列的详细说明变得清楚明白，其中，本揭露的实施例将通过附图中的范例充分显示并且将在此详细说明。应理解的是，于此图式及详细描述并非有意将本发明限定于所揭露的特定形式，相反地，本发明是要涵盖落入附加的权利要求书所定义的本发明的精神及范畴的所有修改、等效物、及替代物。
附图说明
本揭露是通过以下参考附图以图标举例方式说明，而非用于限制。以下参考附图中相同的组件符号是意指相似的对象，其中：
图1A示意性地说明用于ESD保护电路设计的传统SCR电路，而图1B为描述TLP测试结果的图表，其显示关于图1A的该SCR电路的该ESD表现的IV特性曲线；
图2示意性地说明用于ESD保护电路设计的以NMOS为基础的RC箝位电路；
图3至图6是根据本揭露示范性实施例示意性地说明各自使用电流镜及SCR电路的各种ESD保护电路设计；以及
图7是显示关于不同ESD保护电路其ESD表现的TLP测试IV特性曲线。
符号说明
100 硅控整流器(SCR)电路 150 图表
151 触发电压 153 触发电流
155 维持电流 157 维持电压
200 ESD电路 203 NMOS晶体管
205 电阻器 207 电容器
209 NMOS晶体管 211 PMOS晶体管
300 电路 301 电源轨
303 接地轨 307 电阻器
310 电流镜 311 PMOS晶体管
313 PMOS晶体管 315 第一电流
317 第二电流 330 箝位电路
331 电阻器 333 电容器
335 NMOS晶体管 337 NMOS晶体管
339 NMOS晶体管 341 NMOS晶体管
343 PMOS晶体管 345 PMOS晶体管
347 PMOS晶体管 370 SCR电路
371 P+接点 373 NPN晶体管
375 N+接点 377 P+接点
379 等效电阻 381 N+接点
383 P+接点 385 PNP晶体管
387 等效电阻 389 电流
400 电路 401 I/O焊垫
403 二极管 500 电路
505 电阻器 510 电流镜
511 NMOS晶体管 513 NMOS晶体管
515 第一电流 517 第二电流
530 RC箝位电路 531 电阻器
533 电容器 535 NMOS晶体管
537 NMOS晶体管 539 PMOS晶体管
541 PMOS晶体管 543 PMOS晶体管
570 SCR电路 571 N+接点
573 PNP晶体管 575 P+接点
577 N+接点 579 等效电阻
581 P+接点 583 N+接点
585 NPN晶体管 587 等效电阻
589 电流 591 电流
600 电路 700 图表
701 电流 703 电压
705 曲线 707 曲线
709 数据点 711 数据点
713 数据点 715 数据点。
具体实施方式
以下，为了说明的目的，提出许多具体细节以使示范性实施例变得清楚明白。然而，应理解的是，示范性实施例不需这些具体细节或等效配置也可被实行。在其它情况中，公知的结构与装置是由方块图形式呈现以避免不必要地模糊实施例。另外，除非另有指明，否则所有以数字记载的数量、比例、以及成分的属性数值、反应条件、及其它于说明书与权利要求书中所使用的数值应理解为「大约」的数值。
本揭露是针对并解决高触发电压、低导通速度、及ESD事件/击穿(zapping)发生(例如于IC装置内自I/O焊垫至接地轨)所伴随的高闭锁风险等问题。本揭露是特别针对并解决如使用电流镜提供触发电流至SCR电路，以将装置中因ESD事件产生的过量电流放电出的问题。
图3至图6是根据本揭露的示范性实施例示意性地说明各自使用电流镜及SCR电路的各种ESD保护电路设计。
图3是示意性地说明电路300，其包含：电流镜电路310、RC箝位电路330、以及SCR电路370，其全部皆被电性耦合。该RC箝位电路330包含电阻器331、电容器333、NMOS晶体管335、337、339、341以及PMOS晶体管343、345、及347。该SCR电路370包含P井区与N井区，其中该P井区包含P+接点371、NPN晶体管373、N+接点375、P+接点377、及等效电阻379(如寄生电阻Rpw)。另外，该N井区包含N+接点381、P+接点383、PNP晶体管385、及等效电阻387(如寄生电阻Rnw)。该电流镜电路310包含PMOS晶体管311及PMOS晶体管313，而该PMOS晶体管311包含耦合至电源轨301(如VDD)的源极、以及耦合至该RC箝位330的NMOS晶体管341的漏极与栅极。进一步地，该PMOS晶体管313包含耦合至该电源轨301的源极、耦合至该PMOS晶体管311的栅极的栅极、以及耦合至该SCR电路370的P+接点371的漏极。该电流镜电路310用于控制并提供第二电流317(如触发电流I2)至该SCR电路370。举例而言，该NMOS晶体管341及该PMOS晶体管311在ESD事件(如ESD击穿)期间导通以传导(如放电)第一电流315(如ESD电流I1)。该PMOS晶体管313也在该ESD事件期间导通，以传导并提供该第二电流317至该SCR电路370，使得该SCR电路370可以导通以用于放电该ESD电流的主要部分并用于避免使用该电路300的装置中其它组件的损害。由于该第一电流与该第二电流的电流比值是成正比于该PMOS晶体管311与该PMOS晶体管313的尺寸比，通过控制该第一电流315则可提供适当的第二电流317，并经由该P+接点371而增加该NPN晶体管373的基极电位而使得该SCR电路370导通。然而，假如该电阻379过大(如大约500欧姆)时，经由PMOS晶体管311及NMOS晶体管341所放电的小量第一电流315将导致该SCR中产生相对应的第二电流317及电流389，其将接着致使该NPN晶体管373中的基极电位过早提升，这可导致该SCR电路370过早触发。在此情况中，可可加入电阻器307以控制该第二电流317进而控制该NPN晶体管373中的基极电位提升的位准及时机。
图4是说明根据本揭露示范性实施例的包含输入/输出(I/O)接口焊垫的电路400。如图所示，该电路400是包含图3中的电路300以于使用I/O接口焊垫时提供ESD保护。二极管403具有耦合至P+接点383、N+接点381、及I/O焊垫401的阴极端点，以及耦合至该电源轨301的阳极端点。该I/O焊垫401也可被耦合至一个或多个输入及/或输出端点。
图3至图6实施例的优点包含：该MOSFET晶体管311、341、511和543的尺寸不需要太大，因为在该SCR导通后该SCR可处理大部分的该ESD电流。因此，为了得到同样的ESD保护程度，该布局尺寸可小于背景技术中的一般RC箝位。因此在IV曲线中，在Vt1降低许多的同时，It1及Ih将比传统SCR结构高许多。故，在ESD期间，该导通速度可变得更快。在闭锁期间，该闭锁电流可在不触发该SCR电路下轻易地被放电，从而降低闭锁风险。
图5是说明另一示范性实施例，其包含电流镜电路510、RC箝位电路530、及SCR电路570，其中该些电路被电性耦合。该RC箝位电路530包含电阻器531、电容器533、NMOS晶体管535与537、以及PMOS晶体管539、541、与543。该SCR电路570包含N井区及P井区，其中该N井区包含N+接点571、PNP晶体管573、P+接点575、N+接点577、以及等效电阻579(如寄生电阻Rnw)。另外，该P井区包含P+接点581、N+接点583、NPN晶体管585、及等效电阻587(如寄生电阻Rpw)。该电流镜电路510包含NMOS晶体管511及NMOS晶体管513，而该NMOS晶体管511包含耦合至接地轨303(如GND)的源极、以及耦合至该RC箝位530的PMOS晶体管543的漏极的漏极与栅极。进一步地，该NMOS晶体管513包含耦合至该接地轨303的源极、耦合至该NMOS晶体管511栅极的栅极、以及耦合至该SCR电路570的N+接点571的漏极。该电流镜电路510用于控制并提供第二电流517(如触发电流I2)至该SCR电路570。举例而言，该PMOS晶体管543及该NMOS晶体管511在ESD事件(如ESD击穿)期间导通以传导(如放电)因为该ESD事件而产生的第一电流515(如ESD电流I1)。另外，该NMOS晶体管513也在该ESD事件期间导通，以传导并提供该第二电流517至该SCR电路570，使得该SCR电路570可以导通以用于放电大部分的ESD电流而用于避免使用该电路500的装置中其它组件的损害。该第一电流与该第二电流的电流比值是成正比于该NMOS晶体管511与该NMOS晶体管513的尺寸比。因此，通过控制该第一电流515则可提供适当的第二电流517至该SCR电路570，并经由该N+接点571而减低该PNP晶体管573的基极电位而使得该SCR电路570导通。类似于图3的实施例，假如该等效电阻579(如寄生电阻Rnw)过大(如大约500欧姆)时，经由NMOS晶体管511及PMOS晶体管543所放电的小量第一电流515将导致该SCR电路570中产生相对应的第二电流517及电流589，其将致使该PNP晶体管573中的基极电位过早减低，其可导致该SCR电路570过早触发。在此情况中，可加入电阻器505以控制该第二电流517进而控制该PNP晶体管573中的基极电位减低的位准及时机。
图6是说明根据本揭露示范性实施例的包含输入/输出(I/O)接口焊垫的电路600。如图所示，该电路600包含图5中的电路500以于使用I/O接口焊垫时提供ESD保护。二极管595具有耦合至P+接点575、N+接点577、及I/O焊垫593的阴极端点，以及耦合至该电源轨301的阳极端点。该I/O焊垫593也可被耦合至一个或多个输入及/或输出端点。
图7为显示关于不同ESD保护电路其ESD表现的传输线路脉冲(TLP)的测试电流701对电压703(I-V)曲线图的图表700。在该图表700中，曲线705是关于传统SCR电路100的ESD表现而曲线707是关于根据本揭露的ESD保护电路300。如同曲线705所指出，在其能够提供足够的ESD保护给装置中其它电路并防范因ESD事件所造成的任何损害之前，该传统SCR电路100在数据点709需要高触发电压(Vt1)。相较之下，该电路300如数据点711所示只需要较低的触发电压(Vt1)，其可较早提供ESD保护。再者，该图表700也在显示相比于该电路300在数据点711具有较高位准的触发电流(It1)，该传统SCR电路100在数据点709有较低位准的触发电流(It1)。另外，该传统SCR电路在713的保持电流(Ih)是小于该电路300在715的该保持电流(Ih)，其可导致受ESD事件影响的电路其不同区域的表现问题，像是闭锁(例如，电源供应器电源轨之间的寄生低阻抗路径，其可保持导通并传导大量电流)。
本揭露的实施例可达到数种技术效果，包含ESD强健(robustness)以及IC装置中较小的线路布局面积。又，该实施例是具有于各种产业上应用的便利性，举例而言，如微处理器、智能型手机、行动电话、手机、机上盒、DVD录放机、自动导航、打印机及其周边、网络及电信设备、游戏系统、以及数字相机、或任何使用逻辑或高电压技术节点的其它装置。本揭露因此在各种类型的高度集成半导体装置中皆具有产业利用性，该半导体装置可包含使用ESD保护装置以通过ESD/闭锁标准规格的装置(如液晶显示器(LCD)驱动器、同步随机存取内存(SRAM)、一次性程序(OTP)、电源管理产品…等)。
在前述说明中，本揭露是通过特定实施例及其参考附图所描述。然而，清楚明白的，大量变更及修改可于不背离下列权利要求书所定义的本揭露精神及范畴下达成。因此，说明书及附图是用于说明，而非用于限制。需明暸的是，本揭露可利用各种其它组合及实施例且并可在由此所述的本发明精神范畴内进行变更及修改。

Claims (20)

1.一种ESD电路，包括：
电阻器电容器箝位电路，包含具有第一源极、第一漏极与第一栅极的第一NMOS晶体管；
电流镜电路，包含具有第二源极、第二漏极与第二栅极的第一PMOS晶体管以及具有第三源极、第三漏极与第三栅极的第二PMOS晶体管；以及
硅控整流器电路，包含有第一P+接点，
其中，该第一源极耦合至接地轨，该第一漏极耦合至该第二漏极、该第二栅极与该第三栅极，该第二源极耦合至电源轨，该第三源极耦合至该电源轨，以及该第三漏极耦合至该第一P+接点，
其中，该第一NMOS晶体管及该第一PMOS晶体管于ESD事件期间导通，以将第一电流放电至该接地轨，以及
其中，该电流镜用于提供第二电流至该第一P+接点，以导通该硅控整流器。
2.根据权利要求1所述的ESD电路，其中，该第一电流与流经该第二PMOS晶体管的该第二电流的电流比值是成正比于该第一PMOS晶体管与该第二PMOS晶体管的尺寸比。
3.根据权利要求1所述的ESD电路，其中，该电阻器电容器箝位电路还包括：
具有第一端点及第二端点的第一电阻器；以及
具有第三端点及第四端点的第一电容器，其中，该第一端点耦合至该电源轨，该第二端点耦合至该第三端点，且该第四端点耦合至该接地轨。
4.根据权利要求3所述的ESD电路，其中，该电阻器电容器箝位电路还包括：
具有第四源极、第四漏极与第四栅极的第二NMOS晶体管；以及
具有第五源极、第五漏极与第五栅极的第三PMOS晶体管，
其中，该第四源极耦合至该接地轨，该第五源极耦合至该电源轨，该第四漏极耦合至该第五漏极，该第四栅极及该第五栅极耦合至该第二端点。
5.根据权利要求4所述的ESD电路，其中，该电阻器电容器箝位电路还包括：
具有第六源极、第六漏极与第六栅极的第三NMOS晶体管；以及
具有第七源极、第七漏极与第七栅极的第四PMOS晶体管，
其中，该第六源极耦合至该接地轨，该第七源极耦合至该电源轨，该第六漏极耦合至该第七漏极，该第六栅极及该第七栅极耦合至该第四漏极。
6.根据权利要求5所述的ESD电路，其中，该电阻器电容器箝位电路还包括：
具有第八源极、第八漏极与第八栅极的第四NMOS晶体管；以及
具有第九源极、第九漏极与第九栅极的第五PMOS晶体管，
其中，该第八源极耦合至该接地轨，该第九源极耦合至该电源轨，该第八漏极耦合至该第九漏极和该第一栅极，该第八栅极及该第九栅极耦合至该第六漏极。
7.根据权利要求1所述的ESD电路，其中，该硅控整流器电路还包括：
包含有第一N+接点及第二P+接点的N井区；
具有第五端点及第六端点的第二电阻器；以及
具有第一射极、第一集极与第一基极的PNP晶体管，
其中，该第一N+接点及该第二P+接点耦合至该电源轨，且其中，该第五端点耦合至该第一N+接点，该第六端点耦合至该第一基极，且其中，该第一射极耦合至该第二P+接点。
8.根据权利要求7所述的ESD电路，其中，该硅控整流器电路还包括：
包含第二N+接点及第三P+接点的P井区；
具有第七端点及第八端点的第三电阻器；以及
具有第二射极、第二集极与第二基极的NPN晶体管，
其中，该第二N+接点及该第三P+接点耦合至该接地轨，以及
其中，该第七端点耦合至该第三P+接点，以及
其中，该第八端点耦合至该第二基极、该第一P+接点、以及该第一集极，以及
其中，该第二射极耦合至该第二N+接点，且第二集极连接至该第一基极。
9.根据权利要求7所述的ESD电路，还包括：
输入/输出焊垫；以及
具有阳极端点与阴极端点的二极管，
其中，该阳极端点耦合至该输入/输出焊垫、该第一N+接点、以及该第二P+接点，且其中，该阴极端点耦合至该电源轨。
10.一种ESD电路，包含：
电阻器电容器箝位电路，包含具有第一源极、第一漏极与第一栅极的第一PMOS晶体管；
硅控整流器电路，包含第一N+接点；以及
电流镜电路，包含具有第二源极、第二漏极与第二栅极的第一NMOS晶体管以及具有第三源极、第三漏极与第三栅极的第二NMOS晶体管，
其中，该第一源极耦合至电源轨，该第一漏极耦合至该第二漏极、该第二栅极与该第三栅极，该第二源极耦合至接地轨，该第三源极耦合至该接地轨，以及该第三漏极耦合至该第一N+接点，以及
其中，该第一NMOS晶体管及该第一PMOS晶体管于ESD事件期间导通，以将第一电流放电至该接地轨，以及
其中，该电流镜用于提供第二电流至该硅控整流器，以导通该硅控整流器。
11.根据权利要求10所述的ESD电路，其中，该第一电流与流经该第二NMOS晶体管的该第二电流的电流比值是成正比于该第一NMOS晶体管与该第二NMOS晶体管的尺寸比。
12.根据权利要求10所述的ESD电路，其中，该电阻器电容器箝位电路还包括：
具有第一端点及第二端点的第一电阻器；以及
具有第三端点及第四端点的第一电容器，
其中，该第一端点耦合至该电源轨，该第二端点耦合至该第三端点，以及该第四端点耦合至该接地轨。
13.根据权利要求12所述的ESD电路，其中，该电阻器电容器箝位电路还包括：
具有第四源极、第四漏极与第四栅极的第二PMOS晶体管；以及
具有第五源极、第五漏极与第五栅极的第三NMOS晶体管，
其中，该第四源极耦合至该电源轨，该第四漏极耦合至该第五漏极，该第四栅极及该第五栅极耦合至该第二端点，以及该第五源极耦合至该接地轨。
14.根据权利要求13所述的ESD电路，其中，该电阻器电容器箝位电路还包括：
具有第六源极、第六漏极与第六栅极的第三PMOS晶体管；以及
具有第七源极、第七漏极与第七栅极的第四NMOS晶体管，
其中，该第六源极耦合至该电源轨，该第六漏极耦合至该第七漏极与该第一栅极，该第六栅极耦合至该第七栅极及该第四漏极，以及该第七源极耦合至该接地轨。
15.根据权利要求10所述的ESD电路，其中，该硅控整流器电路还包括：
包含第一P+接点及第二N+接点的N井区；
具有第五端点及第六端点的第二电阻器；以及
具有第一射极、第一集极与第一基极的PNP晶体管，
其中，该第一P+接点及该第二N+接点耦合至该电源轨，以及
其中，该第五端点耦合至该第二N+接点，该第六端点耦合至该第一基极与第一N+接点，以及
其中，该第一射极耦合至该第一P+接点。
16.根据权利要求15所述的ESD电路，其中，该硅控整流器电路还包括：
包含第二P+接点及第三N+接点的P井区；
具有第七端点及第八端点的第三电阻器；以及
具有第二射极、第二集极与第二基极的NPN晶体管，
其中，该第二P+接点及该第三N+接点耦合至该接地轨，以及
其中，该第七端点耦合至该第二P+接点，该第八端点耦合至该第二基极与该第一集极，以及
其中，该第二射极耦合至该第三N+接点，且该第二集极连接至该第一基极。
17.根据权利要求15所述的ESD电路，还包括：
输入/输出焊垫；以及
具有阳极端点与阴极端点的二极管，
其中，该阳极端点耦合至该输入/输出焊垫、该第一P+接点、以及该第二N+接点，且该阴极端点耦合至该电源轨。
18.一种形成ESD电路的方法，包括：
提供电阻器电容器箝位电路，包含具有第一源极、第一漏极与第一栅极的第一NMOS晶体管；
提供包含具有第二源极、第二漏极与第二栅极的第一PMOS晶体管以及具有第三源极、第三漏极与第三栅极的第二PMOS晶体管的电流镜电路；
提供包含第一P+接点、第二P+接点与第一N+接点的硅控整流器电路；
耦合该第一源极至接地轨，该第一漏极耦合至该第二漏极、该第二栅极与该第三栅极，该第二源极耦合至电源轨，该第三源极耦合至该电源轨，以及该第三漏极耦合至该第一P+接点，
其中，该第一NMOS及该第一PMOS晶体管于ESD事件期间导通，以将第一电流放电至该接地轨；以及
提供第二电流至该第一P+接点，以导通该硅控整流器。
19.根据权利要求18所述的形成ESD电路的方法，其中，该第一电流与流经该第二PMOS晶体管的该第二电流的电流比值是成正比于该第一PMOS晶体管与该第二PMOS晶体管的尺寸比。
20.根据权利要求18所述的形成ESD电路的方法，还包括：
提供输入/输出焊垫；
提供具有阳极端点与阴极端点的二极管；以及
耦合该阳极端点至该输入/输出焊垫、该第一N+接点与该第二P+接点，且其中，该阴极端点耦合至该电源轨。
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