CN105006476A - 一种静电保护电路及一种scr器件 - Google Patents
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Abstract
本发明涉及电路电子技术领域，尤其涉及一种静电保护电路及一种SCR器件，通过构建一包括触发模块、电流产生单元和SCR模块的静电保护电路，当VDD有正ESD脉冲时，使第一PMOS管的栅极变为低电平，产生VDD经第一PMOS晶体管、第一NMOS晶体管到GND的第一电流，第二NMOS管导通，产生第二电流，经过N+掺杂区、流过Rnwell，Rnwell两端的产生压降，使三极晶体管PNP开启，其集电极电流流经Rpwell使得NPN开启，正反馈效应使三极晶体管PNP、三极晶体管NPN形成的SCR开启放电，该方案触发电压低，响应速度快；大大降低了闩锁效应的风险，需求的MOS管的尺寸小，有效减小了电路的尺寸。
Description
技术领域
本发明涉及电路电子技术领域，具体涉及一种静电保护电路及一种SCR器件。
背景技术
Electrostatic discharge(ESD)问题在IC产品中随着节点的变小而日趋严重。常用的ESD保护器件有MOS,DIODE,SCR。其中SCR单位尺寸的ESD保护能力最强。图1是常用的基于NMOS的ESD保护结构。利用RC耦合的特性，当VDD上有正向ESD脉冲时，RC耦合效果使得最后一级NMOS的栅极变高，NMOS开启放电。缺点在于NMOS的单位尺寸放电能力比较差，此电路设计需要非常大尺寸的放电NMOS晶体管。由于NMOS尺寸很大，所以前级需采用3级反相器的结构，以保证NMOS能够在ESD状况下更快地导通放电。图2是传统的SCR结构。SCR的触发电压取决于NW/PW的反向击穿电压，通常该击穿电压过高导致SCR的触发电压(Vt1)过高。同时，由于SCR的保持电压(Vh)、保持电流(Ih)都很低，使得SCR容易误触发而发生闩锁效应(Latch-up)。为了解决此问题，图3是现有技术中的低电压触发SCR(LVTSCR)。N+/PW的反向击穿电压远低于NW/PW，使得SCR的触发电压比传统SCR有所降低。因此，如何设计一种关于SCR电路的静电保护成为本领域技术人员面临的一大难题。
发明内容
针对上述问题，本发明提出一种静电保护电路及一种用于静电保护的SCR器件，通过构建一包括SCR模块、触发模块和电流产生单元的静电保护电路，当VDD有正的ESD脉冲时，RC耦合效应使得第一PMOS晶体管的栅极变为低电平，第一PMOS晶体管开启泄放ESD电流，产生从VDD经第一PMOS晶体管、第一NMOS晶体管到GND的第一电流。此时第二NMOS晶体管也导通，根据电流镜的原理，产生的电流第二电流与第一电流的比例取决于第二NMOS晶体管与第一NMOS晶体管的尺寸比例。通过控制第一电流，我们可以得到我们需要大小的第二电流，第二电流经过与第二电阻连接的位于栅极一侧的掺杂区、流过第一电阻Rnwell，第一电阻Rnwell两端的产生压降，使得寄生的PNP晶体管的发射极-基极正偏，PNP晶体管开启，PNP晶体管的集电极电流流经第二电阻Rpwell使得NPN晶体管的基极-发射极正偏，NPN晶体管开启，此正反馈效应使得PNP晶体管、NPN晶体管形成的SCR开启放电，该技术方案具体为：
一种静电保护电路，其中，所述电路包括：
SCR模块，包括串联连接的第一电阻、NPN晶体管和串联连接的的PNP晶体管、第二电阻，所述第一电阻的一端连接到第一参考电压，所述第一电阻的与所述一端相对的另一端与PNP晶体管的基极共同连接到NPN晶体管的集电极，所述第二电阻的一端连接到第二参考电压，所述第二电阻的相对于与所述一端的另一端与NPN的基极共同连接到PNP晶体管的集电极，以及
所述NPN晶体管的发射极连接到第二参考电压，所述PNP的发射极连接到第一参考电压；
触发模块，提供触发信号；
电流产生单元，在接收到所述触发信号时提供一个预设电流；
其中当施加在第一参考电压上的ESD静电脉冲在触发所述触发模块产生触发信号时，电流产生单元产生的预设电流流经第一电阻，藉此在第一电阻上产生压降从而使PNP晶体管导通并进一步使NPN晶体管导通来触发SCR导通，以此释放ESD静电来稳定该第一参考电压。
上述的静电保护电路，其中，所述触发信号为低电平触发信号。
上述的静电保护电路，其中，所述电流产生单元接收到所述低电平触发信号时提供所述预设电流。
上述的静电保护电路，其中，所述触发模块包括串联在第一参考电压和第二参考电压之间的电容和第三电阻，和包括一个反相器，所述电容和所述第三电阻互连处的节点产生的信号通过反相器反相后输出作为触发信号。
上述的静电保护电路，其中，所述电容和所述第三电阻分压在第一节点处产生高电平，经过所述反相器反向，以使所述触发信号产生低电平。
上述的静电保护电路，其中，所述电流产生单元包括串联在第一参考电压和第二参考电压之间第一PMOS晶体管和第一NMOS晶体管，以及
与所述第一NMOS晶体管构成电流镜的第二NMOS晶体管；
其中所述第二NMOS晶体管与PNP晶体管的基极之间连接有一个第四电阻，第一PMOS晶体管的栅极接收的所述触发信号时所述第一PMOS晶体管和所述第一NMOS晶体管导通，产生流经所述第二NMOS晶体管的所述预设电流。
上述的静电保护电路，其中，所述第一参考电压的电位高于所述第二参考电压的电位。
上述的静电保护电路，其中，所述第一参考电压为VDD。
上述的静电保护电路，其中，所述第二参考电压为GND。
本发明同时公开一种用于静电保护的SCR器件，其中，所述SCR器件包括：
具有交界面的N型阱区和P型阱区；
在所述N型阱区的顶部形成有第一N掺杂区和第一P掺杂区；
在所述P型阱区的顶部形成有第二N掺杂区和第二P掺杂区；
所述N型阱区和所述P型阱区及所述第二N掺杂区之间形成有SCR的NPN晶体管，所述第一P掺杂区和所述N型阱区及所述P型阱区之间形成有SCR的PNP晶体管；
在所述N型阱区的顶部形成有一个掺杂浓度大于触发N型阱区掺杂浓度的触发掺杂区；
当一个预设电流从所述第一N掺杂区流经所述N型阱区的所述第一电阻流向该触发掺杂区时，藉此在所述N型阱区的所述第一电阻上产生压降从而使所述PNP晶体管导通并进一步使所述NPN晶体管导通来触发SCR导通，以此释放ESD静电来稳定该第一参考电压。
上述的SCR器件，其中，所述NPN晶体管的集电极通过所述第一电阻与第一参考电压连接，所述PNP晶体管的发射极与所述VDD连接，所述NPN晶体管的发射极与第二参考电压连接，所述PNP晶体管的集电极通过第二电阻与第二参考电压连接。
上述的SCR器件，其中，所述第一参考电压的电位高于所述第二参考电压的电位。
上述的SCR器件，其中，所述第一参考电压为VDD。
上述的SCR器件，其中，所述第二参考电压为GND。
上述的SCR器件，其中，所述PNP晶体管的基极与所述NPN晶体管的集电极连接，所述NPN晶体管的基极与所述PNP晶体管的集电极连接。
上述的SCR器件，其中，所述第二N型掺杂区域所述触发掺杂区之间设置有一P型掺杂区。
本发明具有的优点以及利用本发明达到的有益效果：
本发明采用RC耦合电路结构，在ESD初期通过MOS来放电，触发电压非常低，响应速度快；通过调节第一NMOS晶体管和第二NMOS晶体管的尺寸比例控制第二电流的大小，从而在需要的时候开启SCR结构，本发明大大降低了闩锁效应的风险，由于MOS只需要在ESD初期泄放部分指定大小的ESD电流，因此MOS管尺寸不需要像图1设计中那么大。整个电路仅仅需要很小的尺寸就可以实现非常好的ESD保护性能。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为现有技术中常用的基于MOS的ESD保护电路；
图2为现有技术中传统的SCR结构示意图；
图3是现有技术中常用的LVTSCR结构示意图；
图4是本发明一实施例中的静电保护电路；
图5是本发明一实施例中的SCR器件机构示意图。
具体实施方式
参照图4所示结构，为本发明一实施例中的静电保护电路，具体的，该静电保护电路主要包括：触发模块1、电流镜模块2和SCR模块3。其中：
SCR模块3，包括串联连接的第一电阻Rnwell、NPN晶体管T2和串联连接的的PNP晶体管T1、第二电阻Rpwell，第一电阻Rnwell的一端连接到第一参考电压(VDD)，第一电阻Rnwell的与一端相对的另一端与PNP晶体管的基极共同连接到NPN晶体管的集电极，第二电阻Rnwell的一端连接到第二参考电压，第二电阻Rnwell的相对于与一端的另一端与NPN晶体管T2的基极共同连接到PNP晶体管T1的集电极，以及
NPN晶体管T2的发射极连接到第二参考电压，PNP晶体管T1的发射极连接到第一参考电压；
触发模块1，提供触发信号；
电流产生单元2，在接收到触发信号时提供一个预设电流；
电容C1和第三电阻R1分压以在节点NODE1处产生高电平的信号，该高电平信号经过反相器产生低电平信号，即触发模块产生低电平的触发信号输出给电流产生单元的第一PMOS晶体管，由于第一PMOS晶体管的漏极与第一NMOS晶体管的栅极连接，即串联连接第一PMOS晶体管和第一NMOS晶体管的电路产生第一电流I1，第一电流I1控制第二NMOS晶体管的栅极，使电流单元2在接收到该具有低电平的触发信号时提供一个预设电流I2。
其中当施加在第一参考电压上的ESD静电脉冲在触发触发模块1产生触发信号时，电流产生单元产生的预设电流流经第一电阻Rnwell，藉此在第一电阻Rnwell上产生压降从而使PNP晶体管T1导通并进一步使NPN晶体管导通来触发SCR导通，以此释放ESD静电来稳定该第一参考电压。
在本发明一个优选实施例中，触发信号为低电平触发信号。
在本发明一个优选实施例中，电流产生单元接收到低电平触发信号时提供预设电流。
在本发明一个优选实施例中，触发模块包括串联在第一参考电压和第二参考电压之间的电容和第三电阻，和包括一个反相器，电容和第三电阻互连处的节点产生的信号通过反相器反相后输出作为触发信号。
在此基础上，进一步的，电容和第三电阻分压在第一节点处产生高电平，经过反相器反向，以使触发信号产生低电平。
在VDD上产生ESD静电脉冲时，瞬时脉冲在C1和R1上产生电流，并且C1和R1和分压以在NODE1处产生高电平的信号，该高电平信号经过反相器反相后被触发模块输出为低电平。
在本发明一个优选实施例中，电流产生单元包括串联在第一参考电压和第二参考电压之间第一PMOS晶体管P1和第一NMOS晶体管N1，还包括第一NMOS晶体管N1构成电流镜的第二NMOS晶体管N2.
第二NMOS晶体管N2与PNP晶体管T1的基极之间连接有一个第四电阻R2，第一PMOS晶体管P1的栅极接收的触发信号时第一PMOS晶体管P1和第一NMOS晶体管N1导通，产生流经第二NMOS晶体管N2的预设电流。
在本发明一个优选实施例中，第一参考电压的电位高于第二参考电压的电位。
在此基础上，进一步的，第一参考电压为VDD，第二参考电压为GND。
本发明同时公开一种用于静电保护的SCR器件，其中，SCR器件包括：
具有交界面的N型阱区N-well和P型阱区P-well,在N型阱区的顶部形成有第一N掺杂区N+和第一P掺杂区P+，在P型阱区的顶部形成有第二N掺杂区N+和第二P掺杂区P+，N型阱区和P型阱区及第二N掺杂区之间形成有SCR的NPN晶体管T2，第一P掺杂区和N型阱区及P型阱区之间形成有SCR的PNP晶体管T1；
在N型阱区的顶部形成有一个掺杂浓度大于触发N型阱区掺杂浓度的触发掺杂区10，该触发掺杂区掺杂N+型离子；
当一个预设电流I2从第一N掺杂区流经N型阱区的第一电阻流向该触发掺杂区N+时，藉此在N型阱区的第一电阻Rnwell上产生压降从而使PNP晶体管T1导通并进一步使NPN晶体管T2导通来触发SCR导通，以此释放ESD静电来稳定该第一参考电压。
在本发明一优选实施例中，NPN晶体管T2的集电极通过第一电阻与第一参考电压连接，PNP晶体管的发射极与VDD连接，NPN晶体管的发射极与第二参考电压连接，PNP晶体管的集电极通过第二电阻与第二参考电压连接。
在本发明一优选实施例中，第一参考电压的电位高于第二参考电压的电位。
在此基础上，进一步的，第一参考电压为VDD，第二参考电压为GND。
作为本发明一个优选实施例，PNP晶体管T1的基极与NPN晶体管T2的集电极连接，NPN晶体管T2的基极与PNP晶体管T1的集电极连接。
在此基础上，进一步的，第二N型掺杂区域触发掺杂区之间设置有一P型掺杂区。综上所述，本发明通过构建一包括SCR、触发模块和电流产生单元的静电保护电路，当VDD有正的ESD脉冲时，RC耦合效应使得第一PMOS晶体管的栅极变为低电平，第一PMOS晶体管开启泄放ESD电流，产生从VDD经第一PMOS晶体管、第一NMOS晶体管到GND的第一电流。此时第二NMOS晶体管也导通，根据电流镜的原理，产生的电流第二电流与第一电流的比例取决于第二NMOS晶体管与第一NMOS晶体管的尺寸比例。通过控制第一电流，我们可以得到我们需要大小的第二电流，第二电流经过与第二电阻连接的位于栅极一侧的掺杂区、流过Rnwell，Rnwell两端的产生压降，使得寄生PNP晶体管的发射极-基极正偏，PNP晶体管开启，PNP晶体管的集电极电流流经Rpwell使得NPN晶体管的基极-发射极正偏，NPN晶体管开启，此正反馈效应使得PNP晶体管、NPN晶体管形成的SCR开启放电，本发明采用RC耦合电路结构，在ESD初期通过MOS来放电，触发电压非常低，响应速度快；通过调节第一NMOS晶体管和第二NMOS晶体管的尺寸比例控制第二电流的大小，从而在需要的时候开启SCR结构，本发明的技术方案大大降低了闩锁效应的风险，由于MOS只需要在ESD初期泄放部分指定大小的ESD电流，因此MOS管尺寸不需要像图1设计中那么大。整个电路仅仅需要很小的尺寸就可以实现非常好的ESD保护性能。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (16)
1.一种静电保护电路，其特征在于，所述电路包括：
SCR模块，包括串联连接的第一电阻、NPN晶体管和串联连接的PNP晶体管、第二电阻，所述第一电阻的一端连接到第一参考电压，所述第一电阻的与所述一端相对的另一端与PNP晶体管的基极共同连接到NPN晶体管的集电极，所述第二电阻的一端连接到第二参考电压，所述第二电阻的相对于与所述一端的另一端与NPN的基极共同连接到PNP晶体管的集电极，以及
所述NPN晶体管的发射极连接到第二参考电压，所述PNP的发射极连接到第一参考电压；
触发模块，提供触发信号；
电流产生单元，在接收到所述触发信号时提供一个预设电流；其中当施加在第一参考电压上的ESD静电脉冲在触发所述触发模块产生触发信号时，电流产生单元产生的预设电流流经第一电阻，藉此在第一电阻上产生压降从而使PNP晶体管导通并进一步使NPN晶体管导通来触发SCR导通，以此释放ESD静电来稳定该第一参考电压。
2.如权利要求1所述的静电保护电路，其特征在于，所述触发信号为低电平触发信号。
3.如权利要求2所述的静电保护电路，其特征在于，所述电流产生单元接收到所述低电平触发信号时提供所述预设电流。
4.如权利要求1所述的静电保护电路，其特征在于，所述触发模块包括串联在第一参考电压和第二参考电压之间的电容和第三电阻，和包括一个反相器，所述电容和所述第三电阻互连处的节点产生的信号通过反相器反相后输出作为触发信号。
5.如权利要求4所述的静电保护电路，其特征在于，所述电容和所述第三电阻分压在第一节点处产生高电平，经过所述反相器反向，以使所述触发信号产生低电平。
6.如权利要求1所述的静电保护电路，其特征在于，所述电流产生单元包括串联在第一参考电压和第二参考电压之间第一PMOS晶体管和第一NMOS晶体管，以及
与所述第一NMOS晶体管构成电流镜的第二NMOS晶体管；
其中所述第二NMOS晶体管与PNP晶体管的基极之间连接有一个第四电阻，第一PMOS晶体管的栅极接收《低电平》的所述触发信号时所述第一PMOS晶体管和所述第一NMOS晶体管导通，产生流经所述第二NMOS晶体管的所述预设电流。
7.如权利要求1所述的静电保护电路，其特征在于，所述第一参考电压的电位高于所述第二参考电压的电位。
8.如权利要求7所述的静电保护电路，其特征在于，所述第一参考电压为VDD。
9.如权利要求7所述的静电保护电路，其特征在于，所述第二参考电压为GND。
10.一种用于静电保护的SCR器件，其特征在于，所述静电保护电路包括：
具有交界面的N型阱区和P型阱区；
在所述N型阱区的顶部形成有第一N掺杂区和第一P掺杂区；
在所述P型阱区的顶部形成有第二N掺杂区和第二P掺杂区；
所述N型阱区和所述P型阱区及所述第二N掺杂区之间形成有SCR的NPN晶体管，所述第一P掺杂区和所述N型阱区及所述P型阱区之间形成有SCR的PNP晶体管；
在所述N型阱区的顶部形成有一个掺杂浓度大于触发N型阱区掺杂浓度的触发掺杂区；
当一个预设电流从所述第一N掺杂区流经所述N型阱区的所述第一电阻流向该触发掺杂区时，藉此在所述N型阱区的所述第一电阻上产生压降从而使所述PNP晶体管导通并进一步使所述NPN晶体管导通来触发SCR导通，以此释放ESD静电来稳定该第一参考电压。
11.如权利要求10所述的SCR器件，其特征在于，所述NPN晶体管的集电极通过所述第一电阻与第一参考电压连接，所述PNP晶体管的发射极与所述VDD连接，所述NPN晶体管的发射极与第二参考电压连接，所述PNP晶体管的集电极通过第二电阻与第二参考电压连接。
12.如权利要求11所述的SCR器件，其特征在于，所述第一参考电压的电位高于所述第二参考电压的电位。
13.如权利要求12所述的SCR器件，其特征在于，所述第一参考电压为VDD。
14.如权利要求12所述的SCR器件，其特征在于，所述第二参考电压为GND。
15.如权利要求11所述的SCR器件，其特征在于，所述PNP晶体管的基极与所述NPN晶体管的集电极连接，所述NPN晶体管的基极与所述PNP晶体管的集电极连接。
16.如权利要求10所述的SCR器件，其特征在于，所述第二N型掺杂区域所述触发掺杂区之间设置有一P型掺杂区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20151028 |