TW201345101A - 用於靜電放電電路之方法及裝置 - Google Patents

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Abstract

本發明提供一種高效能ESD保護電路，其實施例係包含一種電路，其具有RC箝位電路，且該RC箝位電路包含具有第一源極、汲極與閘極之第一NMOS電晶體；包含有第一及第二PMOS電晶體之電流鏡電路，且其中該些PMOS電晶體係個別具有第二及第三源極、汲極與閘極；以及包含有第一P+接點之SCR電路。該第一源極係耦合至接地軌，該第一汲極係耦合至該第二汲極、第二閘極與第三閘極，該第二及第三源極係耦合至電源軌，以及該第三汲極係耦合至該第一P+接點，其中，該第一NMOS及PMOS電晶體係於ESD事件期間導通以將第一電流放電至該接地軌，且該電流鏡提供第二電流至該第一P+接點以導通該SCR。

Description

用於靜電放電電路之方法及裝置
本揭露係關於靜電放電(ESD)電路。本揭露係尤其可應用於輸入/輸出(I/O)驅動電路所使用之ESD電路。
一般而言，用於防範ESD事件的電路裝置通常係被用於多種電子電路設計之中，以對裝置中因為該ESD事件所產生的高電壓及高電流進行放電並防止對該裝置之其他內部電路造成損害。
第1A圖示範性地說明用於ESD防範電路設計中的傳統式矽控整流器(SCR)100電路，而第1B圖中的圖表150描述傳輸線路脈衝(TLP)測試結果，其顯示出描繪與該SCR電路100相關之ESD表現特性的電流(例如，安培I)-電壓(I-V)曲線圖。通常，該SCR 100 ESD電路能提供高ESD保護效能，同時在積體電路(IC)設計中僅需小的佈局面積。然而，如同該圖表150所指出的，該SCR 100電路在其可作用前需要更高的觸發電壓(Vt1)151，以提供裝置內其他電路充分的ESD防護並預防由ESD事件所造成之損害。再者，如同該圖表150所指出的，觸發電流(It1) 153、維持電流(Ih)155、及維持電壓(Vh)157皆偏低，其可導致受ESD事件影響之電路其不同區域之表現問題，像是閉鎖(latch-up)(例如，電源供應器電源軌之間的寄生低阻抗路徑，其可保持導通並傳導大量電流)。
第2圖示意性地說明另一種ESD電路200，其包含金屬氧化物半導體場效電晶體(MOSFET)的使用。在此一舉例中，該ESD電路200係為以NMOS(N型MOSFET)為基礎之電阻電容式(RC)箝位，其包含電阻器205(R)、電容207(C)、NMOS電晶體203、NMOS電晶體209及PMOS電晶體211。又，藉由選擇適合的R、C值，恰當的RC時間常數(例如，RxC=經由該電阻器將該電容器充電至其滿載之特定比率所需要的時間)可以提供較低的觸發電壓(例如Vt1)及較快的導通時間，使得該電路200可以快速地導通並有效地保護裝置內其他電路不被ESD事件所損害。另外，該RC箝位可提供較低的閉鎖風險，其中任何可能之閉鎖電流皆可輕易地被放電而防範其他閉鎖電流路徑的產生。然而，在積體電路的實作中為了要提供與該SCR電路同樣高級別的ESD保護，該電路200中以該NMOS為基礎之RC箝位為了能夠放電ESD電流需要有相當大的佈局面積(例如大型的NMOS 203)，且此方法較無效率(例如經濟效益)。
因此，如何提供具有良好表現且符合經濟效益之ESD解決方案及其實施方法實為目前極欲解決之問題。
本揭露的一個態樣係為一種ESD保護電路，其利用具有高ESD效能包含低觸發電壓、快速導通及低閉鎖風險的電流鏡及SCR電路。
本揭露的另一態樣係為一種實現ESD保護電路之方法，該ESD保護電路係利用具有高ESD效能包含低觸發電壓、快速導通及低閉鎖風險之電流鏡及SCR電路。
本揭露的額外態樣及其他技術特徵將藉由以下內容說明，熟悉此技藝之人士可由本說明書及申請專利範圍所揭示之內容輕易地瞭解本發明之其他優點及功效。
根據本揭露，一些技術效果可部分藉由一種電路實現，此電路包含：RC箝位電路，係包含具有第一源極、第一汲極、第一閘極的第一NMOS電晶體；電流鏡電路，係包含具有第二源極、第二汲極與第二閘極之第一PMOS電晶體以及具有第三源極、第三汲極與第三閘極之第二PMOS電晶體；以及SCR電路，係包含有第一P+接點，其中，該第一源極係耦合至接地軌，該第一汲極係耦合至該第二汲極、第二閘極、與第三閘極，該第二及第三源極係耦合至電源軌，以及該第三汲極係耦合至該第一P+接點，其中，該第一NMOS電晶體及該第一PMOS電晶體係於ESD事件期間導通以將第一電流放電至該接地軌，且該電流鏡係用於提供第二電流至該第一P+接點以導通該SCR。一些態樣進一步包含一種電路，其中該第一電流與 流經該第二PMOS電晶體之該第二電流之電流比值係成正比於該第一PMOS電晶體與該第二PMOS電晶體之尺寸比。
另外之態樣係包含該RC箝位電路，其具有：具有第一端點及第二端點的第一電阻器；以及具有第三端點及第四端點的第一電容器，其中，該第一端點係耦合至該電源軌，該第二端點係耦合至該第三端點，而該第四端點係耦合至該接地軌。
其他態樣係包含該RC箝位電路，其具有：具有第四源極、第四汲極、及第四閘極之第二NMOS電晶體；以及具有第五源極、第五汲極、及第五閘極之第三PMOS電晶體，其中，該第四源極係耦合至該接地軌，該第五源極係耦合至該電源軌，該第四汲極係耦合至該第五汲極，該第四閘極以及該第五閘極係耦合至該第二端點。
又一態樣係包含該RC箝位電路，其具有：具有第六源極、第六汲極、及第六閘極之第三NMOS電晶體；以及具有第七源極、第七汲極、以及第七閘極之第四PMOS電晶體，其中，該第六源極係耦合至該接地軌，該第七源極係耦合至該電源軌，該第六汲極係耦合至該第七汲極，該第六閘極以及該第七閘極係耦合至該第四汲極。
再一態樣係包含該RC箝位電路，其具有：具有第八源極、第八汲極、及第八閘極之第四NMOS電晶體；以及具有第九源極、第九汲極、及第九閘極之第五PMOS電晶體，其中，該第八源極係耦合至該接地軌，該第九源極係耦合至該電源軌，該第八汲極係耦合至該第九 汲極與該第一閘極，該第八閘極及該第九閘極係耦合至該第六汲極。
另外之態樣係包含該SCR電路，其具有：包含有第一N+接點及第二P+接點之N井區；具有第五端點及第六端點之第二電阻器；以及具有第一射極、第一集極、及第一基極之PNP電晶體，其中，該第一N+接點及該第二P+接點係耦合至該電源軌，且其中該第五端點係耦合至該第一N+接點，該第六端點係耦合至該第一基極，以及其中該第一射極係耦合至該第二P+接點。
在另一態樣中，該SCR電路係包含：P井區，其包含第二N+接點及第三P+接點；具有第七端點及第八端點之第三電阻器；以及具有第二射極、第二集極、及第二基極之NPN電晶體，其中，該第二N+接點及該第三P+接點係耦合至該接地軌，且其中，該第七端點係耦合至該第三P+接點，且其中，該第八端點係耦合至該第二基極、至該第一P+接點、以及至該第一集極，且其中，該第二射極係耦合至該第二N+接點且第二集極係連接至該第一基極。
在一個態樣中，該SCR電路係包含輸入/輸出(I/O)平焊墊；以及具有陽極端點與陰極端點之二極體，其中，該陽極端點係耦合至該I/O焊墊、至該第一N+接點及至該第二P+接點，且其中，該陰極端點係耦合至該電源軌。
在另一態樣中，電路係包含：電阻器電容 器(RC)箝位電路，其包含具有第一源極、第一汲極、和第一閘極之第一PMOS電晶體；包含有第一N+接點之矽控整流器(SCR)電路；以及電流鏡電路，其包含具有第二源極、第二汲極、第二閘極之第一NMOS電晶體以及具有第三源極、第三汲極、第三閘極之第二NMOS電晶體，其中，該第一源極係耦合至電源軌、該第一汲極係耦合至該第二汲極、該第二閘極與該第三閘極；該第二源極係耦合至接地軌，該第三源極係耦合至該接地軌，以及該第三汲極係耦合至該第一N+接點，且其中，該第一NMOS電晶體及該第一PMOS電晶體係於ESD事件期間導通以將第一電流放電至該接地軌，且其中該電流鏡係用於提供第二電流至該SCR以導通該SCR。一些態樣係包含一種電路，其中該第一電流與流經該第二NMOS電晶體之該第二電流之電流比值係成正比於該第一NMOS電晶體與該第二NMOS電晶體之尺寸比。
在一個態樣中，該RC箝位電路係包含：具有第一端點及第二端點的第一電阻器；以及具有第三端點及第四端點的第一電容器，其中，該第一端點係耦合至該電源軌，該第二端點係耦合至該第三端點，而該第四端點係耦合至該接地軌。
其他態樣係包含該RC箝位電路，其具有：具有第四源極、第四汲極、及第四閘極之第二PMOS電晶體；以及具有第五源極、第五汲極、及第五閘極之第三NMOS電晶體，其中，該第四源極係耦合至該電源軌，該 第四汲極係耦合至該第五汲極，該第四閘極及該第五閘極係耦合至該第二端點，而該第五源極係耦合至該接地軌。
又一態樣係包含該RC箝位電路，其具有：具有第六源極、第六汲極、及第六閘極之第三PMOS電晶體；以及具有第七源極、第七汲極、及第七閘極之第四NMOS電晶體，其中，該第六源極係耦合至該電源軌，該第六汲極係耦合至該第七汲極與該第一閘極，該第六閘極係耦合至該第七閘極與該第四汲極，而該第七源極係耦合至該接地軌。
另外之態樣係包含該SCR電路，其具有：包含有第一P+接點及第二N+接點之N井區；具有第五端點及第六端點之第二電阻器；以及具有第一射極、第一集極、及第一基極之PNP電晶體，其中，該第一P+接點及該第二N+接點係耦合至該電源軌，且其中該第五端點係耦合至該第二N+接點，該第六端點係耦合至該第一基極與第一N+接點，且其中該第一射極係耦合至該第一P+接點。
在又一態樣中，該SCR電路係包含：包含有第二P+接點及第三N+接點之P井區；具有第七端點及第八端點之第三電阻器；以及具有第二射極、第二集極、及第二基極之NPN電晶體，其中，該第二P+接點及該第三N+接點係耦合至該接地軌，且其中，該第七端點係耦合至該第二P+接點，且其中，該第八端點係耦合至該第二基極、以及至該第一集極，且其中，該第二射極係耦合至該第三N+接點而第二集極係連接至該第一基極。
另一態樣係包含該SCR電路，其具有輸入/輸出(I/O)焊墊；以及具有陽極端點與陰極端點之二極體，其中，該陽極端點係耦合至該I/O焊墊、至該第一P+接點及至該第二N+接點，且該陰極端點係耦合至該電源軌。
本揭露之另一態樣係為一種方法，其包含：提供電阻器電容器(RC)箝位電路，其包含具有第一源極、第一汲極、第一閘極的第一NMOS電晶體；提供包含具有第二源極、第二汲極與第二閘極之第一PMOS電晶體以及具有第三源極、第三汲極與第三閘極之第二PMOS電晶體之電流鏡電路；提供包含有第一P+接點、第二P+接點、及第一N+接點之矽控整流(SCR)電路；耦合該第一源極至接地軌，耦合該第一汲極至該第二汲極、該第二閘極、以及該第三閘極，耦合該第二源極至電源軌，耦合該第三源極至該電源軌，以及耦合該第三汲極至該第一P+接點，其中，該第一NMOS電晶體及該第一PMOS電晶體係於ESD事件期間導通以將第一電流放電至該接地軌；以及提供第二電流至該第一P+接點以導通該SCR。
在一個態樣中，該第一電流與流經該第二PMOS電晶體之該第二電流之電流比值係成正比於該第一PMOS電晶體與該第二PMOS電晶體之尺寸比。
本揭露之另一態樣中係包含：提供輸入/輸出(I/O)焊墊；提供具有陽極端點與陰極端點之二極體；耦合該陽極端點至該I/O焊墊、至該第一N+接點及至該第二P+接點；並耦合該陰極端點至該電源軌。
對於熟悉此技藝之人士而言，本揭露額外之態樣及技術效果將隨著下列之詳細說明變得清楚明白，其中，本揭露之實施例係將藉由附圖中的範例充分顯示並且將在此詳細說明。應理解的是，於此圖式及詳細描述並非有意將本發明限定於所揭露的特定形式，相反地，本發明係要涵蓋落入附加的申請專利範圍所定義之本發明的精神及範疇之所有修改、等效物、及替代物。
100‧‧‧矽控整流(SCR)電路
150‧‧‧圖表
151‧‧‧觸發電壓
153‧‧‧觸發電流
155‧‧‧維持電流
157‧‧‧維持電壓
200‧‧‧ESD電路
203‧‧‧NMOS電晶體
205‧‧‧電阻器
207‧‧‧電容器
209‧‧‧NMOS電晶體
211‧‧‧PMOS電晶體
300‧‧‧電路
301‧‧‧電源軌
303‧‧‧接地軌
307‧‧‧電阻器
310‧‧‧電流鏡
311‧‧‧PMOS電晶體
313‧‧‧PMOS電晶體
315‧‧‧第一電流
317‧‧‧第二電流
330‧‧‧箝位電路
331‧‧‧電阻器
333‧‧‧電容器
335‧‧‧NMOS電晶體
337‧‧‧NMOS電晶體
339‧‧‧NMOS電晶體
341‧‧‧NMOS電晶體
343‧‧‧PMOS電晶體
345‧‧‧PMOS電晶體
347‧‧‧PMOS電晶體
370‧‧‧SCR電路
371‧‧‧P+接點
373‧‧‧NPN電晶體
375‧‧‧N+接點
377‧‧‧P+接點
379‧‧‧等效電阻
381‧‧‧N+接點
383‧‧‧P+接點
385‧‧‧PNP電晶體
387‧‧‧等效電阻
389‧‧‧電流
400‧‧‧電路
401‧‧‧I/O焊墊
403‧‧‧二極體
500‧‧‧電路
505‧‧‧電阻器
510‧‧‧電流鏡
511‧‧‧NMOS電晶體
513‧‧‧NMOS電晶體
515‧‧‧第一電流
517‧‧‧第二電流
530‧‧‧RC箝位電路
531‧‧‧電阻器
533‧‧‧電容器
535‧‧‧NMOS電晶體
537‧‧‧NMOS電晶體
539‧‧‧PMOS電晶體
541‧‧‧PMOS電晶體
543‧‧‧PMOS電晶體
570‧‧‧SCR電路
571‧‧‧N+接點
573‧‧‧PNP電晶體
575‧‧‧P+接點
577‧‧‧N+接點
579‧‧‧等效電阻
581‧‧‧P+接點
583‧‧‧N+接點
585‧‧‧NPN電晶體
587‧‧‧等效電阻
589‧‧‧電流
591‧‧‧電流
600‧‧‧電路
700‧‧‧圖表
701‧‧‧電流
703‧‧‧電壓
705‧‧‧曲線
707‧‧‧曲線
709‧‧‧資料點
711‧‧‧資料點
713‧‧‧資料點
715‧‧‧資料點
本揭露係藉由以下參考附圖以圖示舉例方式說明，而非用於限制。以下參考附圖中相同之元件符號係意指相似之物件，其中：第1A圖係示意性地說明用於ESD保護電路設計之傳統SCR電路，而第1B圖係為描述TLP測試結果之圖表，其顯示關於第1A圖之該SCR電路之該ESD表現的IV特性曲線；第2圖係示意性地說明用於ESD保護電路設計之以NMOS為基礎的RC箝位電路；第3至6圖係根據本揭露示範性實施例示意性地說明各自使用電流鏡及SCR電路之各種ESD保護電路設計；以及第7圖係顯示關於不同ESD保護電路其ESD表現之TLP測試IV特性曲線。
以下，為了說明之目的，係提出許多具體 細節以使示範性實施例變得清楚明白。然而，應理解的是，示範性實施例不需這些具體細節或等效配置亦可被實行。在其他情況中，公知的結構與裝置係由方塊圖形式呈現以避免不必要地模糊實施例。另外，除非另有指明，否則所有以數字記載之數量、比例、以及成分的屬性數值、反應條件、及其他於說明書與申請專利範圍中所使用之數值應理解為「大約」之數值。
本揭露係針對並解決高觸發電壓、低導通速度、及ESD事件/擊穿(zapping)發生(例如於IC裝置內自I/O焊墊至接地軌)所伴隨之高閉鎖風險等問題。本揭露係特別針對並解決如使用電流鏡提供觸發電流至SCR電路，以將裝置中因ESD事件產生之過量電流放電出之問題。
第3至6圖係根據本揭露之示範性實施例示意性地說明各自使用電流鏡及SCR電路之各種ESD保護電路設計。
第3圖係示意性地說明電路300，其包含：電流鏡電路310、RC箝位電路330、以及SCR電路370，其全部皆被電性耦合。該RC箝位電路330包含電阻器331、電容器333、NMOS電晶體335、337、339、341以及PMOS電晶體343、345、及347。該SCR電路370係包含P井區與N井區，其中該P井區包含P+接點371、NPN電晶體373、N+接點375、P+接點377、及等效電阻379(如寄生電阻Rpw)。另外，該N井區包含N+接點381、P+接點383、PNP電晶體385、及等效電阻387(如寄生電阻Rnw)。該電 流鏡電路310包含PMOS電晶體311及PMOS電晶體313，而該PMOS電晶體311係包含耦合至電源軌301(如VDD)之源極、以及耦合至該RC箝位330之NMOS電晶體341之汲極與閘極。進一步地，該PMOS電晶體313係包含耦合至該電源軌301之源極、耦合至該PMOS電晶體311之閘極之閘極、以及耦合至該SCR電路370之P+接點371的汲極。該電流鏡電路310係用於控制並提供第二電流317(如觸發電流I2)至該SCR電路370。舉例而言，該NMOS電晶體341及該PMOS電晶體311在ESD事件(如ESD擊穿)期間導通以傳導(如放電)第一電流315(如ESD電流I1)。該PMOS電晶體313也在該ESD事件期間導通，以傳導並提供該第二電流317至該SCR電路370，使得該SCR電路370可以導通以用於放電該ESD電流之主要部分並用於避免使用該電路300的裝置中其他元件之損害。由於該第一電流與該第二電流之電流比值係成正比於該PMOS電晶體311與該PMOS電晶體313之尺寸比，藉由控制該第一電流315則可提供適當之第二電流317，並經由該P+接點371而增加該NPN電晶體373之基極電位而使得該SCR電路370導通。然而，假如該電阻379過大(如大約500歐姆)時，經由PMOS電晶體311及NMOS電晶體341所放電之小量第一電流315將導致該SCR中產生相對應之第二電流317及電流389，其將接著致使該NPN電晶體373中之基極電位過早提升，這可導致該SCR電路370過早觸發。在此情況中，可加入電阻器307以控制該第二電流317進 而控制該NPN電晶體373中之基極電位提升的位準及時機。
第4圖係說明根據本揭露示範性實施例之包含輸入/輸出(I/O)介面焊墊的電路400。如圖所示，該電路400係包含第3圖中的電路300以於使用I/O介面焊墊時提供ESD保護。二極體403係具有耦合至P+接點383、N+接點381、及I/O焊墊401的陰極端點，以及耦合至該電源軌301的陽極端點。該I/O焊墊401亦可被耦合至一個或多個輸入及/或輸出端點。
第3至6圖實施例之優點包含：該MOSFET電晶體311、341、511和543之尺寸不需要太大，因為在該SCR導通後該SCR可處理大部分之該ESD電流。因此，為了得到同樣的ESD保護程度，該佈局尺寸可小於先前技術中的一般RC箝位。因此在IV曲線中，在Vt1降低許多的同時，It1及Ih將比傳統SCR結構高許多。故，在ESD期間，該導通速度可變得更快。在閉鎖期間，該閉鎖電流可在不觸發該SCR電路下輕易地被放電，從而降低閉鎖風險。
第5圖係說明另一示範性實施例，其包含電流鏡電路510、RC箝位電路530、及SCR電路570，其中該些電路係被電性耦合。該RC箝位電路530係包含電阻器531、電容器533、NMOS電晶體535與537、以及PMOS電晶體539、541、與543。該SCR電路570係包含N井區及P井區，其中該N井區係包含N+接點571、PNP電晶體 573、P+接點575、N+接點577、以及等效電阻579(如寄生電阻Rnw)。另外，該P井區包含P+接點581、N+接點583、NPN電晶體585、及等效電阻587(如寄生電阻Rpw)。該電流鏡電路510包含NMOS電晶體511及NMOS電晶體513，而該NMOS電晶體511係包含耦合至接地軌303(如GND)之源極、以及耦合至該RC箝位530之PMOS電晶體543之汲極的汲極與閘極。進一步地，該NMOS電晶體513係包含耦合至該接地軌303之源極、耦合至該NMOS電晶體511閘極之閘極、以及耦合至該SCR電路570之N+接點571的汲極。該電流鏡電路510係用於控制並提供第二電流517(如觸發電流I2)至該SCR電路570。舉例而言，該PMOS電晶體543及該NMOS電晶體511在ESD事件(如ESD擊穿)期間導通以傳導(如放電)因為該ESD事件而產生之第一電流515(如ESD電流I1)。另外，該NMOS電晶體513也在該ESD事件期間導通，以傳導並提供該第二電流517至該SCR電路570，使得該SCR電路570可以導通以用於放電大部分的ESD電流而用於避免使用該電路500的裝置中其他元件之損害。該第一電流與該第二電流之電流比值係成正比於該NMOS電晶體511與該NMOS電晶體513之尺寸比。因此，藉由控制該第一電流515則可提供適當之第二電流517至該SCR電路570，並經由該N+接點571而減低該PNP電晶體573之基極電位而使得該SCR電路570導通。類似於第3圖之實施例，假如該等效電阻579(如寄生電阻Rnw)過大(如大約500歐姆)時，經由NMOS電晶體 511及PMOS電晶體543所放電之小量第一電流515將導致該SCR電路570中產生相對應之第二電流517及電流589，其將致使該PNP電晶體573中之基極電位過早減低，其可導致該SCR電路570過早觸發。在此情況中，可加入電阻器505以控制該第二電流517進而控制該PNP電晶體573中之基極電位減低的位準及時機。
第6圖係說明根據本揭露示範性實施例之包含輸入/輸出(I/O)介面焊墊的電路600。如圖所示，該電路600係包含第5圖中的電路500以於使用I/O介面焊墊時提供ESD保護。二極體595係具有耦合至P+接點575、N+接點577、及I/O焊墊593的陰極端點，以及耦合至該電源軌301的陽極端點。該I/O焊墊593亦可被耦合至一個或多個輸入及/或輸出端點。
第7圖係為顯示關於不同ESD保護電路其ESD表現之傳輸線路脈衝(TLP)的測試電流701對電壓703(I-V)曲線圖的圖表700。在該圖表700中，曲線705係關於傳統SCR電路100之ESD表現而曲線707係關於根據本揭露之ESD保護電路300。如同曲線705所指出，在其能夠提供足夠之ESD保護給裝置中其他電路並防範因ESD事件所造成之任何損害之前，該傳統SCR電路100在資料點709需要高觸發電壓(Vt1)。相較之下，該電路300如資料點711所示只需要較低的觸發電壓(Vt1)，其可較早提供ESD保護。再者，該圖表700也在顯示相較於該電路300在資料點711具有較高位準的觸發電流(It1)，該傳統SCR 電路100在資料點709有較低位準的觸發電流(It1)。另外，該傳統SCR電路在713之保持電流(Ih)係小於該電路300在715的該保持電流(Ih)，其可導致受ESD事件影響之電路其不同區域之表現問題，像是閉鎖(例如，電源供應器電源軌之間的寄生低阻抗路徑，其可保持導通並傳導大量電流)。
本揭露之實施例可達到數種技術效果，包含ESD強健(robustness)以及IC裝置中較小的線路佈局面積。又，該實施例係具有於各種產業上應用之便利性，舉例而言，如微處理器、智慧型手機、行動電話、手機、機上盒、DVD錄放機、自動導航、印表機及其周邊、網路及電信設備、遊戲系統、以及數位相機、或任何使用邏輯或高電壓技術節點的其他裝置。本揭露因此在各種類型的高度集成半導體裝置中皆具有產業利用性，該半導體裝置可包含使用ESD保護裝置以通過ESD/閉鎖標準規格的裝置(如液晶顯示器(LCD)驅動器、同步隨機存取記憶體(SRAM)、一次性程序(OTP)、電源管理產品…等)。
在前述說明中，本揭露係藉由特定實施例及其參考附圖所描述。然而，清楚明白的，大量變更及修改可於不背離下列申請專利範圍所定義之本揭露精神及範疇下達成。因此，說明書及附圖係用於說明，而非用於限制。需明暸的是，本揭露係可利用各種其他組合及實施例且並可在由此所述之本發明精神範疇內進行變更及修改。
300‧‧‧電路
301‧‧‧電源軌
303‧‧‧接地軌
307‧‧‧電阻器
310‧‧‧電流鏡
311‧‧‧PMOS電晶體
313‧‧‧PMOS電晶體
315‧‧‧第一電流
317‧‧‧第二電流
330‧‧‧箝位電路
331‧‧‧電阻器
333‧‧‧電容器
335‧‧‧NMOS電晶體
337‧‧‧NMOS電晶體
339‧‧‧NMOS電晶體
341‧‧‧NMOS電晶體
343‧‧‧PMOS電晶體
345‧‧‧PMOS電晶體
347‧‧‧PMOS電晶體
370‧‧‧SCR電路
371‧‧‧P+接點
373‧‧‧NPN電晶體
375‧‧‧N+接點
377‧‧‧P+接點
379‧‧‧等效電阻
381‧‧‧N+接點
383‧‧‧P+接點
385‧‧‧PNP電晶體
387‧‧‧等效電阻
389‧‧‧電流

Claims (20)

  1. 一種電路，係包括：電阻器電容器(RC)箝位電路，係包含具有第一源極、第一汲極與第一閘極的第一NMOS電晶體；電流鏡電路，係包含具有第二源極、第二汲極與第二閘極之第一PMOS電晶體以及具有第三源極、第三汲極與第三閘極之第二PMOS電晶體；以及矽控整流(SCR)電路，係包含有第一P+接點，其中，該第一源極係耦合至接地軌，該第一汲極係耦合至該第二汲極、該第二閘極與該第三閘極，該第二源極係耦合至電源軌，該第三源極係耦合至該電源軌，以及該第三汲極係耦合至該第一P+接點，其中，該第一NMOS電晶體及該第一PMOS電晶體係於ESD事件期間導通，以將第一電流放電至該接地軌，以及其中，該電流鏡係用於提供第二電流至該P+接點，以導通該SCR。
  2. 如申請專利範圍第1項所述之電路，其中，該第一電流與流經該第二PMOS電晶體之該第二電流之電流比值係成正比於該第一PMOS電晶體與該第二PMOS電晶體之尺寸比。
  3. 如申請專利範圍第1項所述之電路，其中，該RC箝位電路復包括：具有第一端點及第二端點的第一電阻器；以及 具有第三端點及第四端點的第一電容器，其中，該第一端點係耦合至該電源軌，該第二端點係耦合至該第三端點，且該第四端點係耦合至該接地軌。
  4. 如申請專利範圍第1項所述之電路，其中，該RC箝位電路復包括：具有第四源極、第四汲極與第四閘極之第二NMOS電晶體；以及具有第五源極、第五汲極與第五閘極之第三PMOS電晶體，其中，該第四源極係耦合至該接地軌，該第五源極係耦合至該電源軌，該第四汲極係耦合至該第五汲極，該第四閘極及該第五閘極係耦合至該第二端點。
  5. 如申請專利範圍第1項所述之電路，其中，該RC箝位電路復包括：具有第六源極、第六汲極與第六閘極之第三NMOS電晶體；以及具有第七源極、第七汲極與第七閘極之第四PMOS電晶體，其中，該第六源極係耦合至該接地軌，該第七源極係耦合至該電源軌，該第六汲極係耦合至該第七汲極，該第六閘極及該第七閘極係耦合至該第四汲極。
  6. 如申請專利範圍第1項所述之電路，其中，該RC箝位電路復包括：具有第八源極、第八汲極與第八閘極之第四NMOS 電晶體；以及具有第九源極、第九汲極與第九閘極之第五PMOS電晶體，其中，該第八源極係耦合至該接地軌，該第九源極係耦合至該電源軌，該第八汲極係耦合至該第九汲極和該第一閘極，該第八閘極及該第九閘極係耦合至該第六汲極。
  7. 如申請專利範圍第1項所述之電路，其中，該SCR電路復包括：包含有第一N+接點及第二P+接點之N井區；具有第五端點及第六端點之第二電阻器；以及具有第一射極、第一集極與第一基極之PNP電晶體，其中，該第一N+接點及該第二P+接點係耦合至該電源軌，且其中，該第五端點係耦合至該第一N+接點，該第六端點係耦合至該第一基極，且其中，該第一射極係耦合至該第二P+接點。
  8. 如申請專利範圍第1項所述之電路，其中，該SCR電路復包括：包含第二N+接點及第三P+接點之P井區；具有第七端點及第八端點之第三電阻器；以及具有第二射極、第二集極與第二基極之NPN電晶體，其中，該第二N+接點及該第三P+接點係耦合至該 接地軌，以及其中，該第七端點係耦合至該第三P+接點，以及其中，該第八端點係耦合至該第二基極、該第一P+接點、以及該第一集極，以及其中，該第二射極係耦合至該第二N+接點，且第二集極係連接至該第一基極。
  9. 如申請專利範圍第7項所述之電路，復包括：輸入/輸出(I/O)焊墊；以及具有陽極端點與陰極端點之二極體，其中，該陽極端點係耦合至該I/O焊墊、該第一N+接點、以及該第二P+接點，且其中，該陰極端點係耦合至該電源軌。
  10. 一種電路，係包含：電阻器電容器(RC)箝位電路，係包含具有第一源極、第一汲極與第一閘極之第一PMOS電晶體；矽控整流器(SCR)電路，係包含第一N+接點；以及電流鏡電路，係包含具有第二源極、第二汲極與第二閘極之第一NMOS電晶體以及具有第三源極、第三汲極與第三閘極之第二NMOS電晶體，其中，該第一源極係耦合至電源軌，該第一汲極係耦合至該第二汲極、該第二閘極與該第三閘極，該第二源極係耦合至接地軌，該第三源極係耦合至該接地軌，以及該第三汲極係耦合至該第一N+接點，以及其中，該第一NMOS電晶體及該第一PMOS電晶 體係於ESD事件期間導通，以將第一電流放電至該接地軌，以及其中，該電流鏡係用於提供第二電流至該SCR，以導通該SCR。
  11. 如申請專利範圍第10項所述之電路，其中，該第一電流與流經該第二NMOS電晶體之該第二電流之電流比值係成正比於該第一NMOS電晶體與該第二NMOS電晶體之尺寸比。
  12. 如申請專利範圍第10項所述之電路，其中，該RC箝位電路復包括：具有第一端點及第二端點的第一電阻器；以及具有第三端點及第四端點的第一電容器，其中，該第一端點係耦合至該電源軌，該第二端點係耦合至該第三端點，以及該第四端點係耦合至該接地軌。
  13. 如申請專利範圍第10項所述之電路，其中，該RC箝位電路復包括：具有第四源極、第四汲極與第四閘極之第二PMOS電晶體；以及具有第五源極、第五汲極與第五閘極之第三NMOS電晶體，其中，該第四源極係耦合至該電源軌，該第四汲極係耦合至該第五汲極，該第四閘極及該第五閘極係耦合至該第二端點，以及該第五源極係耦合至該接地 軌。
  14. 如申請專利範圍第10項所述之電路，其中，該RC箝位電路復包括：具有第六源極、第六汲極與第六閘極之第三PMOS電晶體；以及具有第七源極、第七汲極與第七閘極之第四NMOS電晶體，其中，該第六源極係耦合至該電源軌，該第六汲極係耦合至該第七汲極與該第一閘極，該第六閘極係耦合至該第七閘極及該第四汲極，以及該第七源極係耦合至該接地軌。
  15. 如申請專利範圍第10項所述之電路，其中，該SCR電路復包括：包含第一P+接點及第二N+接點之N井區；具有第五端點及第六端點之第二電阻器；以及具有第一射極、第一集極與第一基極之PNP電晶體，其中，該第一P+接點及該第二N+接點係耦合至該電源軌，以及其中，該第五端點係耦合至該第二N+接點，該第六端點係耦合至該第一基極與第一N+接點，以及其中，該第一射極係耦合至該第一P+接點。
  16. 如申請專利範圍第10項所述之電路，其中，該SCR電路復包括： 包含第二P+接點及第三N+接點之P井區；具有第七端點及第八端點之第三電阻器；以及具有第二射極、第二集極與第二基極之NPN電晶體，其中，該第二P+接點及該第三N+接點係耦合至該接地軌，以及其中，該第七端點係耦合至該第二P+接點，該第八端點係耦合至該第二基極與該第一集極，以及其中，該第二射極係耦合至該第三N+接點，且該第二集極係連接至該第一基極。
  17. 如申請專利範圍第15項所述之電路，復包括：輸入/輸出(I/O)焊墊；以及具有陽極端點與陰極端點之二極體，其中，該陽極端點係耦合至該I/O焊墊、該第一P+接點、以及該第二N+接點，且該陰極端點係耦合至該電源軌。
  18. 一種方法，係包括：提供電阻器電容器(RC)箝位電路，係包含具有第一源極、第一汲極與第一閘極的第一NMOS電晶體；提供包含具有第二源極、第二汲極與第二閘極之第一PMOS電晶體以及具有第三源極、第三汲極與第三閘極之第二PMOS電晶體之電流鏡電路；提供包含第一P+接點、第二P+接點與第一N+接點之矽控整流(SCR)電路； 耦合該第一源極至接地軌，該第一汲極係耦合至該第二汲極、該第二閘極與該第三閘極，該第二源極係耦合至電源軌，該第三源極係耦合至該電源軌，以及該第三汲極係耦合至該第一P+接點，其中，該第一NMOS及該第一PMOS電晶體係於ESD事件期間導通，以將第一電流放電至該接地軌；以及提供第二電流至該第一P+接點，以導通該SCR。
  19. 如申請專利範圍第18項所述之方法，其中，該第一電流與流經該第二PMOS電晶體之該第二電流之電流比值係成正比於該第一PMOS電晶體與該第二PMOS電晶體之尺寸比。
  20. 如申請專利範圍第18項所述之方法，復包括：提供輸入/輸出(I/O)焊墊；提供具有陽極端點與陰極端點之二極體；以及耦合該陽極端點至該I/O焊墊、該第一N+接點與該第二P+接點，以及其中，該陰極端點係耦合至該電源軌。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643989B2 (en) 2018-08-08 2020-05-05 Macronix International Co., Ltd. Electrostatic discharge protection apparatus having at least one junction and method for operating the same
TWI710095B (zh) * 2018-08-08 2020-11-11 旺宏電子股份有限公司 靜電放電保護裝置及其操作方法
CN113675832A (zh) * 2021-10-22 2021-11-19 武汉市聚芯微电子有限责任公司 静电保护方法、静电保护电路及芯片

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103606883A (zh) * 2013-11-18 2014-02-26 同济大学 短路保护电路
TWI521823B (zh) * 2013-12-17 2016-02-11 Electrostatic protection circuit
EP3107121B1 (en) * 2015-06-16 2018-02-21 Nxp B.V. An electrostatic discharge power rail clamp circuit
CN105006476A (zh) * 2015-07-09 2015-10-28 武汉新芯集成电路制造有限公司 一种静电保护电路及一种scr器件
JP6407900B2 (ja) * 2016-02-04 2018-10-17 株式会社東芝 半導体集積回路
US10446537B2 (en) * 2017-06-20 2019-10-15 Texas Instruments Incorporated Electrostatic discharge devices
CN110729285B (zh) * 2018-07-16 2021-12-31 世界先进积体电路股份有限公司 静电放电保护电路
TWI828638B (zh) * 2018-11-06 2024-01-11 聯華電子股份有限公司 靜電防護結構
CN109524949A (zh) * 2018-12-20 2019-03-26 西安电子科技大学 一种静电防护esd保护装置
CN112740498B (zh) * 2020-11-30 2023-03-31 英诺赛科(苏州)半导体有限公司 电子装置和静电放电保护电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4051391A (en) * 1974-04-24 1977-09-27 Rca Corporation Current-operated circuits and structures
US4039857A (en) * 1974-04-24 1977-08-02 Rca Corporation Dynamic biasing of isolation boat including diffused resistors
US5574618A (en) * 1994-02-17 1996-11-12 Harris Corporation ESD protection using SCR clamping
US7589944B2 (en) * 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
JP4176481B2 (ja) * 2001-03-16 2008-11-05 サーノフ コーポレーション 混成した超低電圧電源を備えた、高速技術のための静電放電保護構造
US6590261B2 (en) * 2001-10-10 2003-07-08 Macronix International Co., Ltd. Electrostatic discharge protection structure
FR2870990B1 (fr) * 2004-05-26 2006-08-11 St Microelectronics Sa Protection d'un circuit integre contre des decharges electrostatiques
US7952842B2 (en) * 2007-09-27 2011-05-31 Eaton Corporation Circuit interrupter
US8400742B2 (en) * 2009-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuits, integrated circuits, systems, and operating methods thereof
TWI406385B (zh) * 2010-01-29 2013-08-21 Vanguard Int Semiconduct Corp 靜電放電保護裝置
US8369054B2 (en) * 2010-06-08 2013-02-05 Hong Kong Applied Science And Technology Research Institute Co., Ltd. NMOS-based feedback power-clamp for on-chip ESD protection
TWI435439B (zh) * 2011-09-07 2014-04-21 Univ Nat Sun Yat Sen 靜電放電保護電路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643989B2 (en) 2018-08-08 2020-05-05 Macronix International Co., Ltd. Electrostatic discharge protection apparatus having at least one junction and method for operating the same
TWI710095B (zh) * 2018-08-08 2020-11-11 旺宏電子股份有限公司 靜電放電保護裝置及其操作方法
CN113675832A (zh) * 2021-10-22 2021-11-19 武汉市聚芯微电子有限责任公司 静电保护方法、静电保护电路及芯片
CN113675832B (zh) * 2021-10-22 2022-02-08 武汉市聚芯微电子有限责任公司 静电保护方法、静电保护电路及芯片

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CN103378071A (zh) 2013-10-30
US20130286520A1 (en) 2013-10-31
TWI514710B (zh) 2015-12-21
US8885305B2 (en) 2014-11-11
CN103378071B (zh) 2016-11-23

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