TWI435439B - 靜電放電保護電路 - Google Patents

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TWI435439B TW100132324A TW100132324A TWI435439B TW I435439 B TWI435439 B TW I435439B TW 100132324 A TW100132324 A TW 100132324A TW 100132324 A TW100132324 A TW 100132324A TW I435439 B TWI435439 B TW I435439B
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    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
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Description

靜電放電保護電路
本發明係有關於一種靜電放電保護電路，特別係有關於一種能同時降低晶片佈線面積及降低漏電流之靜電放電保護電路。
習知靜電放電保護電路200，如第6圖所示，其係包含一RC電路210、一電性連接該RC電路210之CMOS反相器220及一電性連接該CMOS反相器220之矽控整流器230，在傳統的靜電放電偵測上，由於MOS電容在單位面積下具有最大的電容值，因此該RC電路210係以電阻搭配MOS電容來實現，然而隨著半導體製程進入奈米等級的階段，奈米製程下的低壓MOS元件之閘極氧化層將越來越薄，如此極可能導致MOS元件因閘極穿隧效應而帶來嚴重的閘極漏電流，使得電路因而無法運作。
本發明之主要目的係在於提供一種靜電放電保護電路，其係包含一矽控整流器、一第一CMOS反相器、一第一電晶體、一電流鏡、一PMOS電容及一電阻，該第一CMOS反相器其係電性連接該矽控整流器，該第一電晶體係具有一第一端、一第二端及一第三端，該第一端係電性連接該矽控整流器及該第一CMOS反相器，該電流鏡係電性連接該第一電晶體之該第三端，該PMOS電容係電性連接該電流鏡，該電阻係電性連接該第一CMOS反相器、該第一電晶體之該第二端及該PMOS電容，本發明係藉由該電流鏡結合該第一電晶體之電路設計，當靜電放電現象發生於該靜電放電保護電路時，該第一電晶體係為開啟狀態，使得該電流鏡所產生之等效電容值放大，因此，充足的RC常數可確保該該第一CMOS反相器不會太早關閉，也確保該矽控整流器能持續維持導通，以提供靜電放電路徑，直到靜電放電之情形結束為止，本發明係應用該電流鏡之電容放大技術及該第一電晶體作為控制開關，因此能有效降低晶片佈線面積及降低漏電流。
請參閱第1圖，其係本發明之第一較佳實施例，一種靜電放電保護電路100，其係包含一矽控整流器110、一第一CMOS反相器120、一第一電晶體130、一電流鏡140、一PMOS電容150及一電阻160，該第一CMOS反相器120係電性連接該矽控整流器110，該第一電晶體130係具有一第一端131、一第二端132及一第三端133，該第一端131係電性連接該矽控整流器110及該第一CMOS反相器120，該電流鏡140係電性連接該第一電晶體130之該第三端133，該PMOS電容150係具有一第四端151、一第五端152及一第六端153，該PMOS電容150之該第四端151係電性連接該電流鏡140，該電阻160係電性連接該第一CMOS反相器120、該第一電晶體130之該第二端132及該PMOS電容150之該第五端152及該第六端153，在本實施例中，該矽控整流器110係可為一基體觸發之矽控整流器(Substrate Triggered Silicon Controlled Rectifier,STSCR)，並用以作為一靜電放電箝制元件(ESD clamp device)，該第一電晶體130之該第一端131係為閘極端，該第二端132係為汲極端，該第三端133係為源極端，且該第一電晶體130係為NMOS電晶體，此外，該PMOS電容150之該第四端151係為閘極端，該第五端152係為汲極端，該第六端153係為源極端，在本實施例中，該PMOS電容150另具有一體極端154，該體極端154係電性連接該PMOS電容150之汲極端及該PMOS電容150之源極端，該第一電晶體130係用以作為一關閉或開啟該電流鏡140之控制開關，又，該PMOS電容150可等效為一電容CMCAP 且能夠提供一參考電流予該電流鏡140。
請再參閱第1圖，該電流鏡140係具有一第三電晶體141及一第四電晶體142，該第三電晶體141之閘極端1411係電性連接該第三電晶體141之汲極端1412、該第四電晶體142之閘極端1421及該PMOS電容150之該第四端151，該第四電晶體142之汲極端1422係電性連接該第一電晶體130之第三端133，在本實施例中，該電流鏡140係能作為一主動式電容，該第三電晶體141及該第四電晶體142係為NMOS電晶體，其中該第三電晶體141係作為感測有無漏電流之感測端，而該第四電晶體142係作為電流的放大端，另外，該第一CMOS反相器120係具有一第五電晶體121及一第六電晶體122，該第五電晶體121之閘極端1211及該第六電晶體122之閘極端1221係電性連接該第一電晶體130之第二端132、該PMOS電容150之汲極端、該PMOS電容150之源極端及該電阻160，該第五電晶體121之汲極端1212係電性連接該第六電晶體122之汲極端1222、該矽控整流器110及該第一電晶體130之第一端131，其中該第五電晶體121係能提供一觸發電流予該矽控整流器110，並決定該第一電晶體130的開關與否，又，該矽控整流器110係包含一P+ 層111、一N型井112、一P型井113、一形成於該P型井113之P+ 觸發端113a及一N+ 層114，該P+ 觸發端113a係電性連接該第五電晶體121之汲極端1212、該第六電晶體122之汲極端1222及該第一電晶體130之第一端131。
本發明的主要設計考量在於實現一種電容放大的技巧，由於MOS閘極漏電流和MOS閘極面積成正比，因此若有效減少MOS閘極面積將使得漏電流大幅下降，但縮小面積將導致RC時間常數不足，因此可藉由該電流鏡140的作用彌補前述缺點，若該第三電晶體141與該第四電晶體142之間的元件尺寸比值為1：N，則其等效電容值將以(1+N)倍的倍數放大，使得該靜電放電保護電路100不但可有效降低漏電流，亦可藉由等效電容值的增加以彌補RC時間常數的不足，前述等效電容的推導如下：流經該PMOS電容150之電流為，其中節點電壓端VRC 為該電阻160與該PMOS電容150間之節點，流經該第三電晶體141之電流為IM1 ，流經該第四電晶體142之電流為IM2 ，由於該第三電晶體141與該第四電晶體142之間的元件尺寸比值為1：N，故IM2 =N×IM1 ，因此流經節點電壓端VRC 與接地之間的總電流為IVRC =IM1 +IM2 =(1+N)IM1 ，結果可得一等效電容為CEQ =CMCAP (1+N)，請參閱第2圖，在靜電放電現象發生時，該電阻160、該PMOS電容150及該電流鏡140之作用如同一般的RC電路，節點電壓端VRC 之端電壓係隨著該第三電晶體141與該第四電晶體142之間的元件尺寸比值增加而降低。
關於該靜電放電保護電路100之電路作動係敘述如下，以第一實施例為例，電路於正常運作時，由電阻及等效電容所構成之RC時間常數為微秒(micro second)等級，而電源開啟暫態(Power-on transitions)屬於毫秒等級，因此該電阻160與該PMOS電容150之間的節點電壓端VRC 之端電壓能即時跟上電壓源VDD 之暫態效應而使該第一CMOS反相器120之該第五電晶體121維持截止，該第六電晶體122維持導通狀態，由於該第六電晶體122導通，故觸發端VOUT 至接地端VSS 之間的阻抗極小，因此觸發端VOUT 之端電壓可視為接地端VSS 之電壓準位，如此可確保基體觸發之矽控整流器為關閉狀態，且該矽控整流器110關閉亦使得該第一電晶體130關閉，另外，在正常運作下，仍有漏電流經由該電阻160、該PMOS電容150及該電流鏡140之該第三電晶體141流至接地端VSS ，此時該第一電晶體130為關閉狀態，如此可有效避免漏電流因該電流鏡140而放大，以阻絕主要漏電流路徑，請參閱第3圖，其係為第一實施例之電源開啟暫態電壓之曲線圖，由圖可知，當電壓源VDD 在100μs的上升時間裡，觸發端VOUT 維持在零伏特，且此時電路中的總漏電流為160nA左右。
請再參閱第1圖，當靜電放電現象由電壓源VDD 朝向接地端VSS 轟擊時，節點電壓VRC 於快速上升時間(通常為奈秒等級)中的端電壓係維持在接地端VSS 之電壓準位，使得該第一CMOS反相器120之該第五電晶體121導通，並注入觸發電流導通該矽控整流器110，以提供一低阻抗路徑於電壓源VDD 與接地端VSS 之間。
此外，觸發端VOUT 係維持在電壓源VDD 的電壓準位，使得該第一電晶體130導通，此時該電流鏡140之該第四電晶體142也因而導通，由前述方程式的推導可知，此時的等效電容值CEQ 係以(1+N)倍的方式放大，因此，充足的RC常數可確保節點電壓端VRC 不會太早關閉該第五電晶體121，也確保該矽控整流器110能持續維持導通，以提供靜電放電路徑，直到靜電放電現象結束為止。
請參閱第4圖，其係本發明之第二較佳實施例，第二實施例與第一實施例之差異在於該靜電放電保護電路100之該第一電晶體130、該電流鏡140之該第三電晶體141及該第四電晶體142係為PMOS電晶體(為第一實施例N型之反相型)，此外，第二實施例之該PMOS電容150之第四端151係電性連接該第一CMOS反相器120、該第一電晶體130之第二端132及該電阻160，該PMOS電容150之第五端152及第六端153係電性連接該電流鏡140之該第三電晶體141之汲極端1412、該第三電晶體141之閘極端1411及該第四電晶體142之該閘極端1421，又，第二實施例之該第五電晶體121之閘極端1211及該第六電晶體122之閘極端1221係電性連接該第一電晶體130之第二端132、該PMOS電容150之閘極端及該電阻160，第二實施例另具有一第二CMOS反相器170，該第一CMOS反相器120係藉由該第二CMOS反相器170電性連接該矽控整流器110，在本實施例中，該第二CMOS反相器170係具有一第七電晶體171及一第八電晶體172，該第七電晶體171之閘極端1711及該第八電晶體172之閘極端1721係電性連接該第五電晶體121之汲極端1212、該第六電晶體122之汲極端1222及該第一電晶體130之第一端131，該第七電晶體171之汲極端1712及該第八電晶體172之汲極端1722係電性連接該矽控整流器110之該P+ 觸發端113a，此外，請參閱第5圖，其係為第二實施例之電源開啟暫態電壓之曲線圖，由圖可知，當電壓源VDD 在100μs的上升時間裡，觸發端VOUT 仍維持在零伏特，且此時電路中的總漏電流為177nA。
本發明係藉由該電流鏡140結合該第一電晶體130之電路設計，當該靜電放電保護電路100正常運作時，該第一電晶體130係維持關閉狀態，導致該第四電晶體142亦為關閉狀態，因此可有效避免漏電流經由該電流鏡140之該第四電晶體142放大，以阻絕正常運作時的主要漏電路徑，此外，當靜電放電現象發生於該靜電放電保護電路100時，該第一電晶體130係為開啟狀態，如此使得該電流鏡140之該第四電晶體142開啟，此時的等效電容值CEQ 係以(1+N)倍的方式放大，因此，充足的RC常數可確保節點電壓端VRC 不會太早關閉該第五電晶體121，也確保該矽控整流器110能持續維持導通，有效提供一靜電放電路徑，直到靜電放電現象結束為止，故，應用該電流鏡140之電容放大技術及該第一電晶體130作為控制開關，本發明能有效降低晶片佈線面積及降低漏電流。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100．．．靜電放電保護電路
110．．．矽控整流器
111．．．P+ 層
112．．．N型井
113．．．P型井
113a．．．P+ 觸發端
114．．．N+ 層
120．．．第一CMOS反相器
121．．．第五電晶體1211閘極端
1212．．．汲極端
122．．．第六電晶體
1221．．．閘極端
1222．．．汲極端
130．．．第一電晶體
131．．．第一端
132．．．第二端
133．．．第三端
140．．．電流鏡
141．．．第三電晶體
1411．．．閘極端
1412．．．汲極端
142．．．第四電晶體
1421．．．閘極端
1422．．．汲極端
150．．．PMOS電容
151．．．第四端
152．．．第五端
153．．．第六端
154．．．體極端
160．．．電阻
170．．．第二CMOS反相器
171．．．第七電晶體
1711．．．閘極端
1712．．．汲極端
172．．．第八電晶體
1721．．．閘極端
1722．．．汲極端
200．．．靜電放電保護電路
210．．．RC電路
220．．．CMOS反相器
230．．．矽控整流器
VOUT ．．．觸發端
VDD ．．．電壓源
VSS ．．．接地端
VRC ．．．節點電壓端
第1圖：依據本發明之第一較佳實施例，一種靜電放電保護電路之電路圖。
第2圖：依據本發明之第一較佳實施例，該靜電放電保護電路於模擬靜電放電現象下之曲線圖。
第3圖：依據本發明之第一較佳實施例，該靜電放電保護電路於模擬電源開啟暫態電壓之曲線圖。
第4圖：依據本發明之第二較佳實施例，該靜電放電保護電路之電路圖。
第5圖：依據本發明之第二較佳實施例，該靜電放電保護電路於模擬電源開啟暫態電壓之曲線圖。
第6圖：習知靜電放電保護電路之電路圖。
100．．．靜電放電保護電路
110．．．矽控整流器
111．．．P+ 層
112．．．N型井
113．．．P型井
113a．．．P+ 觸發端
114．．．N+ 層
120．．．第一CMOS反相器
121．．．第五電晶體
1211．．．閘極端
1212．．．汲極端
122．．．第六電晶體
1221．．．閘極端
1222．．．汲極端
130．．．第一電晶體
131．．．第一端
132．．．第二端
133．．．第三端
140．．．電流鏡
141．．．第三電晶體
1411．．．閘極端
1412．．．汲極端
142．．．第四電晶體
1421．．．閘極端
1422．．．汲極端
150．．．PMOS電容
151．．．第四端
152．．．第五端
153．．．第六端
154．．．體極端
160．．．電阻
VOUT ．．．觸發端
VDD ．．．電壓源
VSS ．．．接地端
VRC ．．．節點電壓端

Claims (11)

  1. 一種靜電放電保護電路，其係包含：一矽控整流器；一第一CMOS反相器，其係電性連接該矽控整流器；一第一電晶體，其係具有一第一端、一第二端及一第三端，該第一端係電性連接該矽控整流器及該第一CMOS反相器；一電流鏡，其係電性連接該第一電晶體之該第三端使得該第一電晶體可開啟及關閉該電流鏡以避免一漏電流被該電流鏡放大；一PMOS電容，其係電性連接該電流鏡；以及一電阻，其係電性連接該第一CMOS反相器、該第一電晶體之該第二端及該PMOS電容。
  2. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一電晶體之該第一端係為閘極端，該第二端係為汲極端，該第三端係為源極端。
  3. 如申請專利範圍第1項所述之靜電放電保護電路，其中該電流鏡係具有一第三電晶體及一第四電晶體，該第三電晶體之閘極端係電性連接該第三電晶體之汲極端、該第四電晶體之閘極端及該PMOS電容，該第四電晶體之汲極端係電性連接該第一電晶體之第三端。
  4. 如申請專利範圍第3項所述之靜電放電保護電路，其中該PMOS電容係具有一第四端、一第五端及一第六端，該PMOS電容之該第四端係電性連接該電流鏡之該第三電晶體及該第四電晶體，該第五端及該第六端係電性連接該第一電晶體之該第二端、該第一CMOS反相器及該電阻，其中該第四端係為閘極端，該第五端係為汲極端，該第六端係為源極端。
  5. 如申請專利範圍第4項所述之靜電放電保護電路，其中該PMOS電容另具有一體極端，該體極端係電性連接該第PMOS電容之汲極端及該PMOS電容之源極端。
  6. 如申請專利範圍第4項所述之靜電放電保護電路，其中該第一CMOS反相器係具有一第五電晶體及一第六電晶體，該第五電晶體之閘極端及該第六電晶體之閘極端係電性連接該第一電晶體之第二端、該PMOS電容之汲極端、該PMOS電容之源極端及該電阻，該第五電晶體之汲極端係電性連接該第六電晶體之汲極端、該矽控整流器及該第一電晶體之第一端。
  7. 如申請專利範圍第3項所述之靜電放電保護電路，其中該PMOS電容係具有一第四端、一第五端及一第六端，該PMOS電容之該第四端係電性連接該第一電晶體之第二端、該第一CMOS 反相器及該電阻，該PMOS電容之第五端及第六端係電性連接該電流鏡之該第三電晶體及該第四電晶體。
  8. 如申請專利範圍第7項所述之靜電放電保護電路，其中該第一CMOS反相器係具有一第五電晶體及一第六電晶體，該第五電晶體之閘極端及該第六電晶體之閘極端係電性連接該第一電晶體之第二端、該PMOS電容之閘極端及該電阻，該第五電晶體之汲極端係電性連接該第六電晶體之汲極端、該矽控整流器及該第一電晶體之第一端。
  9. 如申請專利範圍第6或8項所述之靜電放電保護電路，其中該矽控整流器係包含一P型井及一形成於該P型井之P+ 觸發端，該P+ 觸發端係電性連接該第五電晶體之汲極端、該第六電晶體之汲極端及該第一電晶體之第一端。
  10. 如申請專利範圍第8項所述之靜電放電保護電路，其另具有一第二CMOS反相器，該第二CMOS反相器係具有一第七電晶體及一第八電晶體，該第七電晶體之閘極端及該第八電晶體之閘極端係電性連接該第五電晶體之汲極端、該第六電晶體之汲極端及該第一電晶體之第一端，該第七電晶體之汲極端及該第八電晶體之汲極端係電性連接該矽控整流器。
  11. 如申請專利範圍第1項所述之靜電放電保護電路，其中該矽控整流器係可為一基體觸發之矽控整流器(Substrate Triggered Silicon Controlled Rectifier,STSCR)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106159924A (zh) * 2015-04-02 2016-11-23 瑞昱半导体股份有限公司 电流镜式静电放电箝制电路与电流镜式静电放电检测器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8885305B2 (en) * 2012-04-25 2014-11-11 Globalfoundries Singapore Pte. Ltd. Method and apparatus for ESD circuits
EP2672617B1 (en) * 2012-06-07 2018-08-22 Nxp B.V. A buck converter with reverse current protection, and a photovoltaic system
TWI521823B (zh) * 2013-12-17 2016-02-11 Electrostatic protection circuit
US9252592B2 (en) * 2014-02-19 2016-02-02 Macronix International Co., Ltd. Semiconductor device
TWI511400B (zh) * 2014-05-02 2015-12-01 Univ Nat Chiao Tung 可提升閂鎖防疫能力之主動式防護電路及主動防護環電路
JP6308925B2 (ja) * 2014-09-29 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US9882377B2 (en) 2015-01-28 2018-01-30 International Business Machines Corporation Electrostatic discharge protection solutions
US9929142B2 (en) 2015-03-04 2018-03-27 Analog Devices, Inc. Apparatus and methods for overvoltage switches with active leakage current compensation
TWI572106B (zh) * 2015-03-26 2017-02-21 瑞昱半導體股份有限公司 電流鏡式靜電放電箝制電路與電流鏡式靜電放電偵測器
GB2537916B (en) * 2015-04-30 2017-08-30 Advanced Risc Mach Ltd Power supply clamp
JP6805005B2 (ja) * 2017-01-30 2020-12-23 エイブリック株式会社 リーク電流補償回路及び半導体装置
EP3644362A1 (en) * 2018-10-26 2020-04-29 Nexperia B.V. Output filter for an electronic circuit
US10930639B2 (en) * 2019-02-19 2021-02-23 Nxp Usa, Inc. ESD protection circuit providing multiple detection signals

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760476B2 (en) * 2007-06-07 2010-07-20 Atmel Corporation Threshold voltage method and apparatus for ESD protection
US8400742B2 (en) * 2009-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuits, integrated circuits, systems, and operating methods thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106159924A (zh) * 2015-04-02 2016-11-23 瑞昱半导体股份有限公司 电流镜式静电放电箝制电路与电流镜式静电放电检测器
CN106159924B (zh) * 2015-04-02 2019-01-15 瑞昱半导体股份有限公司 电流镜式静电放电箝制电路与电流镜式静电放电检测器

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