WO2016017386A1 - 保護素子、保護回路及び半導体集積回路 - Google Patents

保護素子、保護回路及び半導体集積回路 Download PDF

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克彦 深作
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ソニー株式会社
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    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Definitions

  • the present disclosure relates to a protection element, a protection circuit, and a semiconductor integrated circuit.
  • ESD Electro Static Discharge
  • an RC trigger type power clamp MOS Metal Oxide Semiconductor
  • an ESD protection circuit having a structure for supplying the output signal of the CMOS inverter not only to the gate of the clamp MOS transistor but also to the well (body) has been proposed (for example, see Patent Document 2).
  • the present disclosure proposes a new and improved protection element, protection circuit, and semiconductor integrated circuit that can suppress an increase in current due to off-leakage while securing a drive current during ESD operation.
  • the clamp MOS transistor whose drain is connected to the power supply wiring and the source is connected to the ground wiring, and the potential raising circuit that raises the diffusion layer potential on the ground wiring side of the clamp MOS transistor from the potential of the ground wiring A protective element is provided.
  • the clamp MOS transistor whose drain is connected to the power supply wiring and the source is connected to the ground wiring, and the potential increase for increasing the diffusion layer potential on the ground wiring side of the clamp MOS transistor from the potential of the ground wiring.
  • a protection circuit comprising a circuit, a resistance element and a capacitance element connected between the power supply wiring and the ground wiring, and an inverter connected to an input between the resistance element and the capacitance element Is done.
  • the clamp MOS transistor whose drain is connected to the power supply wiring and the source is connected to the ground wiring, and the potential increase for increasing the diffusion layer potential on the ground wiring side of the clamp MOS transistor from the potential of the ground wiring.
  • a circuit, a resistance element and a capacitance element connected between the power supply wiring and the ground wiring, an inverter whose input is connected between the resistance element and the capacitance element, the power supply wiring and the ground wiring And an internal circuit connected between the semiconductor integrated circuit and the semiconductor integrated circuit.
  • a new and improved protection element, protection circuit, and semiconductor integrated circuit capable of suppressing an increase in current due to off-leakage while ensuring a drive current during an ESD operation. I can do it.
  • FIG. 3 is an explanatory diagram illustrating a circuit configuration example of an ESD protection circuit 100 according to an embodiment of the present disclosure.
  • FIG. It is explanatory drawing which shows the ESD protection circuit 100 shown in FIG. 1 with sectional drawing. It is explanatory drawing which shows the ESD protection circuit 100 shown in FIG. 1 with a top view.
  • FIG. 2 is an explanatory diagram showing a state of potential levels at each connection point when ESD occurs in the ESD protection circuit 100 shown in FIG. 1. It is explanatory drawing which shows the modification of one Embodiment of this indication. It is explanatory drawing which shows the modification of one Embodiment of this indication. It is explanatory drawing which shows the modification of one Embodiment of this indication. It is explanatory drawing which shows the modification of one Embodiment of this indication.
  • FIG. 8 is a plan view of the ESD protection circuit 100 shown in FIG. 7. It is explanatory drawing which shows an example of the ESD protection circuit using the conventional RC trigger type power clamp MOS circuit.
  • an ESD protection circuit is generally provided in a semiconductor integrated circuit to prevent electrostatic breakdown of an internal circuit.
  • An RC trigger type power clamp MOS circuit is generally used as the ESD protection circuit.
  • an ESD protection circuit having a structure for supplying the output signal of the CMOS inverter not only to the gate of the clamp MOS transistor but also to the well (body) has been proposed.
  • a conventional ESD protection circuit using an RC trigger type power clamp MOS circuit includes an RC series circuit of a resistive element and a capacitive element provided between a power supply line and a ground wiring, and an input terminal connected between the resistive element and the capacitive element. And a CMOS inverter connected to. Further, the ESD protection circuit includes a clamp MOS transistor formed of a MOSFET whose carrier conductivity type is N-type (N-channel). The gate of the clamp MOS transistor is connected to the output terminal of the CMOS inverter, and the drain and source of the clamp MOS transistor are connected to the power supply wiring and the ground wiring, respectively.
  • FIG. 9 is an explanatory diagram showing an example of an ESD protection circuit using a conventional RC trigger type power clamp MOS circuit.
  • the ESD protection circuit 10 shown in FIG. 9 is a circuit for protecting the internal circuit 20 from an ESD surge. Between the power supply wiring 1 and the ground wiring 2, a resistance element 11, a capacitive element 12, A CMOS inverter 13 and a clamp MOS transistor 14 are included. A power supply voltage Vdd is supplied to the power supply wiring 1, and the ground wiring 2 is connected to the ground terminal and has a ground potential Vss.
  • the resistance element 11 can be composed of, for example, a resistance element formed of a material such as polysilicon, a MOSFET (resistance change device), or the like.
  • the resistance element 11 is configured by a resistance element formed of, for example, polysilicon, that is, a resistance element having a constant resistance value regardless of whether or not ESD occurs.
  • a MOSFET gate electrode made of polysilicon may be used as the resistance element made of polysilicon.
  • the capacitive element 12 is composed of a capacitive element having a small bias dependency.
  • the capacitive element 12 can be configured by a capacitive element using a gate insulating film of a MOS transistor (for example, an accumulation-type MOS transistor) as a capacitor, a capacitive element using an insulating film between wiring layers as a capacitor, or the like.
  • a MOS transistor for example, an accumulation-type MOS transistor
  • the resistance value of the resistance element 11 and the capacitance value of the capacitance element 12 are determined in the case of an RC series circuit including the resistance element 11 and the capacitance element 12 in consideration of the use of the ESD protection circuit 10 and an assumed discharge phenomenon. It can be appropriately set so that the constant becomes a desired value.
  • the resistance value of the resistance element 11 can be appropriately set within a range of, for example, about 1000 ⁇ to 10M ⁇ .
  • the capacitance value of the capacitive element 12 can be appropriately set within a range of about 1 pF to 10 pF, for example.
  • the resistance value of the resistance element 11 and the capacitance value of the capacitance element 12 are not limited to the ranges of the values listed here.
  • the CMOS inverter 13 inverts the potential (voltage signal) at the connection point between the resistive element 11 and the capacitive element 12.
  • the CMOS inverter 13 applies the inverted potential to the gate of the clamp MOS transistor 14.
  • the clamp MOS transistor 14 is composed of an N-channel MOSFET.
  • the clamp MOS transistor 14 has a drain connected to the power supply wiring 1, a source connected to the ground wiring 2, and a gate connected to the output of the CMOS inverter 13.
  • the clamp MOS transistor 14 has a drain and a well connected to each other.
  • the opening / closing control (on / off control) of the clamp MOS transistor 14 is performed by the output signal (output voltage) of the CMOS inverter 13.
  • the clamp MOS transistor 14 When a high level signal (voltage) is applied to the gate of the clamp MOS transistor 14, the clamp MOS transistor 14 becomes conductive, and an ESD surge current flows through the channel between the drain and source of the clamp MOS transistor 14. As described above, the ESD surge current flows through the drain-source channel of the clamp MOS transistor 14, so that the ESD protection circuit 10 shown in FIG. 9 can protect the internal circuit 20 from the ESD surge.
  • the present inventor examined a protective element that can suppress standby leakage while securing a driving current of the power clamp MOS transistor. Then, the present inventor has devised a protective element that can suppress standby leakage while securing the drive current of the power clamp MOS transistor as described below.
  • FIG. 1 is an explanatory diagram illustrating a circuit configuration example of an ESD protection circuit 100 according to an embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram illustrating a circuit configuration example of an ESD protection circuit 100 according to an embodiment of the present disclosure.
  • a circuit configuration example of the ESD protection circuit 100 according to an embodiment of the present disclosure will be described with reference to FIG.
  • the ESD protection circuit 100 shown in FIG. 1 is a circuit for protecting the internal circuit 120 from an ESD surge. Between the power supply wiring 1 and the ground wiring 2, a resistance element 101, a capacitive element 102, A CMOS inverter 103, a clamp MOS transistor 104, and a diode 105 are included. A power supply voltage Vdd is supplied to the power supply wiring 1, and the ground wiring 2 is connected to the ground terminal and has a ground potential.
  • the clamp MOS transistor 104 and the diode 105 correspond to an example of the protection element of the present disclosure.
  • the diode 105 corresponds to an example of a potential raising circuit according to the present disclosure.
  • the resistance element 101 can be configured by, for example, a resistance element formed of a material such as polysilicon, a MOSFET (resistance change device), or the like, similarly to the resistance element 11 of FIG.
  • the resistance element 101 is configured by, for example, a resistance element formed of polysilicon, that is, a resistance element having a constant resistance value regardless of whether or not ESD occurs.
  • a MOSFET gate electrode made of polysilicon may be used as the resistance element made of polysilicon.
  • the capacitive element 102 is configured by a capacitive element having a small bias dependency, similar to the capacitive element 102 of FIG.
  • the capacitor 102 can be configured by a capacitor using a gate insulating film of a MOS transistor (for example, an accumulation-type MOS transistor) as a capacitor, a capacitor using an insulating film between wiring layers as a capacitor, or the like.
  • a MOS transistor for example, an accumulation-type MOS transistor
  • the resistance value of the resistance element 101 and the capacitance value of the capacitance element 102 are determined based on the time constant of the series circuit including the resistance element 101 and the capacitance element 102 in consideration of the use of the ESD protection circuit 100 and the assumed discharge phenomenon. Can be set as appropriate so that becomes a desired value.
  • the resistance value of the resistance element 101 can be appropriately set within a range of about 1000 ⁇ to 10M ⁇ , for example.
  • the capacitance value of the capacitive element 102 can be appropriately set within a range of about 1 pF to 10 pF, for example.
  • the resistance value of the resistance element 101 and the capacitance value of the capacitance element 102 are not limited to the ranges of the values listed here.
  • the CMOS inverter 103 inverts the potential (voltage signal) at the connection point between the resistive element 101 and the capacitive element 102.
  • the CMOS inverter 103 applies the inverted potential to the gate of the clamp MOS transistor 104.
  • the clamp MOS transistor 104 is composed of an N-channel MOSFET.
  • the clamp MOS transistor 104 has a drain connected to the power supply wiring 1, a source connected to the anode side of the diode 105, and a gate connected to the output of the CMOS inverter 103.
  • the gate and the well are connected. Since the gate and the well are connected, the clamp MOS transistor 104 has improved discharge resistance when ESD occurs.
  • a diode 105 is connected between the source side of the clamp MOS transistor 104 and the ground wiring 2 in addition to the ESD protection circuit 10 shown in FIG.
  • the diode 105 is provided in the forward direction with respect to the direction in which current flows from the clamp MOS transistor 104 to the ground wiring 2.
  • the diode 105 provided in the ESD protection circuit 100 shown in FIG. 1 is provided to raise the potential on the source side of the clamp MOS transistor 104 by a predetermined amount from the potential of the ground wiring 2 (ground potential).
  • the potential on the substrate side is equivalently lowered by raising the potential on the source side of the clamp MOS transistor 104 from the ground potential by the diode 105.
  • the ESD protection circuit 100 illustrated in FIG. 1 can reduce off-leakage current.
  • the diode 105 may be formed on the same chip as the clamp MOS transistor 104 or may be formed on a different chip from the clamp MOS transistor 104.
  • the diode 105 may be formed as a parasitic diode of the capacitor 102 when formed on the same chip as the clamp MOS transistor 104.
  • FIG. 2 is an explanatory diagram showing the ESD protection circuit 100 shown in FIG. 1 in a sectional view.
  • FIG. 3 is an explanatory diagram showing the ESD protection circuit 100 shown in FIG. 1 in a plan view. In the drawing shown in FIG. 2, the CMOS inverter 103 is omitted.
  • the resistance element 101 is formed of a conductive material such as polysilicon, for example.
  • the capacitive element 102 is formed of a well (diffusion layer) 121 formed in a predetermined region of the substrate and a gate oxide film 122 formed on the well 121.
  • the well 121 is formed of an impurity layer having N-type carrier conductivity.
  • a connection point between the resistor element 101 and the capacitor element 102 is connected to the CMOS inverter 103.
  • the well of the capacitive element 102 is connected to the ground wiring 2.
  • the clamp MOS transistor 104 includes a well (diffusion layer) 131 formed in a predetermined region of the substrate, and a drain 132 and a source 133 provided so as to be embedded in one surface of the well 131.
  • the well 131 is composed of an impurity layer having a carrier conductivity type of P
  • the drain 132 and the source 133 are both composed of an impurity layer having a carrier conductivity type of N type.
  • the clamp MOS transistor 104 includes a gate 134 formed on the surface of the region between the drain 132 and the source 133 of the well 131. Note that the gate 134 can be formed of a conductive material such as polysilicon, for example. The gate 134 is connected to the well terminal 135 of the clamp MOS transistor 104.
  • the diode 105 includes a well 141 formed in a predetermined region of the substrate, and a cathode 142 and an anode 143 provided so as to be embedded in one surface of the well 141.
  • the ESD protection circuit 100 has a circuit configuration as illustrated in FIG. 1, and thus it is possible to suppress an increase in current due to off-leakage while securing a drive current during an ESD operation. .
  • the clamp MOS transistor 104 When the clamp MOS transistor 104 is in the OFF state, only the off-leakage current flows through the clamp MOS transistor 104.
  • the clamp MOS transistor 104 When the clamp MOS transistor 104 is in the OFF state, the diode 105 is provided between the source of the clamp MOS transistor 104 and the ground wiring 2, so that the potential on the source side of the clamp MOS transistor 104 is equal to the diode 105. Is increased by the built-in potential Vbi.
  • the effect of increasing the potential on the source side of the clamp MOS transistor 104 is similar to the effect of pulling the substrate potential, and the threshold voltage Vth of the clamp MOS transistor 104 is increased. Therefore, by providing the diode 105 on the source side of the clamp MOS transistor 104, it is possible to reduce the amount of off-leakage current that flows through the clamp MOS transistor 104 when the clamp MOS transistor 104 is in the OFF state.
  • the ESD protection circuit 100 is effective in preventing an ESD surge current from flowing into the internal circuit 120 while suppressing an increase in current due to off-leakage. An operation when an ESD occurs in the ESD protection circuit 100 according to an embodiment of the present disclosure will be specifically described.
  • FIG. 4 is an explanatory diagram showing an operation when an ESD occurs in the ESD protection circuit 100 according to an embodiment of the present disclosure shown in FIG. 1, that is, the state of the potential level at each connection point.
  • a through current transient current
  • RC series circuit composed of the resistance element 101 and the capacitor 102 instantaneously.
  • the CMOS inverter 103 When the potential at the connection point between the resistance element 101 and the capacitive element 102 changes from a high level to a low level, the low level potential is converted into a high level potential by the CMOS inverter 103 and output.
  • the clamp MOS transistor 104 When the clamp MOS transistor 104 is turned on, the ESD surge current I_esd flows from the power supply line 1 to the ground line 2 via the clamp MOS transistor 104.
  • the ESD surge current I_esd flows from the power supply wiring 1 to the ground wiring 2 through the clamp MOS transistor 104, the ESD surge current I_esd for a period corresponding to the time constant of the RC series circuit composed of the resistance element 101 and the capacitive element 102. Flows to the clamp MOS transistor 104.
  • the ESD protection circuit 100 causes the ESD surge current I_esd to flow into the internal circuit 120 when ESD occurs by flowing the ESD surge current I_esd through the channel path of the clamp MOS transistor 104 in this way. And the internal circuit 120 can be protected.
  • the ESD protection circuit 100 can ensure the drive current during the ESD operation by performing the operation as described above.
  • the ESD protection circuit 100 can suppress an increase in current due to off-leakage by providing the diode 105 between the source of the clamp MOS transistor 104 and the ground wiring 2.
  • the ESD protection circuit 100 in which the diode 105 is provided between the source of the clamp MOS transistor 104 and the ground wiring 2 ensures a drive current during the ESD operation and causes off-leakage. An increase in current can be suppressed.
  • the diode 105 formed on a chip different from the clamp MOS transistor 104 is used to stack the chip on which the clamp MOS transistor 104 is formed and the chip on which the diode 105 is formed.
  • An example in which the area efficiency of the ESD protection circuit 100 is increased will be described.
  • FIG. 5 and 6 are explanatory diagrams illustrating modifications of the embodiment of the present disclosure.
  • FIG. 5 shows an ESD protection circuit 100 in which a chip on which a clamp MOS transistor 104 is formed and a chip on which a diode 105 is formed are stacked using a diode 105 formed on a chip different from the clamp MOS transistor 104. A cross-sectional view is shown.
  • FIG. 6 is a plan view of the ESD protection circuit 100 shown in FIG. In the diagram shown in FIG. 5, the CMOS inverter 103 is omitted.
  • the multilayer chip through plug has a protective diode to protect the transistor from antenna damage during the process. However, after the transistor formation process is completed, the role of the protection diode itself ends.
  • the ESD protection circuit 100 shown in FIGS. 5 and 6 can achieve an area saving effect.
  • the ESD protection circuit 100 shown in FIGS. 5 and 6 increases the circuit area on a plane by stacking the chip on which the clamp MOS transistor 104 and the chip on which the diode 105 are formed in this way. Can be suppressed.
  • the ESD protection circuit 100 shown in FIGS. 5 and 6 can secure a driving current during an ESD operation and suppress an increase in current due to off-leakage while suppressing an increase in circuit area on a plane.
  • Second Modification A second modification shows an example in which the area efficiency of the ESD protection circuit 100 is increased by forming the diode 105 as a parasitic diode of the capacitor 102. Specifically, the area efficiency of the ESD protection circuit 100 is increased by forming the diode 105 using the well 121 of the capacitor 102.
  • FIG. 7 is an explanatory diagram illustrating a modification of the embodiment of the present disclosure.
  • FIG. 7 shows a cross-sectional view of the ESD protection circuit 100 in which the diode 105 is formed as a parasitic diode of the capacitor 102.
  • FIG. 8 is a plan view of the ESD protection circuit 100 shown in FIG.
  • the N-type diffusion layer can be shared by forming the diode 105 as a parasitic diode of the capacitor 102. Therefore, the ESD protection circuit 100 suppresses an increase in the area of the diode 105. It becomes possible to increase the area efficiency.
  • the ESD protection circuit 100 may include a plurality of diodes 105 connected in series. That is, the ESD protection circuit 100 may increase the diffusion layer potential on the ground wiring side of the clamp MOS transistor 104 from the potential of the ground wiring by connecting a plurality of diodes 105 in series. At that time, the ESD protection circuit 100 may form one of the plurality of diodes 105 connected in series as a parasitic diode of the capacitor 102.
  • one or a plurality of diodes may be formed before or after the diode formed as a parasitic diode of the capacitor 102 in the plan view of the ESD protection circuit 100 shown in FIG.
  • the ESD protection circuit 100 that can suppress an increase in current due to off-leakage while ensuring a driving current during an ESD operation.
  • a diode 105 is connected between the source side of the clamp MOS transistor 104 and the ground wiring 2.
  • the diode 105 is provided in the forward direction with respect to the direction in which current flows from the clamp MOS transistor 104 to the ground wiring 2.
  • the potential on the source side of the clamp MOS transistor 104 is raised from the ground potential by the diode 105. Since the potential on the source side of the clamp MOS transistor 104 is raised from the ground potential by the diode 105, the potential on the substrate side can be lowered equivalently. By reducing the potential on the substrate side, the ESD protection circuit 100 according to an embodiment of the present disclosure can reduce off-leakage current.
  • the ESD protection circuit 100 provides the diode 105 between the source side of the clamp MOS transistor 104 and the ground wiring 2, while ensuring a drive current during the ESD operation. An increase in current due to off-leakage can be suppressed, and an increase in power consumption can be suppressed.
  • CMOS inverter 103 is provided in front of the clamp MOS transistor 104 .
  • the present disclosure is not limited to this.
  • an odd number of three or more CMOS inverters may be provided before the clamp MOS transistor 104 and connected in multiple stages.
  • the inverter circuit is configured by a CMOS inverter
  • the present disclosure is not limited to this.
  • An inverter circuit having an arbitrary configuration can be used as long as the configuration is similar to that of a CMOS inverter.
  • the potential on the source side of the clamp MOS transistor 104 is raised from the ground potential by the diode 105, but the present disclosure is not limited to this. Any element can be used as long as the potential on the source side of the clamp MOS transistor 104 can be raised from the ground potential.
  • the present disclosure is not limited thereto.
  • the ESD protection circuit 100 of this embodiment operates in the same manner. That is, even when the input end of the power supply wiring is in an open state (the ground is fixed), the ESD protection circuit 100 operates in the same manner as in the above embodiment when an ESD occurs.
  • the power supply voltage Vdd is not supplied to the power supply wiring, for example, when the ESD protection circuit 100 is in an inspection test or when the power is turned off while the ESD protection circuit 100 is mounted on an electronic device or the like. And so on.
  • a clamp MOS transistor having a drain connected to a power supply wiring and a source connected to a ground wiring; A potential raising circuit for raising a diffusion layer potential on the ground wiring side of the clamp MOS transistor from a potential of the ground wiring; A protective element.
  • the protection element according to (2), wherein the diode is a parasitic diode of a capacitive element.
  • a clamp MOS transistor having a drain connected to a power supply wiring and a source connected to a ground wiring; A potential raising circuit for raising a diffusion layer potential on the ground wiring side of the clamp MOS transistor from a potential of the ground wiring; A resistance element and a capacitance element connected between the power supply wiring and the ground wiring; An inverter having an input connected between the resistive element and the capacitive element; A protection circuit.
  • a clamp MOS transistor having a drain connected to a power supply wiring and a source connected to a ground wiring; A potential raising circuit for raising a diffusion layer potential on the ground wiring side of the clamp MOS transistor from a potential of the ground wiring; A resistance element and a capacitance element connected between the power supply wiring and the ground wiring; An inverter having an input connected between the resistive element and the capacitive element; An internal circuit connected between the power supply wiring and the ground wiring;
  • a semiconductor integrated circuit comprising:

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Abstract

【課題】ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な保護素子を提供する。 【解決手段】ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、を備える、保護素子が提供される。かかる保護素子は、クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位をグランド配線の電位より上昇させることで、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能となる。

Description

保護素子、保護回路及び半導体集積回路
　本開示は、保護素子、保護回路及び半導体集積回路に関する。
　半導体集積回路には、内部回路の静電破壊を防止するために、一般的にＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ；静電気放電）保護回路が設けられる。そして、ＥＳＤ保護回路としては、一般に、ＲＣトリガー型のパワークランプＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が用いられる（例えば、特許文献１参照）。また、ＣＭＯＳインバータの出力信号をクランプＭＯＳトランジスタのゲートだけでなく、ウェル（ボディ）にも供給する構造のＥＳＤ保護回路も提案されている（例えば、特許文献２参照）。
特開２００４－１４９２９号公報 特開２００６－１２１００７号公報
　ＥＳＤ保護回路の放電能力を高めるには、パワークランプＭＯＳトランジスタの駆動電流を高める必要がある。しかし、駆動電流を高めるにはＭＯＳのサイズを変える必要があり、ゲート長の微細化やＷサイズの増加などによって駆動電流を高めることが出来る。しかし、ゲート長の微細化やＷサイズの増加は、ＥＳＤ動作時以外の通常動作時のオフリークの要因となる。オフリークは消費電流の増大に繋がるために、パワークランプＭＯＳトランジスタの駆動電流の増加とオフリークの発生とはトレードオフ関係にあった。
　そこで本開示では、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な、新規かつ改良された保護素子、保護回路及び半導体集積回路を提案する。
　本開示によれば、ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、を備える、保護素子が提供される。
　また本開示によれば、ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、を備える、保護回路が提供される。
　また本開示によれば、ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、前記電源配線と前記グランド配線との間に接続される内部回路と、を備える、半導体集積回路が提供される。
　以上説明したように本開示によれば、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な、新規かつ改良された保護素子、保護回路及び半導体集積回路を提供することが出来る。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例を示す説明図である。 図１に示したＥＳＤ保護回路１００を断面図で示す説明図である。 図１に示したＥＳＤ保護回路１００を平面図で示す説明図である。 図１で示したＥＳＤ保護回路１００にＥＳＤが発生した場合の各接続点の電位レベルの様子を示す説明図である。 本開示の一実施形態の変形例を示す説明図である。 本開示の一実施形態の変形例を示す説明図である。 本開示の一実施形態の変形例を示す説明図である。 図７に示したＥＳＤ保護回路１００の平面図である。 従来のＲＣトリガー型のパワークランプＭＯＳ回路を用いるＥＳＤ保護回路の一例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の一実施形態
　　１．１．概要
　　１．２．回路構成例
　　１．３．動作例
　　１．４．変形例
　２．まとめ
　＜１．本開示の一実施形態＞
　　［１．１．概要］
　本開示の一実施形態について説明する前に、本開示の一実施形態の概要について説明する。
　上述したように、半導体集積回路には、内部回路の静電破壊を防止するために、一般的にＥＳＤ保護回路が設けられる。そして、ＥＳＤ保護回路としては、一般に、ＲＣトリガー型のパワークランプＭＯＳ回路が用いられる。また、ＣＭＯＳインバータの出力信号をクランプＭＯＳトランジスタのゲートだけでなく、ウェル（ボディ）にも供給する構造のＥＳＤ保護回路も提案されている。
　従来のＲＣトリガー型のパワークランプＭＯＳ回路を用いるＥＳＤ保護回路は、電源配線及びグランド配線間に設けられた抵抗素子及び容量素子のＲＣ直列回路と、入力端が抵抗素子及び容量素子間の接続点に接続されたＣＭＯＳインバータとを備える。さらに、ＥＳＤ保護回路は、キャリアの導電型がＮ型（Ｎチャネル）のＭＯＳＦＥＴで構成されたクランプＭＯＳトランジスタを備える。クランプＭＯＳトランジスタのゲートはＣＭＯＳインバータの出力端に接続され、クランプＭＯＳトランジスタのドレイン及びソースはそれぞれ電源配線及びグランド配線に接続される。
　図９は、従来のＲＣトリガー型のパワークランプＭＯＳ回路を用いるＥＳＤ保護回路の一例を示す説明図である。図９に示したＥＳＤ保護回路１０は、内部回路２０をＥＳＤのサージから保護するための回路であり、電源配線１と、グランド配線２との間に、抵抗素子１１と、容量素子１２と、ＣＭＯＳインバータ１３と、クランプＭＯＳトランジスタ１４と、を有する。電源配線１には電源電圧Ｖｄｄが供給され、グランド配線２はグランド端子に接続されグランド電位Ｖｓｓとなっている。
　抵抗素子１１は、例えば、ポリシリコン等の材料で形成された抵抗素子や、ＭＯＳＦＥＴ（抵抗変化デバイス）などで構成することができる。本実施形態では、抵抗素子１１は、例えばポリシリコンで形成された抵抗素子、すなわち、ＥＳＤの発生の有無に関係なく抵抗値が一定の抵抗素子で構成される。なお、ポリシリコンで形成された抵抗素子としては、例えば、ポリシリコンで形成された、ＭＯＳＦＥＴのゲート電極を用いてもよい。
　容量素子１２は、バイアス依存性の小さい容量素子で構成される。例えば、容量素子１２を、ＭＯＳトランジスタ（例えばアキュムレーション型のＭＯＳトランジスタ）のゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜をキャパシタとして用いた容量素子などで構成することができる。
　抵抗素子１１の抵抗値や、容量素子１２の容量値は、ＥＳＤ保護回路１０の用途や想定される放電現象等を考慮して、抵抗素子１１と、容量素子１２とからなるＲＣ直列回路の時定数が所望の値になるように、適宜設定され得る。一例を挙げれば、抵抗素子１１の抵抗値は、例えば約１０００Ω～１０ＭΩの範囲で適宜設定され得る。また、容量素子１２の容量値は、例えば約１ｐＦ～１０ｐＦの範囲で適宜設定され得る。もちろん抵抗素子１１の抵抗値や、容量素子１２の容量値は、ここに挙げた値の範囲に限定されるものではない。
　ＣＭＯＳインバータ１３は、抵抗素子１１と容量素子１２との間の接続点の電位（電圧信号）を反転する。そしてＣＭＯＳインバータ１３は、反転した電位をクランプＭＯＳトランジスタ１４のゲートに印加する。
　クランプＭＯＳトランジスタ１４は、ＮチャネルのＭＯＳＦＥＴで構成される。クランプＭＯＳトランジスタ１４は、電源配線１にドレインが、グランド配線２にソースが、ＣＭＯＳインバータ１３の出力にゲートが、それぞれ接続されている。またクランプＭＯＳトランジスタ１４は、ドレインとウェルとが接続されている。
　クランプＭＯＳトランジスタ１４の開閉制御（オンオフ制御）は、ＣＭＯＳインバータ１３の出力信号（出力電圧）により行われる。そして、クランプＭＯＳトランジスタ１４のドレインからソースにＥＳＤサージ電流が流れる期間（クランプＭＯＳトランジスタ１４の開放時間）は、抵抗素子１１と、容量素子１２とからなるＲＣ直列回路の時定数で決定される。例えば抵抗素子１１の抵抗値を１０ＭΩとし、容量素子１２の容量値を１０ｐＦとした場合には、ＲＣ直列回路の時定数Ｔは、Ｔ＝Ｒ×Ｃ＝１０ＭΩ×１０ｐＦ＝１μｓｅｃとなり、クランプＭＯＳトランジスタ１４の開放時間は約１μｓｅｃとなる。
　ＥＳＤサージ（高電圧パルス）がＥＳＤ保護回路１０に印加されると、抵抗素子１１及び容量素子１２で構成されるＲＣ直列回路に貫通電流が流れ、ＣＭＯＳインバータ１３の入力端の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに変化する。ＣＭＯＳインバータ１３の入力端の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに変化することで、クランプＭＯＳトランジスタ１４のゲートに、ＣＭＯＳインバータ１３からのＨｉｇｈレベルの信号（電圧）が印加される。
　クランプＭＯＳトランジスタ１４のゲートにＨｉｇｈレベルの信号（電圧）が印加されると、クランプＭＯＳトランジスタ１４が導通状態となり、クランプＭＯＳトランジスタ１４のドレイン－ソース間のチャネルにＥＳＤサージ電流が流れる。このようにクランプＭＯＳトランジスタ１４のドレイン－ソース間のチャネルにＥＳＤサージ電流が流れることで、図９に示したＥＳＤ保護回路１０は、内部回路２０をＥＳＤのサージから保護することができる。
　ＥＳＤ保護回路の放電能力を高めるには、パワークランプＭＯＳトランジスタの駆動電流を高める必要がある。しかし上述したように、駆動電流を高めるにはＭＯＳのサイズを変える必要があり、ゲート長の微細化やＷサイズの増加などによって駆動電流を高めることが出来る。
　しかし、ゲート長の微細化やＷサイズの増加は、ＥＳＤ動作時以外の通常動作時のオフリーク（スタンバイリーク）の要因となる。オフリークは消費電流の増大に繋がるために、パワークランプＭＯＳトランジスタの駆動電流の増加とオフリークの発生とはトレードオフ関係にあった。
　そこで、本件開示者は、パワークランプＭＯＳトランジスタの駆動電流を確保しつつも、スタンバイリークを抑えることが可能な保護素子について検討した。そして本件開示者は、以下で説明するような、パワークランプＭＯＳトランジスタの駆動電流を確保しつつも、スタンバイリークを抑えることが可能な保護素子を考案するに至った。
　　［１．２．回路構成例］
　続いて、本開示の一実施形態に係る保護素子を備えたＥＳＤ保護回路の回路構成例について説明する。図１は、本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例を示す説明図である。以下、図１を用いて本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例について説明する。
　図１に示したＥＳＤ保護回路１００は、内部回路１２０をＥＳＤのサージから保護するための回路であり、電源配線１と、グランド配線２との間に、抵抗素子１０１と、容量素子１０２と、ＣＭＯＳインバータ１０３と、クランプＭＯＳトランジスタ１０４と、ダイオード１０５と、を有する。電源配線１には電源電圧Ｖｄｄが供給され、グランド配線２はグランド端子に接続されグランド電位となっている。
　クランプＭＯＳトランジスタ１０４及びダイオード１０５が、本開示の保護素子の一例に相当する。またダイオード１０５は、本開示の電位上昇回路の一例に相当する。
　抵抗素子１０１は、図９の抵抗素子１１と同様に、例えば、ポリシリコン等の材料で形成された抵抗素子や、ＭＯＳＦＥＴ（抵抗変化デバイス）などで構成することができる。本実施形態では、抵抗素子１０１は、例えばポリシリコンで形成された抵抗素子、すなわち、ＥＳＤの発生の有無に関係なく抵抗値が一定の抵抗素子で構成される。なお、ポリシリコンで形成された抵抗素子としては、例えば、ポリシリコンで形成された、ＭＯＳＦＥＴのゲート電極を用いてもよい。
　容量素子１０２は、図９の容量素子１０２と同様に、バイアス依存性の小さい容量素子で構成される。例えば、容量素子１０２を、ＭＯＳトランジスタ（例えばアキュムレーション型のＭＯＳトランジスタ）のゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜をキャパシタとして用いた容量素子などで構成することができる。
　抵抗素子１０１の抵抗値や、容量素子１０２の容量値は、ＥＳＤ保護回路１００の用途や想定される放電現象等を考慮して、抵抗素子１０１と、容量素子１０２とからなる直列回路の時定数が所望の値になるように、適宜設定され得る。
　一例を挙げれば、抵抗素子１０１の抵抗値は、例えば約１０００Ω～１０ＭΩの範囲で適宜設定され得る。また、容量素子１０２の容量値は、例えば約１ｐＦ～１０ｐＦの範囲で適宜設定され得る。もちろん抵抗素子１０１の抵抗値や、容量素子１０２の容量値は、ここに挙げた値の範囲に限定されるものではない。
　ＣＭＯＳインバータ１０３は、抵抗素子１０１と容量素子１０２との間の接続点の電位（電圧信号）を反転する。そしてＣＭＯＳインバータ１０３は、反転した電位をクランプＭＯＳトランジスタ１０４のゲートに印加する。
　クランプＭＯＳトランジスタ１０４は、ＮチャネルのＭＯＳＦＥＴで構成される。クランプＭＯＳトランジスタ１０４は、電源配線１にドレインが、ダイオード１０５のアノード側にソースが、ＣＭＯＳインバータ１０３の出力にゲートが、それぞれ接続されている。またクランプＭＯＳトランジスタ１０４は、ゲートとウェルとが接続されている。ゲートとウェルとが接続されていることで、クランプＭＯＳトランジスタ１０４は、ＥＳＤが発生した際の放電耐性が高められる。
　図１に示したＥＳＤ保護回路１００は、図９に示したＥＳＤ保護回路１０に加え、クランプＭＯＳトランジスタ１０４のソース側と、グランド配線２との間にダイオード１０５が接続されている。ダイオード１０５は、クランプＭＯＳトランジスタ１０４からグランド配線２へ電流が流れる方向に対して順方向となるように設けられている。
　図１に示したＥＳＤ保護回路１００に設けられるダイオード１０５は、クランプＭＯＳトランジスタ１０４のソース側の電位を、グランド配線２の電位（グランド電位）から所定量上昇させるために設けられている。図１に示したＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられることで、等価的に基板側の電位を下げられる。基板側の電位を下げられることで、図１に示したＥＳＤ保護回路１００は、オフリーク電流を減少させることができる。
　なお後述するように、ダイオード１０５は、クランプＭＯＳトランジスタ１０４と同一のチップ上に形成されてもよく、クランプＭＯＳトランジスタ１０４と異なるチップ上に形成されても良い。またダイオード１０５は、クランプＭＯＳトランジスタ１０４と同一のチップ上に形成される場合、容量素子１０２の寄生ダイオードとして形成してもよい。
　図２は、図１に示したＥＳＤ保護回路１００を断面図で示す説明図である。また図３は、図１に示したＥＳＤ保護回路１００を平面図で示す説明図である。なお図２に示した図では、ＣＭＯＳインバータ１０３を省略して図示している。
　抵抗素子１０１は、例えばポリシリコン等の導電性材料で形成される。また容量素子１０２は、基板の所定領域に形成されたウェル（拡散層）１２１と、ウェル１２１の上部に形成されるゲート酸化膜１２２と、で形成される。ウェル１２１は、キャリアの導電型がＮ型の不純物層で構成される。抵抗素子１０１と容量素子１０２との接続点はＣＭＯＳインバータ１０３と接続される。また容量素子１０２のウェルはグランド配線２に接続される。
　クランプＭＯＳトランジスタ１０４は、基板の所定領域に形成されたウェル（拡散層）１３１と、ウェル１３１の一方の表面に埋め込むようにして設けられたドレイン１３２及びソース１３３と、を備える。ウェル１３１は、キャリアの導電型がＰ型の不純物層で構成され、ドレイン１３２及びソース１３３はともに、キャリアの導電型がＮ型の不純物層で構成される。
　クランプＭＯＳトランジスタ１０４は、ウェル１３１のドレイン１３２及びソース１３３間の領域の表面上に形成されたゲート１３４を備える。なお、ゲート１３４は、例えばポリシリコン等の導電性材料で形成され得る。そしてゲート１３４は、クランプＭＯＳトランジスタ１０４のウェル端子１３５と接続されている。
　ダイオード１０５は、基板の所定領域に形成されたウェル１４１と、ウェル１４１の一方の表面に埋め込むようにして設けられたカソード１４２及びアノード１４３と、を備える。
　本開示の一実施形態に係るＥＳＤ保護回路１００は、図１に示したような回路構成を有することで、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能となる。
　以上、図１を用いて本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例について説明した。続いて、本開示の一実施形態に係るＥＳＤ保護回路１００の動作例について説明する。
　　［１．３．動作例］
　ＥＳＤ保護回路１００がスタンバイ状態にある場合、すなわち、ＥＳＤが発生していない状態では、ＣＭＯＳインバータ１０３の出力はＬｏｗレベルである。従って、クランプＭＯＳトランジスタ１０４のゲート及びウェルにはともにＬｏｗレベルの電圧信号が入力される。従って、クランプＭＯＳトランジスタ１０４のドレイン－ソース間のチャネルが閉じた状態（ＯＦＦ状態）となる。
　クランプＭＯＳトランジスタ１０４がＯＦＦ状態になっている場合、クランプＭＯＳトランジスタ１０４にはオフリーク電流のみが流れる。クランプＭＯＳトランジスタ１０４がＯＦＦ状態になっている場合、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５が設けられていることで、クランプＭＯＳトランジスタ１０４のソース側の電位は、ダイオード１０５の内蔵電位Ｖｂｉ分高くなる。
　クランプＭＯＳトランジスタ１０４のソース側の電位が高くなることによる効果は、基板電位を引く効果と同様で、クランプＭＯＳトランジスタ１０４の閾電圧Ｖｔｈが高くなる。従って、クランプＭＯＳトランジスタ１０４のソース側にダイオード１０５が設けられることで、クランプＭＯＳトランジスタ１０４がＯＦＦ状態の際にクランプＭＯＳトランジスタ１０４に流れるオフリーク電流の量を低減させることが出来る。
　従って、本開示の一実施形態に係るＥＳＤ保護回路１００は、オフリークによる電流増加を抑えつつ、ＥＳＤサージ電流が内部回路１２０に流れ込むのを防ぐ効果が得られる。本開示の一実施形態に係るＥＳＤ保護回路１００にＥＳＤが発生した場合の動作について具体的に説明する。
　図４は、図１で示した本開示の一実施形態に係るＥＳＤ保護回路１００にＥＳＤが発生した場合の動作、すなわち各接続点の電位レベルの様子を示す説明図である。ＥＳＤ保護回路１００にＥＳＤが発生すると、瞬間的に抵抗素子１０１及び容量素子１０２からなるＲＣ直列回路に貫通電流（過渡電流）が流れる。
　ＲＣ直列回路に貫通電流が流れると、抵抗素子１０１と容量素子１０２との接続点の電位がグランド電位に近づく。すなわち、抵抗素子１０１と容量素子１０２との接続点の電位がＨｉｇｈレベルからＬｏｗレベルに変化する。
　抵抗素子１０１と容量素子１０２との接続点の電位がＨｉｇｈレベルからＬｏｗレベルに変化すると、ＣＭＯＳインバータ１０３でＬｏｗレベルの電位がＨｉｇｈレベルの電位に変換されて出力される。
　そしてＣＭＯＳインバータ１０３からクランプＭＯＳトランジスタ１０４のゲートにＨｉｇｈレベルの電位が出力されることで、クランプＭＯＳトランジスタ１０４のドレイン－ソース間のチャネルが開いた状態（ＯＮ状態）となる。
　クランプＭＯＳトランジスタ１０４がＯＮ状態になることで、電源配線１からクランプＭＯＳトランジスタ１０４を介してグランド配線２にＥＳＤサージ電流Ｉ＿ｅｓｄが流れる。
　電源配線１からクランプＭＯＳトランジスタ１０４を介してグランド配線２にＥＳＤサージ電流Ｉ＿ｅｓｄが流れた後、抵抗素子１０１及び容量素子１０２で構成されたＲＣ直列回路の時定数に対応する期間、ＥＳＤサージ電流Ｉ＿ｅｓｄがクランプＭＯＳトランジスタ１０４に流れる。
　従って本実施形態にかかるＥＳＤ保護回路１００は、このようにＥＳＤサージ電流Ｉ＿ｅｓｄをクランプＭＯＳトランジスタ１０４のチャネル経路に流すことで、ＥＳＤが発生した際にＥＳＤサージ電流Ｉ＿ｅｓｄが内部回路１２０に流れこむのを防ぎ、内部回路１２０を保護することが出来る。
　本開示の一実施形態に係るＥＳＤ保護回路１００は、上述したような動作を行なうことで、ＥＳＤ動作時の駆動電流を確保することができる。
　また本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５を設けることで、オフリークによる電流増加を抑えることが可能となる。
　　［１．４．変形例］
　（１）第１の変形例
　このように、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５を設けたＥＳＤ保護回路１００は、ＥＳＤ動作時の駆動電流を確保するとともに、オフリークによる電流増加を抑えることが可能となる。
　しかし、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５を追加することは、回路面積の増大に繋がる。
　そこで、第１の変形例では、クランプＭＯＳトランジスタ１０４とは異なるチップに形成されるダイオード１０５を用いて、クランプＭＯＳトランジスタ１０４が形成されるチップとダイオード１０５が形成されるチップとを積層させることでＥＳＤ保護回路１００の面積効率を上昇させる例を示す。
　図５及び図６は、本開示の一実施形態の変形例を示す説明図である。図５には、クランプＭＯＳトランジスタ１０４とは異なるチップに形成されるダイオード１０５を用いて、クランプＭＯＳトランジスタ１０４が形成されるチップとダイオード１０５が形成されるチップとを積層させた、ＥＳＤ保護回路１００の断面図が示されている。図６は、図５に示したＥＳＤ保護回路１００の平面図である。なお図５に示した図では、ＣＭＯＳインバータ１０３を省略して図示している。
　積層チップ貫通プラグには、プロセス中のアンテナダメージからトランジスタを守るための保護ダイオードがついている。しかし、トランジスタ形成プロセスが完了した後は、保護ダイオード自体の役目は終わる。
　そこで、不要となった保護ダイオードを、本実施形態に係るＥＳＤ保護回路１００のダイオード１０５として用いることで、プロセス中に必要だったダイオードをＥＳＤ用に転用できる。従って図５、図６に示したＥＳＤ保護回路１００は、省面積化の効果が得られる。
　図５、図６に示したＥＳＤ保護回路１００は、このようにクランプＭＯＳトランジスタ１０４が形成されるチップとダイオード１０５が形成されるチップとを積層させることで、平面上での回路面積の増大を抑えることができる。また図５、図６に示したＥＳＤ保護回路１００は、平面上での回路面積の増大を抑えつつ、ＥＳＤ動作時の駆動電流を確保するとともに、オフリークによる電流増加を抑えることが可能となる。
　（２）第２の変形例
　第２の変形例では、ダイオード１０５を容量素子１０２の寄生ダイオードとして形成することで、ＥＳＤ保護回路１００の面積効率を上昇させる例を示す。具体的には、容量素子１０２のウェル１２１を用いてダイオード１０５を形成することで、ＥＳＤ保護回路１００の面積効率を上昇させる。
　図７は、本開示の一実施形態の変形例を示す説明図である。図７には、ダイオード１０５を容量素子１０２の寄生ダイオードとして形成した、ＥＳＤ保護回路１００の断面図が示されている。図８は、図７に示したＥＳＤ保護回路１００の平面図である。
　図７及び図８に示したように、ダイオード１０５を容量素子１０２の寄生ダイオードとして形成することで、Ｎ型拡散層を共通化できるため、ＥＳＤ保護回路１００は、ダイオード１０５の面積増大を抑えて、面積効率を上昇させることが可能になる。
　なお、ＥＳＤ保護回路１００は、ダイオード１０５を直列に複数個接続させたものを備えても良い。すなわちＥＳＤ保護回路１００は、ダイオード１０５を直列に複数個接続させることで、クランプＭＯＳトランジスタ１０４のグランド配線側の拡散層電位をグランド配線の電位より上昇させてもよい。その際ＥＳＤ保護回路１００は、直列に複数個接続させたダイオード１０５のうちの１つを、容量素子１０２の寄生ダイオードとして形成するようにしてもよい。
　すなわち、図８に示したＥＳＤ保護回路１００の平面図において容量素子１０２の寄生ダイオードとして形成したダイオードの前段または後段に、ダイオードを１つまたは複数形成してもよい。
　＜２．まとめ＞
　以上説明したように本開示の一実施形態によれば、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な、ＥＳＤ保護回路１００が提供される。
　本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側と、グランド配線２との間にダイオード１０５が接続されている。ダイオード１０５は、クランプＭＯＳトランジスタ１０４からグランド配線２へ電流が流れる方向に対して順方向となるように設けられている。
　本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられる。クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられることで、等価的に基板側の電位を下げられる。基板側の電位を下げられることで、本開示の一実施形態に係るＥＳＤ保護回路１００は、オフリーク電流を減少させることができる。
　従って、本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側と、グランド配線２との間にダイオード１０５を設けることで、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能になり、消費電力の増加を抑えることが可能になる。
　なお、上記実施形態では、クランプＭＯＳトランジスタ１０４の前段にＣＭＯＳインバータ１０３を１個設ける例を説明したが、本開示はこれに限定されない。例えば、クランプＭＯＳトランジスタ１０４の前段にＣＭＯＳインバータを３個以上の奇数個設け、それらを多段接続してもよい。
　また、上記実施形態では、インバータ回路をＣＭＯＳインバータで構成する例を説明したが、本開示はこれに限定されない。ＣＭＯＳインバータと同様の動作を行う構成であれば、任意の構成のインバータ回路を用いることができる。
　また、上記実施形態では、クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられているが、本開示はこれに限定されない。クランプＭＯＳトランジスタ１０４のソース側の電位をグランド電位より上昇させられる素子であれば任意の素子を用いることができる。
　また上記実施形態では、電源電圧Ｖｄｄが電源配線に供給されている状態の例を説明したが、本開示はこれに限定されない。例えば、電源配線に電源電圧Ｖｄｄが供給されていない場合にも、本実施形態のＥＳＤ保護回路１００は同様に動作する。すなわち、電源配線の入力端が開放状態（グランドは固定）である場合にも、ＥＳＤの発生時には、ＥＳＤ保護回路１００は上記実施形態と同様に動作する。
　なお、電源配線に電源電圧Ｖｄｄが供給されていない場合としては、例えば、ＥＳＤ保護回路１００の検査試験時や、ＥＳＤ保護回路１００が電子機器等に搭載された状態で電源がオフされている場合などがあり得る。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
　前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
を備える、保護素子。
（２）
　前記電位上昇回路は、ダイオードで構成される、前記（１）に記載の保護素子。
（３）
　前記ダイオードは、前記クランプＭＯＳトランジスタが形成される層と異なる層で形成されたダイオードである、前記（２）に記載の保護素子。
（４）
　前記ダイオードは、容量素子の寄生ダイオードである、前記（２）に記載の保護素子。
（５）
　前記ダイオードは、直列に複数個接続される、前記（２）に記載の保護素子。
（６）
　複数個の前記ダイオードの１つは前記クランプＭＯＳトランジスタとは異なる別の素子の寄生ダイオードである、前記（５）に記載の保護素子。
（７）
　前記クランプＭＯＳトランジスタは、ゲート電位とウェル電位とが電気的に接続される、前記（１）～（６）のいずれかに記載の保護素子。
（８）
　ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
　前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
　前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
　前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
を備える、保護回路。
（９）
　ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
　前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
　前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
　前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
　前記電源配線と前記グランド配線との間に接続される内部回路と、
を備える、半導体集積回路。
　１　　電源配線
　２　　グランド配線
　１００　　ＥＳＤ保護回路
　１０１　　抵抗素子
　１０２　　容量素子
　１０３　　ＣＭＯＳインバータ
　１０４　　クランプＭＯＳトランジスタ
　１０５　　ダイオード
　１２０　　内部回路
 

Claims (9)

  1. 　ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
    　前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
    を備える、保護素子。
  2. 　前記電位上昇回路は、ダイオードで構成される、請求項１に記載の保護素子。
  3. 　前記ダイオードは、前記クランプＭＯＳトランジスタが形成される層と異なる層で形成されたダイオードである、請求項２に記載の保護素子。
  4. 　前記ダイオードは、容量素子の寄生ダイオードである、請求項２に記載の保護素子。
  5. 　前記ダイオードは、直列に複数個接続される、請求項２に記載の保護素子。
  6. 　複数個の前記ダイオードの１つは前記クランプＭＯＳトランジスタとは異なる別の素子の寄生ダイオードである、請求項５に記載の保護素子。
  7. 　前記クランプＭＯＳトランジスタは、ゲート電位とウェル電位とが電気的に接続される、請求項１に記載の保護素子。
  8. 　ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
    　前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
    　前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
    　前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
    を備える、保護回路。
  9. 　ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
    　前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
    　前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
    　前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
    　前記電源配線と前記グランド配線との間に接続される内部回路と、
    を備える、半導体集積回路。
     
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