JP2014135320A - 半導体装置 - Google Patents

Abstract

【課題】サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することである。
【解決手段】一実施の形態にかかる半導体装置は、電源端子ＶＤＤと電源端子ＧＮＤとの間に接続された内部回路１１と、アノードが内部回路１１の信号端子Ｔ１と接続され、カソードがノード１３と接続されたダイオードＤ１と、アノードが電源端子ＧＮＤと接続され、カソードが信号端子Ｔ１と接続されたダイオードＤ２と、アノードが電源端子ＧＮＤと接続され、カソードが電源端子ＶＤＤと接続されたダイオードＤ５と、アノードが電源端子ＶＤＤと接続され、カソードがノード１３と接続されたダイオードＤ６と、ノード１３と電源端子ＧＮＤとの間に設けられたクランプ回路１２と、を備える。
【選択図】図１

Description

本発明は半導体装置に関し、例えば静電気放電保護回路を備えた半導体装置に関する。

近年、半導体装置の微細化に伴い、半導体素子のＥＳＤ（Electro-Static Discharge）耐性が低下してきている。このため、半導体装置に含まれる内部回路を静電気放電から保護するために、半導体装置に静電気放電保護回路を設ける必要がある。

特許文献１には、使用状況及び端子接続状況に関係なくＥＳＤ保護機能が有効に働く半導体装置に関する技術が開示されている。特許文献２には、電源逆接続時における正・逆回転制御用ＩＣのロジック部の破壊を防止することができる直流モータ駆動回路が開示されている。

特開２００１−２４４４１８号公報 特開平６−３０３７９０号公報

半導体装置が備える内部回路には、信号端子を経由して所定の信号が供給される。この信号端子にサージ電圧が印加されると内部回路が破壊されるおそれがある。例えば、アノードが信号端子に接続され、カソードが電源端子に接続されたダイオードを設けることで、信号端子にサージ電圧が印加された際に、サージ電圧によって発生するサージ電流を信号端子から電源端子に逃がすことができる。これにより、サージ電圧から内部回路を保護することができる。

しかしながら、信号端子と電源端子とをダイオードを用いて接続すると、信号端子と電源端子の電圧状態によっては、サージ電圧が印加されていない場合でも、信号端子と電源端子との間にダイオードを介して電流が流れる場合があり、半導体装置に不具合が生じるという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態にかかる半導体装置は、高電位側の第１の電源端子と低電位側の第２の電源端子との間に接続された第１の内部回路と、アノードが第１の内部回路の第１の信号端子と接続され、カソードが第１のノードと接続された第１のダイオードと、アノードが第２の電源端子と接続され、カソードが第１の信号端子と接続された第２のダイオードと、アノードが第２の電源端子と接続され、カソードが第１の電源端子と接続された第３のダイオードと、アノードが第１の電源端子と接続され、カソードが第１のノードと接続された第４のダイオードと、第１のノードと第２の電源端子との間にサージ電圧が印加された際に第１のノードと第２の電源端子とを導通状態とする第１のクランプ回路と、を備える。

一実施の形態にかかる半導体装置は、高電位側の第４の電源端子と低電位側の第５の電源端子との間に接続された第３の内部回路と、アノードが第３の内部回路の第３の信号端子と接続され、カソードが第４の電源端子と接続された第９のダイオードと、アノードが第２のノードと接続され、カソードが第３の信号端子と接続された第１０のダイオードと、 アノードが第５の電源端子と接続され、カソードが第４の電源端子と接続された第１１のダイオードと、アノードが第２のノードと接続され、カソードが第５の電源端子と接続された第１２のダイオードと、第４の電源端子と第２のノードの間にサージ電圧が印加された際に第４の電源端子と第２のノードとを導通状態とする第２のクランプ回路と、を備える。

一実施の形態にかかる半導体装置は、高電位側の第７の電源端子と低電位側の第８の電源端子との間に接続された第５の内部回路と、アノードが第５の内部回路の第５の信号端子と接続され、カソードが第３のノードと接続された第１７のダイオードと、アノードが第４のノードと接続され、カソードが第５の信号端子と接続された第１８のダイオードと、アノードが第８の電源端子と接続され、カソードが第７の電源端子と接続された第１９のダイオードと、アノードが第７の電源端子と接続され、カソードが第３のノードと接続された第２０のダイオードと、アノードが第４のノードと接続され、カソードが第８の電源端子と接続された第２１のダイオードと、第３のノードと第４のノードの間にサージ電圧が印加された際に第３のノードと第４のノードとを導通状態とする第３のクランプ回路と、を備える。

前記一実施の形態によれば、サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することができる。

実施の形態１にかかる半導体装置を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 実施の形態１にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。 実施の形態２にかかる半導体装置を示す回路図である。 実施の形態３にかかる半導体装置を示す回路図である。 実施の形態３にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。 実施の形態４にかかる半導体装置を示す回路図である。 実施の形態５にかかる半導体装置を示す回路図である。 実施の形態５にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。 実施の形態６にかかる半導体装置を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の一例を示す回路図である。 比較例にかかる半導体装置を示す回路図である。 比較例にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。

＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。図１は、実施の形態１にかかる半導体装置を示す回路図である。図１に示すように、本実施の形態にかかる半導体装置は、高電位側の電源端子ＶＤＤ（第１の電源端子）、低電位側の電源端子ＧＮＤ（第２の電源端子）、内部回路１１（第１の内部回路）、信号端子Ｔ１（第１の信号端子）、信号端子Ｔ２、クランプ回路１２（第１のクランプ回路）、およびダイオードＤ１〜Ｄ６を備える。クランプ回路１２およびダイオードＤ１〜Ｄ６は、静電気放電保護回路を構成している。なお、本実施の形態において、ダイオードには順方向バイアス（つまり、所定の電圧以上のバイアス）が印加された場合に電流が流れるものとし、逆方向バイアスが印加された場合は電流が流れないものとする。

内部回路１１は信号端子Ｔ１、Ｔ２と接続されており、この信号端子Ｔ１、Ｔ２を経由して内部回路１１に所定の信号が供給される。また、内部回路１１は、高電位側の電源端子ＶＤＤと低電位側の電源端子ＧＮＤ（接地電位）と接続されている。

ダイオードＤ１（第１のダイオード）のアノードは内部回路１１の信号端子Ｔ１と接続され、カソードはノード１３（第１のノード）と接続されている。ダイオードＤ２（第２のダイオード）のアノードは電源端子ＧＮＤと接続され、カソードは信号端子Ｔ１と接続されている。同様に、ダイオードＤ３のアノードは内部回路１１の信号端子Ｔ２と接続され、カソードはノード１３と接続されている。ダイオードＤ４のアノードは電源端子ＧＮＤと接続され、カソードは信号端子Ｔ２と接続されている。

なお、図１では内部回路１１が２つの信号端子Ｔ１、Ｔ２を備える場合を例として示すが、信号端子の数は１つであってもよく、また３つ以上であってもよい。信号端子が３つ以上の場合においても信号端子Ｔ１、Ｔ２と同様に、アノードが信号端子と接続され、カソードがノード１３と接続されたダイオードと、アノードが電源端子ＧＮＤと接続され、カソードが信号端子と接続されたダイオードを設ける。また、信号端子Ｔ１、Ｔ２は入力端子であってもよく、また出力端子であってもよく、更に双方向に通信ができる入出力端子であってもよい。

ダイオードＤ５（第３のダイオード）のアノードは電源端子ＧＮＤと接続され、カソードは電源端子ＶＤＤと接続されている。ダイオードＤ６（第４のダイオード）のアノードは電源端子ＶＤＤと接続され、カソードはノード１３と接続されている。

クランプ回路１２は、ノード１３と電源端子ＧＮＤとの間に設けられている。クランプ回路１２は、通常動作時にノード１３と電源端子ＧＮＤとを非導通状態とし、ノード１３と電源端子ＧＮＤとの間にサージ電圧が印加された際にノード１３と電源端子ＧＮＤとを導通状態とする。換言すると、クランプ回路１２は、通常動作時に高インピーダンス状態となり、ノード１３に静電気放電に起因する電位上昇が生じた際に低インピーダンス状態となる。これにより、サージ電圧により発生したサージ電流をノード１３から電源端子ＧＮＤに逃がすことができる。

図２は、クランプ回路１２の一例を示す回路図である。図２に示すように、クランプ回路１２は、トリガ回路１５とＭＯＳＦＥＴ（１６）とを用いて構成することができる。ＭＯＳＦＥＴ（１６）は、ノード１３と電源端子ＧＮＤとの間に設けられており、オン状態においてノード１３と電源端子ＧＮＤとを電気的に接続する。Ｎ型のＭＯＳＦＥＴを用いて構成した場合、ＭＯＳＦＥＴ（１６）のドレインはノード１３に接続され、ソースは電源端子ＧＮＤに接続される。

トリガ回路１５は、ＭＯＳＦＥＴ（１６）のゲートに駆動信号を供給する。トリガ回路１５は、ノード１３と電源端子ＧＮＤとの間の電位差をモニタし、ノード１３にサージ電圧が印加された際にＭＯＳＦＥＴ（１６）をオン状態にする。これにより、サージ電圧によって発生したサージ電流をノード１３から電源端子ＧＮＤに逃がすことができる。

換言すると、トリガ回路１５は、通常動作時にＭＯＳＦＥＴ（１６）のゲートに対してＭＯＳＦＥＴ（１６）がオフ状態となるようなバイアス電圧を供給する。一方、トリガ回路１５は、静電気放電に起因してノード１３の電位が電源端子ＧＮＤに対して上昇した際に、ＭＯＳＦＥＴ（１６）がオン状態となるようなバイアス電圧を供給する。

図３は、クランプ回路の一例を示す回路図であり、図２に示したクランプ回路１２が備えるトリガ回路１５のより詳細な構成を説明するための図である。図３に示すように、トリガ回路１５は、一端がノード１３と接続された容量素子Ｃ１と、一端が電源端子ＧＮＤと接続された抵抗素子Ｒ１とが直列に接続されたＣＲ回路を備える。更に、トリガ回路１５は駆動回路１７を備える。容量素子Ｃ１の他端と抵抗素子Ｒ１の他端は駆動回路１７と接続されている。また、駆動回路１７はノード１３と電源端子ＧＮＤと接続されている。換言すると、トリガ回路１５は、容量素子Ｃ１と抵抗素子Ｒ１とが直列に接続されたＣＲ回路を備え、ＣＲ回路の一端はノード１３と接続され、ＣＲ回路の他端は電源端子ＧＮＤと接続されている。そして、トリガ回路１５は、ＣＲ回路の時定数を用いてノード１３にサージ電圧が印加されたことを検知するように構成されている。

つまり、通常動作時は、抵抗素子Ｒ１の両端の電位差はゼロであるが、ノード１３の電位が急激に増加した場合は、容量素子Ｃ１が急激に充電されるため抵抗素子Ｒ１の両端の電位差が増加する。駆動回路１７は、この抵抗素子Ｒ１の他端の電位上昇をトリガとして、ＭＯＳＦＥＴ（１６）をオン状態とするバイアス電圧をＭＯＳＦＥＴ（１６）のゲートに供給する。

なお、図３に示すクランプ回路は一例であり、例えば容量素子Ｃ１と抵抗素子Ｒ１とが逆になるように構成してもよい。すなわち、トリガ回路１５は、一端がノード１３と接続された抵抗素子と、一端が電源端子ＧＮＤと接続された容量素子とが直列に接続されたＣＲ回路を備えていてもよい。この場合、駆動回路１７はインバータを用いて構成することができる。

次に、本実施の形態にかかる半導体装置にサージ電圧（ＥＳＤストレス）が印加された場合について説明する。図４は、本実施の形態にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は電源端子ＶＤＤ、ダイオードＤ６、クランプ回路１２、電源端子ＧＮＤの順に流れる。サージ電圧が信号端子Ｔ１に印加された場合（信号端子Ｔ１を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は信号端子Ｔ１、ダイオードＤ１、クランプ回路１２、電源端子ＧＮＤの順に流れる。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、信号端子Ｔ１を負電圧端子とする）、サージ電流は電源端子ＶＤＤ、ダイオードＤ６、クランプ回路１２、ダイオードＤ２、信号端子Ｔ１の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、信号端子Ｔ１を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ２、信号端子Ｔ１の順に流れる。

サージ電圧が信号端子Ｔ１に印加された場合（信号端子Ｔ１を正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は信号端子Ｔ１、ダイオードＤ１、クランプ回路１２、ダイオードＤ５、電源端子ＶＤＤの順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ５、電源端子ＶＤＤの順に流れる。

なお、図４では信号端子Ｔ１にサージ電圧が印加された場合を示しているが、信号端子Ｔ２にサージ電圧が印加された場合についても、信号端子Ｔ１にサージ電圧が印加された場合と同様である。

以上で説明したように、本実施の形態にかかる半導体装置では、各端子にサージ電圧が印加された場合であっても、サージ電圧により発生するサージ電流を上記に示した経路で逃がすことができるので、サージ電圧から内部回路１１を保護することができる。

更に本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＶＤＤとの間に、ダイオードＤ１、ノード１３、およびダイオードＤ６を設けている。そして、ダイオードＤ１のカソードとダイオードＤ６のカソードとが、ノード１３と接続されるように構成している。

よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＶＤＤの電位よりも高くなった場合であっても、ダイオードＤ６が逆バイアスとなるため、信号端子Ｔ１から電源端子ＶＤＤに電流が流れることを抑制することができる。

図２２は、比較例にかかる半導体装置を示す回路図である。図２２に示す半導体装置は、高電位側の電源端子ＶＤＤ、低電位側の電源端子ＧＮＤ、内部回路１１１、信号端子Ｔ１０１、Ｔ１０２、クランプ回路１１２、およびダイオードＤ１０１〜Ｄ１０４を備える。クランプ回路１１２およびダイオードＤ１０１〜Ｄ１０４は、静電気放電保護回路を構成している。なお、ダイオードＤ１０１〜Ｄ１０４には順方向バイアスが印加された場合に電流が流れるものとし、逆方向バイアスが印加された場合は電流が流れないものとする。

内部回路１１１は信号端子Ｔ１０１、Ｔ１０２と接続されており、この信号端子Ｔ１０１、Ｔ１０２を経由して内部回路１１１に所定の信号が供給される。また、内部回路１１１は、高電位側の電源端子ＶＤＤと低電位側の電源端子ＧＮＤ（接地電位）と接続されている。

ダイオードＤ１０１のアノードは内部回路１１１の信号端子Ｔ１０１と接続され、カソードは電源端子ＶＤＤと接続されている。ダイオードＤ１０２のアノードは電源端子ＧＮＤと接続され、カソードは信号端子Ｔ１０１と接続されている。同様に、ダイオードＤ１０３のアノードは内部回路１１１の信号端子Ｔ１０２と接続され、カソードは電源端子ＶＤＤと接続されている。ダイオードＤ１０４のアノードは電源端子ＧＮＤと接続され、カソードは信号端子Ｔ１０２と接続されている。

クランプ回路１１２は、電源端子ＶＤＤと電源端子ＧＮＤとの間に設けられている。クランプ回路１１２は、通常動作時に電源端子ＶＤＤと電源端子ＧＮＤとを非導通状態とし、電源端子ＶＤＤと電源端子ＧＮＤとの間にサージ電圧が印加された際に電源端子ＶＤＤと電源端子ＧＮＤとを導通状態とする。

図２３は、比較例にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は電源端子ＶＤＤ、クランプ回路１１２、電源端子ＧＮＤの順に流れる。サージ電圧が信号端子Ｔ１０１に印加された場合（信号端子Ｔ１０１を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は信号端子Ｔ１０１、ダイオードＤ１０１、クランプ回路１１２、電源端子ＧＮＤの順に流れる。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、信号端子Ｔ１０１を負電圧端子とする）、サージ電流は電源端子ＶＤＤ、クランプ回路１１２、ダイオードＤ１０２、信号端子Ｔ１０１の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、信号端子Ｔ１０１を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ１０２、信号端子Ｔ１０１の順に流れる。

サージ電圧が信号端子Ｔ１０１に印加された場合（信号端子Ｔ１０１を正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は信号端子Ｔ１０１、ダイオードＤ１０１、電源端子ＶＤＤの順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ１０２、ダイオードＤ１０１、電源端子ＶＤＤの順に流れる。

なお、図２２では信号端子Ｔ１０１にサージ電圧が印加された場合を示しているが、信号端子Ｔ１０２にサージ電圧が印加された場合についても、信号端子Ｔ１０１にサージ電圧が印加された場合と同様である。

このように、比較例にかかる半導体装置においても、各端子にサージ電圧が印加された際に、サージ電圧により発生するサージ電流を上記に示した経路で逃がすことができるので、サージ電圧から内部回路１１１を保護することができる。

しかしながら、信号端子Ｔ１０１と電源端子ＶＤＤとをダイオードＤ１０１を用いて接続すると、信号端子Ｔ１０１と電源端子ＶＤＤの電圧状態によっては、サージ電圧が印加されていない場合でも、信号端子Ｔ１０１から電源端子ＶＤＤに電流が流れる場合があり、半導体装置に不具合が生じるという問題があった。

具体的には、サージ電圧が印加されていない場合において、電源端子ＶＤＤよりも信号端子Ｔ１０１に供給する電圧（直流電圧）の方が高くなると、ダイオードＤ１０１を介して信号端子Ｔ１０１から電源端子ＶＤＤに電流が流れる。例えば、電源端子の電圧が０Ｖ、信号端子Ｔ１０１の電圧が３Ｖである場合は、ダイオードＤ１０１を介して信号端子Ｔ１０１から電源端子ＶＤＤに電流が流れ、信号端子Ｔ１０１に電圧（信号）を供給する信号供給回路（不図示）に過剰な負荷がかかる場合があった。また、ダイオードＤ１０１に過電流が流れてダイオードＤ１０１が破壊されたりする場合があった。なお、この場合は、電源端子ＶＤＤに印加される電圧がサージ電圧よりも低いので、クランプ回路１１２はオフ状態のままである。

このような状態は、例えば内部回路１１１に電源ＶＤＤを供給する電源供給回路（不図示）よりも、信号端子Ｔ１０１に電圧（信号）を供給する信号供給回路（不図示）の方が先に立ち上がった場合などに発生する。特に、近年の電子回路は複数の内部回路（回路ブロック）を組み合わせて構成しているため、電源供給回路からの電源供給のタイミングよりも信号供給回路からの信号供給のタイミングの方が早くなる場合も想定される。

これに対して本実施の形態にかかる半導体装置では、図１に示すように、信号端子Ｔ１と電源端子ＶＤＤとの間に、ダイオードＤ１、ノード１３、およびダイオードＤ６を設けている。そして、ダイオードＤ１のカソードとダイオードＤ６のカソードとが、ノード１３と接続されるように構成している。

よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＶＤＤの電位よりも高くなった場合であっても、ダイオードＤ６が逆バイアスとなるため、信号端子Ｔ１から電源端子ＶＤＤに電流が流れることを抑制することができる。なお、この場合は、ノード１３に印加される電圧はサージ電圧よりも低いので、クランプ回路１２はオフ状態のままとなる。

以上で説明した本実施の形態により、サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することができる。

＜実施の形態２＞
次に、実施の形態２について説明する。図５は、実施の形態２にかかる半導体装置を示す回路図である。本実施の形態にかかる半導体装置では、電源端子ＶＤＤ１から電源供給を受ける内部回路１１_１と、電源端子ＶＤＤ２から電源供給を受ける内部回路１１_２とを備える点が、実施の形態１で説明した半導体装置と異なる。なお、図５において、図１に示した実施の形態１にかかる半導体装置と同一の構成要素には同一の符号を付し、重複した説明は適宜省略する。

本実施の形態にかかる半導体装置は、実施の形態１にかかる半導体装置が備える電源端子ＶＤＤ（図５の電源端子ＶＤＤ１に対応）、電源端子ＧＮＤ、内部回路１１（図５の内部回路１１_１に対応）、信号端子Ｔ１、Ｔ２、クランプ回路１２、およびダイオードＤ１〜Ｄ６に加えて、電源端子ＶＤＤ２（第３の電源端子）、内部回路１１_２（第２の内部回路）、信号端子Ｔ３（第２の信号端子）、信号端子Ｔ４、およびダイオードＤ１１〜Ｄ１６を備える。本実施の形態にかかる半導体装置において、クランプ回路１２およびダイオードＤ１〜Ｄ６、Ｄ１１〜Ｄ１６は、静電気放電保護回路を構成している。なお、本実施の形態において、ダイオードには順方向バイアス（つまり、所定の電圧以上のバイアス）が印加された場合に電流が流れるものとし、逆方向バイアスが印加された場合は電流が流れないものとする。

内部回路１１_２は信号端子Ｔ３、Ｔ４と接続されており、この信号端子Ｔ３、Ｔ４を経由して内部回路１１_２に所定の信号が供給される。また、内部回路１１_２は、高電位側の電源端子ＶＤＤ２と低電位側の電源端子ＧＮＤ（接地電位）と接続されている。

ダイオードＤ１１（第５のダイオード）のアノードは内部回路１１_２の信号端子Ｔ３と接続され、カソードはノード１３と接続されている。ダイオードＤ１２（第６のダイオード）のアノードは電源端子ＧＮＤと接続され、カソードは信号端子Ｔ３と接続されている。同様に、ダイオードＤ１３のアノードは内部回路１１_２の信号端子Ｔ４と接続され、カソードはノード１３と接続されている。ダイオードＤ１４のアノードは電源端子ＧＮＤと接続され、カソードは信号端子Ｔ４と接続されている。

なお、図５では内部回路１１_２が２つの信号端子Ｔ３、Ｔ４を備える場合を例として示すが、信号端子の数は１つであってもよく、また３つ以上であってもよい。信号端子が３つ以上の場合においても信号端子Ｔ３、Ｔ４と同様に、アノードが信号端子と接続され、カソードがノード１３と接続されたダイオードと、アノードが電源端子ＧＮＤと接続され、カソードが信号端子と接続されたダイオードを設ける。また、信号端子Ｔ３、Ｔ４は入力端子であってもよく、また出力端子であってもよく、更に双方向に通信ができる入出力端子であってもよい。

ダイオードＤ１５（第７のダイオード）のアノードは電源端子ＧＮＤと接続され、カソードは電源端子ＶＤＤ２と接続されている。ダイオードＤ１６（第８のダイオード）のアノードは電源端子ＶＤＤ２と接続され、カソードはノード１３と接続されている。

本実施の形態においても、クランプ回路１２は、ノード１３と電源端子ＧＮＤとの間に設けられている。クランプ回路１２は、通常動作時にノード１３と電源端子ＧＮＤとを非導通状態とし、ノード１３と電源端子ＧＮＤとの間にサージ電圧が印加された際にノード１３と電源端子ＧＮＤとを導通状態とする。これにより、サージ電圧により発生したサージ電流をノード１３から電源端子ＧＮＤに逃がすことができる。なお、クランプ回路１２の詳細な構成については、実施の形態１で説明した場合と同様であるので重複した説明は省略する。

次に、本実施の形態にかかる半導体装置にサージ電圧（ＥＳＤストレス）が印加された場合について説明する。

サージ電圧が電源端子ＶＤＤ２に印加された場合（電源端子ＶＤＤ２を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は電源端子ＶＤＤ２、ダイオードＤ１６、クランプ回路１２、電源端子ＧＮＤの順に流れる。サージ電圧が信号端子Ｔ３に印加された場合（信号端子Ｔ３を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は信号端子Ｔ３、ダイオードＤ１１、クランプ回路１２、電源端子ＧＮＤの順に流れる。

サージ電圧が電源端子ＶＤＤ２に印加された場合（電源端子ＶＤＤ２を正電圧端子、信号端子Ｔ３を負電圧端子とする）、サージ電流は電源端子ＶＤＤ２、ダイオードＤ１６、クランプ回路１２、ダイオードＤ１２、信号端子Ｔ３の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、信号端子Ｔ３を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ１２、信号端子Ｔ３の順に流れる。

サージ電圧が信号端子Ｔ３に印加された場合（信号端子Ｔ３を正電圧端子、電源端子ＶＤＤ２を負電圧端子とする）、サージ電流は信号端子Ｔ３、ダイオードＤ１１、クランプ回路１２、ダイオードＤ１５、電源端子ＶＤＤ２の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、電源端子ＶＤＤ２を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ１５、電源端子ＶＤＤ２の順に流れる。

なお、信号端子Ｔ４にサージ電圧が印加された場合についても、信号端子Ｔ３にサージ電圧が印加された場合と同様である。また、電源端子ＶＤＤ１、ＧＮＤ、信号端子Ｔ１、Ｔ２にサージ電圧が印加された場合については、実施の形態１で説明した場合と同様である。

以上で説明したように、本実施の形態にかかる半導体装置では、各端子にサージ電圧が印加された場合であっても、サージ電圧により発生するサージ電流を上記に示した経路で逃がすことができるので、サージ電圧から内部回路１１_１、１１_２を保護することができる。

更に本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＶＤＤ１との間に、ダイオードＤ１、ノード１３、およびダイオードＤ６を設けている。そして、ダイオードＤ１のカソードとダイオードＤ６のカソードとが、ノード１３と接続されるように構成している。よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＶＤＤ１の電位よりも高くなった場合であっても、ダイオードＤ６が逆バイアスとなるため、信号端子Ｔ１から電源端子ＶＤＤ１に電流が流れることを抑制することができる。

また、信号端子Ｔ３と電源端子ＶＤＤ２との間に、ダイオードＤ１１、ノード１３、およびダイオードＤ１６を設けている。そして、ダイオードＤ１１のカソードとダイオードＤ１６のカソードとが、ノード１３と接続されるように構成している。よって、サージ電圧が印加されていない状態において、信号端子Ｔ３の電位が電源端子ＶＤＤ２の電位よりも高くなった場合であっても、ダイオードＤ１６が逆バイアスとなるため、信号端子Ｔ３から電源端子ＶＤＤ２に電流が流れることを抑制することができる。

以上で説明した本実施の形態により、サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することができる。

なお、図５では半導体装置が２つの内部回路を備える場合を例として説明したが、本実施の形態にかかる半導体装置では内部回路を３つ以上備えていてもよい。また、複数ある内部回路の中に、信号端子を備えない内部回路が含まれていてもよい。

＜実施の形態３＞
次に、実施の形態３について説明する。図６は、実施の形態３にかかる半導体装置を示す回路図である。図６に示すように、本実施の形態にかかる半導体装置は、高電位側の電源端子ＧＮＤ（第４の電源端子）、低電位側の電源端子ＶＤＤ（第５の電源端子）、内部回路２１（第３の内部回路）、信号端子Ｔ１（第３の信号端子）、信号端子Ｔ２、クランプ回路２２（第２のクランプ回路）、およびダイオードＤ２１〜Ｄ２６を備える。クランプ回路２２およびダイオードＤ２１〜Ｄ２６は、静電気放電保護回路を構成している。なお、本実施の形態において、ダイオードには順方向バイアス（つまり、所定の電圧以上のバイアス）が印加された場合に電流が流れるものとし、逆方向バイアスが印加された場合は電流が流れないものとする。

本実施の形態にかかる半導体装置では、実施の形態１と比べて、電源端子ＶＤＤが負の電圧（ＶＤＤ＜０）を供給する点、並びに、各々のダイオードＤ２１〜Ｄ２６の極性およびクランプ回路２２の極性が逆である点が異なる。これ以外は実施の形態１にかかる半導体装置と同様である。

内部回路２１は信号端子Ｔ１、Ｔ２と接続されており、この信号端子Ｔ１、Ｔ２を経由して内部回路２１に所定の信号が供給される。また、内部回路２１は、高電位側の電源端子ＧＮＤ（接地電位）と低電位側の電源端子ＶＤＤと接続されている。

ダイオードＤ２１（第９のダイオード）のアノードは内部回路２１の信号端子Ｔ１と接続され、カソードは電源端子ＧＮＤと接続されている。ダイオードＤ２２（第１０のダイオード）のアノードはノード２３（第２のノード）と接続され、カソードは信号端子Ｔ１と接続されている。同様に、ダイオードＤ２３のアノードは内部回路２１の信号端子Ｔ２と接続され、カソードは電源端子ＧＮＤと接続されている。ダイオードＤ２４のアノードはノード２３と接続され、カソードは信号端子Ｔ２と接続されている。

なお、図６では内部回路２１が２つの信号端子Ｔ１、Ｔ２を備える場合を例として示すが、信号端子の数は１つであってもよく、また３つ以上であってもよい。信号端子が３つ以上の場合においても信号端子Ｔ１、Ｔ２と同様に、アノードが信号端子と接続され、カソードが電源端子ＧＮＤと接続されたダイオードと、アノードがノード２３と接続され、カソードが信号端子と接続されたダイオードを設ける。また、信号端子Ｔ１、Ｔ２は入力端子であってもよく、また出力端子であってもよく、更に双方向に通信ができる入出力端子であってもよい。

ダイオードＤ２５（第１１のダイオード）のアノードは電源端子ＶＤＤと接続され、カソードは電源端子ＧＮＤと接続されている。ダイオードＤ２６（第１２のダイオード）のアノードはノード２３と接続され、カソードは電源端子ＶＤＤと接続されている。

クランプ回路２２は、電源端子ＧＮＤとノード２３との間に設けられている。クランプ回路２２は、通常動作時に電源端子ＧＮＤとノード２３とを非導通状態とし、電源端子ＧＮＤとノード２３との間にサージ電圧が印加された際に電源端子ＧＮＤとノード２３とを導通状態とする。換言すると、クランプ回路２２は、通常動作時に高インピーダンス状態となり、電源端子ＧＮＤに静電気放電に起因する電位上昇が生じた際に低インピーダンス状態となる。これにより、サージ電圧により発生したサージ電流を電源端子ＧＮＤからノード２３に逃がすことができる。なお、クランプ回路２２の詳細な構成については、実施の形態１で説明した場合と同様であるので重複した説明は省略する。

次に、本実施の形態にかかる半導体装置にサージ電圧（ＥＳＤストレス）が印加された場合について説明する。図７は、本実施の形態にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は電源端子ＶＤＤ、ダイオードＤ２５、電源端子ＧＮＤの順に流れる。サージ電圧が信号端子Ｔ１に印加された場合（信号端子Ｔ１を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は信号端子Ｔ１、ダイオードＤ２１、電源端子ＧＮＤの順に流れる。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、信号端子Ｔ１を負電圧端子とする）、サージ電流は電源端子ＶＤＤ、ダイオードＤ２５、クランプ回路２２、ダイオードＤ２２、信号端子Ｔ１の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、信号端子Ｔ１を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、クランプ回路２２、ダイオードＤ２２、信号端子Ｔ１の順に流れる。

サージ電圧が信号端子Ｔ１に印加された場合（信号端子Ｔ１を正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は信号端子Ｔ１、ダイオードＤ２１、クランプ回路２２、ダイオードＤ２６、電源端子ＶＤＤの順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は電源端子ＧＮＤ、クランプ回路２２、ダイオードＤ２６、電源端子ＶＤＤの順に流れる。

なお、図７では信号端子Ｔ１にサージ電圧が印加された場合を示しているが、信号端子Ｔ２にサージ電圧が印加された場合についても、信号端子Ｔ１にサージ電圧が印加された場合と同様である。

以上で説明したように、本実施の形態にかかる半導体装置では、各端子にサージ電圧が印加された場合であっても、サージ電圧により発生するサージ電流を上記に示した経路で逃がすことができるので、サージ電圧から内部回路２１を保護することができる。

更に本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＶＤＤとの間に、ダイオードＤ２２、ノード２３、およびダイオードＤ２６を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＶＤＤの電位よりも低くなった場合であっても、ダイオードＤ２６が逆バイアスとなるため、電源端子ＶＤＤから信号端子Ｔ１に電流が流れることを抑制することができる。

すなわち、ダイオードＤ２６を設けずに、信号端子Ｔ１と低電位側の電源端子ＶＤＤとをダイオードＤ２２を用いて接続した場合は、信号端子Ｔ１の電位が電源端子ＶＤＤの電位よりも低くなると、電源端子ＶＤＤから信号端子Ｔ１に電流が流れて半導体装置に不具合が生じるという問題があった。

しかし本実施の形態にかかる半導体装置では、図６に示すように、信号端子Ｔ１と電源端子ＶＤＤとの間に、ダイオードＤ２２、ノード２３、およびダイオードＤ２６を設けている。よって、信号端子Ｔ１の電位が電源端子ＶＤＤの電位よりも低くなった場合であっても、ダイオードＤ２６が逆バイアスとなるため、電源端子ＶＤＤから信号端子Ｔ１に電流が流れることを抑制することができる。

以上で説明した本実施の形態により、サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することができる。

＜実施の形態４＞
次に、実施の形態４について説明する。図８は、実施の形態４にかかる半導体装置を示す回路図である。本実施の形態にかかる半導体装置では、電源端子ＶＤＤ１から電源供給を受ける内部回路２１_１と、電源端子ＶＤＤ２から電源供給を受ける内部回路２１_２とを備える点が、実施の形態３で説明した半導体装置と異なる。なお、図８において、図６に示した実施の形態３にかかる半導体装置と同一の構成要素には同一の符号を付し、重複した説明は適宜省略する。

本実施の形態にかかる半導体装置は、実施の形態３にかかる半導体装置が備える電源端子ＶＤＤ（図８の電源端子ＶＤＤ１に対応）、電源端子ＧＮＤ、内部回路２１（図８の内部回路２１_１に対応）、信号端子Ｔ１、Ｔ２、クランプ回路２２、およびダイオードＤ２１〜Ｄ２６に加えて、電源端子ＶＤＤ２（第６の電源端子）、内部回路２１_２（第４の内部回路）、信号端子Ｔ３（第４の信号端子）、信号端子Ｔ４、およびダイオードＤ３１〜Ｄ３６を備える。本実施の形態にかかる半導体装置において、クランプ回路２２およびダイオードＤ２１〜Ｄ２６、Ｄ３１〜Ｄ３６は、静電気放電保護回路を構成している。なお、本実施の形態において、ダイオードには順方向バイアス（つまり、所定の電圧以上のバイアス）が印加された場合に電流が流れるものとし、逆方向バイアスが印加された場合は電流が流れないものとする。

内部回路２１_２は信号端子Ｔ３、Ｔ４と接続されており、この信号端子Ｔ３、Ｔ４を経由して内部回路２１_２に所定の信号が供給される。また、内部回路２１_２は、高電位側の電源端子ＧＮＤ（接地電位）と低電位側の電源端子ＶＤＤ２（ＶＤＤ２＜０）と接続されている。

ダイオードＤ３１（第１３のダイオード）のアノードは内部回路２１_２の信号端子Ｔ３と接続され、カソードは電源端子ＧＮＤと接続されている。ダイオードＤ３２（第１４のダイオード）のアノードはノード２３と接続され、カソードは信号端子Ｔ３と接続されている。同様に、ダイオードＤ３３のアノードは内部回路２１_２の信号端子Ｔ４と接続され、カソードは電源端子ＧＮＤと接続されている。ダイオードＤ３４のアノードはノード２３と接続され、カソードは信号端子Ｔ４と接続されている。

なお、図８では内部回路２１_２が２つの信号端子Ｔ３、Ｔ４を備える場合を例として示すが、信号端子の数は１つであってもよく、また３つ以上であってもよい。信号端子が３つ以上の場合においても信号端子Ｔ３、Ｔ４と同様に、アノードが信号端子と接続され、カソードが電源端子ＧＮＤと接続されたダイオードと、アノードがノード２３と接続され、カソードが信号端子と接続されたダイオードを設ける。また、信号端子Ｔ３、Ｔ４は入力端子であってもよく、また出力端子であってもよく、更に双方向に通信ができる入出力端子であってもよい。

ダイオードＤ３５（第１５のダイオード）のアノードは電源端子ＶＤＤ２と接続され、カソードは電源端子ＧＮＤと接続されている。ダイオードＤ３６（第１６のダイオード）のアノードはノード２３と接続され、カソードは電源端子ＶＤＤ２と接続されている。

本実施の形態においても、クランプ回路２２は、電源端子ＧＮＤとノード２３との間に設けられている。クランプ回路２２は、通常動作時に電源端子ＧＮＤとノード２３とを非導通状態とし、電源端子ＧＮＤとノード２３との間にサージ電圧が印加された際に電源端子ＧＮＤとノード２３とを導通状態とする。これにより、サージ電圧により発生したサージ電流を電源端子ＧＮＤからノード２３に逃がすことができる。なお、クランプ回路２２の詳細な構成については、実施の形態１で説明した場合と同様であるので重複した説明は省略する。

次に、本実施の形態にかかる半導体装置にサージ電圧（ＥＳＤストレス）が印加された場合について説明する。

サージ電圧が電源端子ＶＤＤ２に印加された場合（電源端子ＶＤＤ２を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は電源端子ＶＤＤ２、ダイオードＤ３５、電源端子ＧＮＤの順に流れる。サージ電圧が信号端子Ｔ３に印加された場合（信号端子Ｔ３を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は信号端子Ｔ３、ダイオードＤ３１、電源端子ＧＮＤの順に流れる。

サージ電圧が電源端子ＶＤＤ２に印加された場合（電源端子ＶＤＤ２を正電圧端子、信号端子Ｔ３を負電圧端子とする）、サージ電流は電源端子ＶＤＤ２、ダイオードＤ３５、クランプ回路２２、ダイオードＤ３２、信号端子Ｔ３の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、信号端子Ｔ３を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、クランプ回路２２、ダイオードＤ３２、信号端子Ｔ３の順に流れる。

サージ電圧が信号端子Ｔ３に印加された場合（信号端子Ｔ３を正電圧端子、電源端子ＶＤＤ２を負電圧端子とする）、サージ電流は信号端子Ｔ３、ダイオードＤ３１、クランプ回路２２、ダイオードＤ３６、電源端子ＶＤＤ２の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、電源端子ＶＤＤ２を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、クランプ回路２２、ダイオードＤ３６、電源端子ＶＤＤ２の順に流れる。

なお、信号端子Ｔ４にサージ電圧が印加された場合についても、信号端子Ｔ３にサージ電圧が印加された場合と同様である。また、電源端子ＶＤＤ１、ＧＮＤ、信号端子Ｔ１、Ｔ２にサージ電圧が印加された場合については、実施の形態３で説明した場合と同様である。

以上で説明したように、本実施の形態にかかる半導体装置では、各端子にサージ電圧が印加された場合であっても、サージ電圧により発生するサージ電流を上記に示した経路で逃がすことができるので、サージ電圧から内部回路２１_１、２１_２を保護することができる。

更に本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＶＤＤ１との間に、ダイオードＤ２２、ノード２３、およびダイオードＤ２６を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＶＤＤの電位よりも低くなった場合であっても、ダイオードＤ２６が逆バイアスとなるため、電源端子ＶＤＤから信号端子Ｔ１に電流が流れることを抑制することができる。

同様に、本実施の形態にかかる半導体装置では、信号端子Ｔ３と電源端子ＶＤＤ２との間に、ダイオードＤ３２、ノード２３、およびダイオードＤ３６を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ３の電位が電源端子ＶＤＤ２の電位よりも低くなった場合であっても、ダイオードＤ３６が逆バイアスとなるため、電源端子ＶＤＤ２から信号端子Ｔ３に電流が流れることを抑制することができる。

以上で説明した本実施の形態により、サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することができる。

なお、図８では半導体装置が２つの内部回路を備える場合を例として説明したが、本実施の形態にかかる半導体装置では内部回路を３つ以上備えていてもよい。

＜実施の形態５＞
次に、実施の形態５について説明する。図９は、実施の形態５にかかる半導体装置を示す回路図である。図９に示すように、本実施の形態にかかる半導体装置は、高電位側の電源端子ＶＤＤ（第７の電源端子）、低電位側の電源端子ＧＮＤ（第８の電源端子）、内部回路３１（第５の内部回路）、信号端子Ｔ１（第５の信号端子）、信号端子Ｔ２、クランプ回路３２（第３のクランプ回路）、およびダイオードＤ４１〜Ｄ４７を備える。クランプ回路３２およびダイオードＤ４１〜Ｄ４７は、静電気放電保護回路を構成している。なお、本実施の形態において、ダイオードには順方向バイアス（つまり、所定の電圧以上のバイアス）が印加された場合に電流が流れるものとし、逆方向バイアスが印加された場合は電流が流れないものとする。

本実施の形態にかかる半導体装置では、電源端子ＶＤＤと信号端子Ｔ１との間にノード３３、ダイオードＤ４１、ダイオードＤ４６を設けている。ノード３３、ダイオードＤ４１、ダイオードＤ４６はそれぞれ、実施の形態１にかかる半導体装置（図１参照）のノード１３、ダイオードＤ１、ダイオードＤ６に対応している。また、本実施の形態にかかる半導体装置では、電源端子ＧＮＤと信号端子Ｔ１との間にノード３４、ダイオードＤ４２、ダイオードＤ４７を設けている。ノード３４、ダイオードＤ４２、ダイオードＤ４７はそれぞれ、実施の形態３にかかる半導体装置（図６参照）のノード２３、ダイオードＤ２２、ダイオードＤ２６に対応している。つまり、本実施の形態にかかる半導体装置は、実施の形態１にかかる半導体装置（図１参照）と実施の形態３にかかる半導体装置（図６参照）とを組み合わせた構成を備える。

内部回路３１は信号端子Ｔ１、Ｔ２と接続されており、この信号端子Ｔ１、Ｔ２を経由して内部回路３１に所定の信号が供給される。また、内部回路３１は、高電位側の電源端子ＶＤＤと低電位側の電源端子ＧＮＤ（接地電位）と接続されている。

ダイオードＤ４１（第１７のダイオード）のアノードは内部回路３１の信号端子Ｔ１と接続され、カソードはノード３３（第３のノード）と接続されている。ダイオードＤ４２（第１８のダイオード）のアノードはノード３４と接続され、カソードは信号端子Ｔ１と接続されている。同様に、ダイオードＤ４３のアノードは内部回路３１の信号端子Ｔ２と接続され、カソードはノード３３と接続されている。ダイオードＤ４４のアノードはノード３４と接続され、カソードは信号端子Ｔ２と接続されている。

なお、図９では内部回路３１が２つの信号端子Ｔ１、Ｔ２を備える場合を例として示すが、信号端子の数は１つであってもよく、また３つ以上であってもよい。信号端子が３つ以上の場合においても信号端子Ｔ１、Ｔ２と同様に、アノードが信号端子と接続され、カソードがノード３３と接続されたダイオードと、アノードがノード３４と接続され、カソードが信号端子と接続されたダイオードを設ける。また、信号端子Ｔ１、Ｔ２は入力端子であってもよく、また出力端子であってもよく、更に双方向に通信ができる入出力端子であってもよい。

ダイオードＤ４５（第１９のダイオード）のアノードは電源端子ＧＮＤと接続され、カソードは電源端子ＶＤＤと接続されている。ダイオードＤ４６（第２０のダイオード）のアノードは電源端子ＶＤＤと接続され、カソードはノード３３と接続されている。ダイオードＤ４７（第２１のダイオード）のアノードはノード３４と接続され、カソードは電源端子ＧＮＤと接続されている。

クランプ回路３２は、ノード３３とノード３４との間に設けられている。クランプ回路３２は、通常動作時にノード３３とノード３４とを非導通状態とし、ノード３３とノード３４との間にサージ電圧が印加された際にノード３３とノード３４とを導通状態とする。換言すると、クランプ回路３２は、通常動作時に高インピーダンス状態となり、ノード３３に静電気放電に起因する電位上昇が生じた際に低インピーダンス状態となる。これにより、サージ電圧により発生したサージ電流をノード３３からノード３４に逃がすことができる。

次に、本実施の形態にかかる半導体装置にサージ電圧（ＥＳＤストレス）が印加された場合について説明する。図１０は、本実施の形態にかかる半導体装置の各端子に印加されるＥＳＤストレスとサージ電流の放電経路とを示す表である。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は電源端子ＶＤＤ、ダイオードＤ４６、クランプ回路３２、ダイオードＤ４７、電源端子ＧＮＤの順に流れる。サージ電圧が信号端子Ｔ１に印加された場合（信号端子Ｔ１を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は信号端子Ｔ１、ダイオードＤ４１、クランプ回路３２、ダイオードＤ４７、電源端子ＧＮＤの順に流れる。

サージ電圧が電源端子ＶＤＤに印加された場合（電源端子ＶＤＤを正電圧端子、信号端子Ｔ１を負電圧端子とする）、サージ電流は電源端子ＶＤＤ、ダイオードＤ４６、クランプ回路３２、ダイオードＤ４２、信号端子Ｔ１の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、信号端子Ｔ１を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ４５、ダイオードＤ４６、クランプ回路３２、ダイオードＤ４２、信号端子Ｔ１の順に流れる。

サージ電圧が信号端子Ｔ１に印加された場合（信号端子Ｔ１を正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は信号端子Ｔ１、ダイオードＤ４１、クランプ回路３２、ダイオードＤ４７、ダイオードＤ４５、電源端子ＶＤＤの順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、電源端子ＶＤＤを負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ４５、電源端子ＶＤＤの順に流れる。

なお、図９では信号端子Ｔ１にサージ電圧が印加された場合を示しているが、信号端子Ｔ２にサージ電圧が印加された場合についても、信号端子Ｔ１にサージ電圧が印加された場合と同様である。

以上で説明したように、本実施の形態にかかる半導体装置では、各端子にサージ電圧が印加された場合であっても、サージ電圧により発生するサージ電流を上記に示した経路で逃がすことができるので、サージ電圧から内部回路３１を保護することができる。

更に本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＶＤＤとの間に、ダイオードＤ４１、ノード３３、およびダイオードＤ４６を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＶＤＤの電位よりも高くなった場合であっても、ダイオードＤ４６が逆バイアスとなるため、信号端子Ｔ１から電源端子ＶＤＤに電流が流れることを抑制することができる。

また、本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＧＮＤとの間に、ダイオードＤ４２、ノード３４、およびダイオードＤ４７を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＧＮＤの電位よりも低くなった場合であっても、ダイオードＤ４７が逆バイアスとなるため、電源端子ＧＮＤから信号端子Ｔ１に電流が流れることを抑制することができる。

以上で説明した本実施の形態により、サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することができる。

＜実施の形態６＞
次に、実施の形態６について説明する。図１１は、実施の形態６にかかる半導体装置を示す回路図である。本実施の形態にかかる半導体装置では、電源端子ＶＤＤ１から電源供給を受ける内部回路３１_１と、電源端子ＶＤＤ２から電源供給を受ける内部回路３１_２とを備える点が、実施の形態５で説明した半導体装置と異なる。なお、図１１において、図９に示した実施の形態５にかかる半導体装置と同一の構成要素には同一の符号を付し、重複した説明は適宜省略する。

本実施の形態にかかる半導体装置は、実施の形態５にかかる半導体装置が備える電源端子ＶＤＤ（図１１の電源端子ＶＤＤ１に対応）、電源端子ＧＮＤ、内部回路３１（図１１の内部回路３１_１に対応）、信号端子Ｔ１、Ｔ２、クランプ回路３２、およびダイオードＤ４１〜Ｄ４７に加えて、電源端子ＶＤＤ２（第９の電源端子）、内部回路３１_２（第６の内部回路）、信号端子Ｔ３（第６の信号端子）、信号端子Ｔ４、およびダイオードＤ５１〜Ｄ５７を備える。本実施の形態にかかる半導体装置において、クランプ回路３２およびダイオードＤ４１〜Ｄ４７、Ｄ５１〜Ｄ５７は、静電気放電保護回路を構成している。なお、本実施の形態において、ダイオードには順方向バイアス（つまり、所定の電圧以上のバイアス）が印加された場合に電流が流れるものとし、逆方向バイアスが印加された場合は電流が流れないものとする。

内部回路３１_２は信号端子Ｔ３、Ｔ４と接続されており、この信号端子Ｔ３、Ｔ４を経由して内部回路３１_２に所定の信号が供給される。また、内部回路３１_２は、高電位側の電源端子ＶＤＤ２と低電位側の電源端子ＧＮＤ（接地電位）と接続されている。

ダイオードＤ５１（第２２のダイオード）のアノードは内部回路３１_２の信号端子Ｔ３と接続され、カソードはノード３３と接続されている。ダイオードＤ５２（第２３のダイオード）のアノードはノード３４と接続され、カソードは信号端子Ｔ３と接続されている。同様に、ダイオードＤ５３のアノードは内部回路３１_２の信号端子Ｔ４と接続され、カソードはノード３３と接続されている。ダイオードＤ５４のアノードはノード３４と接続され、カソードは信号端子Ｔ４と接続されている。

なお、図１１では内部回路３１_２が２つの信号端子Ｔ３、Ｔ４を備える場合を例として示すが、信号端子の数は１つであってもよく、また３つ以上であってもよい。信号端子が３つ以上の場合においても信号端子Ｔ３、Ｔ４と同様に、アノードが信号端子と接続され、カソードがノード３３と接続されたダイオードと、アノードがノード３４と接続され、カソードが信号端子と接続されたダイオードを設ける。また、信号端子Ｔ３、Ｔ４は入力端子であってもよく、また出力端子であってもよく、更に双方向に通信ができる入出力端子であってもよい。

ダイオードＤ５５（第２４のダイオード）のアノードは電源端子ＧＮＤと接続され、カソードは電源端子ＶＤＤ２と接続されている。ダイオードＤ５６（第２５のダイオード）のアノードは電源端子ＶＤＤ２と接続され、カソードはノード３３と接続されている。ダイオードＤ５７（第２６のダイオード）のアノードはノード３４と接続され、カソードは電源端子ＧＮＤと接続されている。

本実施の形態においても、クランプ回路３２は、ノード３３とノード３４との間に設けられている。クランプ回路３２は、通常動作時にノード３３とノード３４とを非導通状態とし、ノード３３とノード３４との間にサージ電圧が印加された際にノード３３とノード３４とを導通状態とする。これにより、サージ電圧により発生したサージ電流をノード３３からノード３４に逃がすことができる。なお、クランプ回路３２の詳細な構成については、実施の形態１で説明したクランプ回路と同様であるので重複した説明は省略する。

次に、本実施の形態にかかる半導体装置にサージ電圧（ＥＳＤストレス）が印加された場合について説明する。

サージ電圧が電源端子ＶＤＤ２に印加された場合（電源端子ＶＤＤ２を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は電源端子ＶＤＤ２、ダイオードＤ５６、クランプ回路３２、ダイオードＤ５７、電源端子ＧＮＤの順に流れる。サージ電圧が信号端子Ｔ３に印加された場合（信号端子Ｔ３を正電圧端子、電源端子ＧＮＤを負電圧端子とする）、サージ電流は信号端子Ｔ３、ダイオードＤ５１、クランプ回路３２、ダイオードＤ５７、電源端子ＧＮＤの順に流れる。

サージ電圧が電源端子ＶＤＤ２に印加された場合（電源端子ＶＤＤ２を正電圧端子、信号端子Ｔ３を負電圧端子とする）、サージ電流は電源端子ＶＤＤ２、ダイオードＤ５６、クランプ回路３２、ダイオードＤ５２、信号端子Ｔ３の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、信号端子Ｔ３を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ５５、ダイオードＤ５６、クランプ回路３２、ダイオードＤ５２、信号端子Ｔ３の順に流れる。

サージ電圧が信号端子Ｔ３に印加された場合（信号端子Ｔ３を正電圧端子、電源端子ＶＤＤ２を負電圧端子とする）、サージ電流は信号端子Ｔ３、ダイオードＤ５１、クランプ回路３２、ダイオードＤ５７、ダイオードＤ５５、電源端子ＶＤＤ２の順に流れる。サージ電圧が電源端子ＧＮＤに印加された場合（電源端子ＧＮＤを正電圧端子、電源端子ＶＤＤ２を負電圧端子とする）、サージ電流は電源端子ＧＮＤ、ダイオードＤ５５、電源端子ＶＤＤ２の順に流れる。

なお、信号端子Ｔ４にサージ電圧が印加された場合についても、信号端子Ｔ３にサージ電圧が印加された場合と同様である。また、電源端子ＶＤＤ１、ＧＮＤ、信号端子Ｔ１、Ｔ２にサージ電圧が印加された場合については、実施の形態５で説明した場合と同様である。

以上で説明したように、本実施の形態にかかる半導体装置では、各端子にサージ電圧が印加された場合であっても、サージ電圧により発生するサージ電流を上記に示した経路で逃がすことができるので、サージ電圧から内部回路３１_１、３１_２を保護することができる。

更に本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＶＤＤ１との間に、ダイオードＤ４１、ノード３３、およびダイオードＤ４６を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＶＤＤ１の電位よりも高くなった場合であっても、ダイオードＤ４６が逆バイアスとなるため、信号端子Ｔ１から電源端子ＶＤＤ１に電流が流れることを抑制することができる。

また、信号端子Ｔ３と電源端子ＶＤＤ２との間に、ダイオードＤ１１、ノード１３、およびダイオードＤ１６を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ３の電位が電源端子ＶＤＤ２の電位よりも高くなった場合であっても、ダイオードＤ５６が逆バイアスとなるため、信号端子Ｔ３から電源端子ＶＤＤ２に電流が流れることを抑制することができる。

また、本実施の形態にかかる半導体装置では、信号端子Ｔ１と電源端子ＧＮＤとの間に、ダイオードＤ４２、ノード３４、およびダイオードＤ４７を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ１の電位が電源端子ＧＮＤの電位よりも低くなった場合であっても、ダイオードＤ４７が逆バイアスとなるため、電源端子ＧＮＤから信号端子Ｔ１に電流が流れることを抑制することができる。

また、本実施の形態にかかる半導体装置では、信号端子Ｔ３と電源端子ＧＮＤとの間に、ダイオードＤ５２、ノード３４、およびダイオードＤ５７を設けている。よって、サージ電圧が印加されていない状態において、信号端子Ｔ３の電位が電源端子ＧＮＤの電位よりも低くなった場合であっても、ダイオードＤ５７が逆バイアスとなるため、電源端子ＧＮＤから信号端子Ｔ３に電流が流れることを抑制することができる。

以上で説明した本実施の形態により、サージ電圧が印加されていない状態において信号端子と電源端子との間にダイオードを介して電流が流れることを抑制することができる静電気放電保護回路を備えた半導体装置を提供することができる。

なお、図１１では半導体装置が２つの内部回路を備える場合を例として説明したが、本実施の形態にかかる半導体装置では内部回路を３つ以上備えていてもよい。

＜その他の実施の形態＞
以下、その他の実施の形態について説明する。
実施の形態１乃至６にかかる半導体装置は、基板と、当該基板上に配置された絶縁層と、当該絶縁層上に配置された半導体層と、を備える多層基板上に形成してもよい。例えば、多層基板にはシリコン・オン・インシュレータ技術を用いて作製したＳＯＩ（Silicon on Insulator）基板を用いることができる。

ＳＯＩ基板を採用することで、トレンチを用いて素子を分離することができる。よって、ｐｎ接合を介さない理想的な素子間分離が可能となる。このため、素子間の寄生ｐｎ接合に起因する非理想的な回路の挙動を排除することができる。ここで、非理想的な回路の挙動とは、例えば信号端子に供給される直流電圧が電源電圧よりも高くなった場合に、素子間の寄生ｐｎ接合を介して電流が流れるような挙動である。

なお、本実施の形態において、シリコン・オン・インシュレータ技術を用いた基板は、バルクシリコン基板と、当該バルクシリコン基板の上に形成された酸化シリコン層と、当該酸化シリコン層の上に形成されたシリコン薄膜層（素子が形成される層）と、を備える基板に限定される訳ではない。例えば、石英基板、サファイア基板などの絶縁体基板の上に直接シリコン薄膜層を形成した基板、また任意の基板の上に絶縁層を形成し、当該絶縁層の上にシリコン薄膜層を形成した基板であってもよい。

また、実施の形態１乃至６にかかる半導体装置が備えるクランプ回路には、下記に示すクランプ回路を用いてもよい。図１２〜図２１は、クランプ回路の一例を示す回路図である。

図１２に示すクランプ回路は、容量素子Ｃ２と抵抗素子Ｒ２とが直列に接続されたＣＲ回路と、Ｎ型のＭＯＳＦＥＴ（５３）とを用いて構成されている。ＭＯＳＦＥＴ（５３）のドレインは高電位側のノード５１と接続され、ソースは低電位側のノード５２と接続されている。容量素子Ｃ２の一端はノード５１と接続され、他端はＭＯＳＦＥＴ（５３）のゲートと接続されている。抵抗素子Ｒ２の一端はノード５２と接続され、他端はＭＯＳＦＥＴ（５３）のゲートと接続されている。

図１２に示すクランプ回路では、通常動作時は、抵抗素子Ｒ２の両端の電位差はゼロであるが、ノード５１の電位が急激に増加した場合は、容量素子Ｃ２が急激に充電されるため抵抗素子Ｒ２の両端の電位差が増加する。これにより、ＭＯＳＦＥＴ（５３）のゲート電圧が上昇しＭＯＳＦＥＴ（５３）がオン状態となる。よって、ノード５１とノード５２とが導通状態となる。換言すると、容量素子Ｃ２と抵抗素子Ｒ２とが直列に接続されたＣＲ回路の時定数を用いて、ノード５１にサージ電圧が印加されたことを検知することができる。

図１３に示すクランプ回路は、Ｐ型のＭＯＳＦＥＴ（５４）とトリガ回路５５とを用いて構成されている。ＭＯＳＦＥＴ（５４）のソースは高電位側のノード５１と接続され、ドレインは低電位側のノード５２と接続され、ゲートはトリガ回路５５と接続されている。トリガ回路５５は、ＭＯＳＦＥＴ（５４）のゲートに駆動信号を供給する。トリガ回路５５は、ノード５１とノード５２との間の電位差をモニタし、ノード５１にサージ電圧が印加された際にＭＯＳＦＥＴ（５４）をオン状態にすることで、サージ電圧により発生したサージ電流をノード５１からノード５２に逃がす。トリガ回路５５は、例えば図３に示したトリガ回路１５のように、容量素子と抵抗素子と駆動回路とを用いて構成することができる。

図１４に示すクランプ回路は、トリガ回路５５とＮＰＮ型のバイポーラトランジスタ５６とを用いて構成されている。バイポーラトランジスタ５６のコレクタは高電位側のノード５１と接続され、エミッタは低電位側のノード５２と接続され、ベースはトリガ回路５５と接続されている。トリガ回路５５は、バイポーラトランジスタ５６のベースに駆動信号を供給する。トリガ回路５５は、ノード５１とノード５２との間の電位差をモニタし、ノード５１にサージ電圧が印加された際にバイポーラトランジスタ５６をオン状態にすることで、サージ電圧により発生したサージ電流をノード５１からノード５２に逃がす。

図１５に示すクランプ回路は、容量素子Ｃ３と抵抗素子Ｒ３とが直列に接続されたＣＲ回路と、ＮＰＮ型のバイポーラトランジスタ５６とを用いて構成されている。バイポーラトランジスタ５６のコレクタは高電位側のノード５１と接続され、エミッタは低電位側のノード５２と接続されている。容量素子Ｃ３の一端はノード５１と接続され、他端はバイポーラトランジスタ５６のベースと接続されている。抵抗素子Ｒ３の一端はノード５２と接続され、他端はバイポーラトランジスタ５６のベースと接続されている。

図１５に示すクランプ回路では、通常動作時は、抵抗素子Ｒ３の両端の電位差はゼロであるが、ノード５１の電位が急激に増加した場合は、容量素子Ｃ３が急激に充電されるため抵抗素子Ｒ３の両端の電位差が増加する。これにより、バイポーラトランジスタ５６のベース電圧が上昇しバイポーラトランジスタ５６がオン状態となる。よって、ノード５１とノード５２とが導通状態となる。換言すると、容量素子Ｃ３と抵抗素子Ｒ３とが直列に接続されたＣＲ回路の時定数を用いて、ノード５１にサージ電圧が印加されたことを検知することができる。

図１６に示すクランプ回路は、容量素子Ｃ４およびＮＰＮ型のバイポーラトランジスタ５６を用いて構成されている。バイポーラトランジスタ５６のコレクタは高電位側のノード５１と接続され、エミッタは低電位側のノード５２と接続されている。容量素子Ｃ４の一端はノード５１と接続され、他端はバイポーラトランジスタ５６のベースと接続されている。図１６に示すクランプ回路は、図１５に示すクランプ回路の抵抗素子Ｒ３の役割を、バイポーラトランジスタ５６のベース−エミッタ接合ダイオードで代替させている。

図１７に示すクランプ回路は、トリガ回路５７とＰＮＰ型のバイポーラトランジスタ５８とを用いて構成されている。バイポーラトランジスタ５８のエミッタは高電位側のノード５１と接続され、コレクタは低電位側のノード５２と接続され、ベースはトリガ回路５７と接続されている。トリガ回路５７は、バイポーラトランジスタ５８のベースに駆動信号を供給する。トリガ回路５７は、ノード５１とノード５２との間の電位差をモニタし、ノード５１にサージ電圧が印加された際にバイポーラトランジスタ５８をオン状態にすることで、サージ電圧により発生したサージ電流をノード５１からノード５２に逃がす。

図１８に示すクランプ回路は、トリガ回路６１とサイリスタ６２とを用いて構成されている。サイリスタ６２のアノードは高電位側のノード５１と接続され、カソードは低電位側のノード５２と接続され、ゲートはトリガ回路６１と接続されている。トリガ回路６１は、ノード５１とノード５２との間の電位差をモニタし、ノード５１にサージ電圧が印加された際にサイリスタ６２をオン状態とする。

図１９に示すクランプ回路は、直列に接続された複数のダイオード素子を備える。複数のダイオード素子のアノード側は高電位側のノード５１と接続され、カソード側は低電位側のノード５２と接続されている。ダイオード素子の数は、通常動作時にはダイオード素子がオン状態とならず、且つサージ電圧がノード５１に印加された場合にはダイオード素子がオン状態となるような数とすることができる。

図２０に示すクランプ回路は、アノードが低電位側のノード５２と接続され、カソードが高電位側のノード５１と接続されているダイオード素子を備える。なお、ダイオード素子は、図２１に示すツェナーダイオードであってもよい。通常動作時には、ダイオード素子は逆バイアスとなる。サージ電圧がノード５１に印加された場合には、ダイオード素子がブレイクダウン状態となり、サージ電流をノード５１からノード５２へ逃がす。

この方式では、サージ電圧がノード５１に印加された場合に、ダイオード素子にかかる電圧が大きくなるため、ダイオード素子が消費する電力、つまりダイオード素子にかかる電圧とサージ電流との積が大きくなる。ダイオード素子は、この消費電力に耐えられるように、十分に大きいサイズのものを用いる。上記実施の形態１乃至６で説明したように、クランプ回路は回路全体で１つあればよい。よって、仮にクランプ回路に用いるダイオード素子のサイズが大きくなったとしても、回路全体に与える影響は小さい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１１、２１、３１ 内部回路
１２、２２、３２ クランプ回路
１３、２３、３３、３４ ノード
１５ トリガ回路
１６ ＭＯＳＦＥＴ
１７ 駆動回路

Claims (20)

1. 高電位側の第１の電源端子と低電位側の第２の電源端子との間に接続された第１の内部回路と、
   アノードが前記第１の内部回路の第１の信号端子と接続され、カソードが第１のノードと接続された第１のダイオードと、
   アノードが前記第２の電源端子と接続され、カソードが前記第１の信号端子と接続された第２のダイオードと、
   アノードが前記第２の電源端子と接続され、カソードが前記第１の電源端子と接続された第３のダイオードと、
   アノードが前記第１の電源端子と接続され、カソードが前記第１のノードと接続された第４のダイオードと、
   前記第１のノードと前記第２の電源端子との間に設けられ、通常動作時に前記第１のノードと前記第２の電源端子とを非導通状態とし、前記第１のノードと前記第２の電源端子との間にサージ電圧が印加された際に前記第１のノードと前記第２の電源端子とを導通状態とする第１のクランプ回路と、を備える、
   半導体装置。
2. 高電位側の第３の電源端子と前記第２の電源端子との間に接続された第２の内部回路と、
   アノードが前記第２の内部回路の第２の信号端子と接続され、カソードが前記第１のノードと接続された第５のダイオードと、
   アノードが前記第２の電源端子と接続され、カソードが前記第２の信号端子と接続された第６のダイオードと、
   アノードが前記第２の電源端子と接続され、カソードが前記第３の電源端子と接続された第７のダイオードと、
   アノードが前記第３の電源端子と接続され、カソードが前記第１のノードと接続された第８のダイオードと、を更に備える、
   請求項１に記載の半導体装置。
3. 前記第１のクランプ回路は、
   前記第１のノードと前記第２の電源端子との間に設けられ、オン状態において前記第１のノードと前記第２の電源端子とを電気的に接続するＭＯＳＦＥＴと、
   前記ＭＯＳＦＥＴのゲートに駆動信号を供給するトリガ回路と、を備え、
   前記トリガ回路は、前記第１のノードと前記第２の電源端子との間の電位差をモニタし、前記第１のノードにサージ電圧が印加された際に前記ＭＯＳＦＥＴをオン状態にする、
   請求項１に記載の半導体装置。
4. 前記トリガ回路は、容量素子と抵抗素子とが直列に接続されたＣＲ回路を備え、前記ＣＲ回路の一端が前記第１のノードと接続され、前記ＣＲ回路の他端が前記第２の電源端子と接続され、
   前記ＣＲ回路の時定数を用いて前記第１のノードにサージ電圧が印加されたことを検知する、
   請求項３に記載の半導体装置。
5. 前記半導体装置は、基板と、当該基板上に配置された絶縁層と、当該絶縁層上に配置された半導体層と、を備える多層基板上に形成されている、請求項１に記載の半導体装置。
6. 高電位側の第４の電源端子と低電位側の第５の電源端子との間に接続された第３の内部回路と、
   アノードが前記第３の内部回路の第３の信号端子と接続され、カソードが前記第４の電源端子と接続された第９のダイオードと、
   アノードが第２のノードと接続され、カソードが前記第３の信号端子と接続された第１０のダイオードと、
   アノードが前記第５の電源端子と接続され、カソードが前記第４の電源端子と接続された第１１のダイオードと、
   アノードが前記第２のノードと接続され、カソードが前記第５の電源端子と接続された第１２のダイオードと、
   前記第４の電源端子と前記第２のノードとの間に設けられ、通常動作時に前記第４の電源端子と前記第２のノードとを非導通状態とし、前記第４の電源端子と前記第２のノードの間にサージ電圧が印加された際に前記第４の電源端子と前記第２のノードとを導通状態とする第２のクランプ回路と、を備える、
   半導体装置。
7. 高電位側の前記第４の電源端子と低電位側の第６の電源端子との間に接続された第４の内部回路と、
   アノードが前記第４の内部回路の第４の信号端子と接続され、カソードが前記第４の電源端子と接続された第１３のダイオードと、
   アノードが前記第２のノードと接続され、カソードが前記第４の信号端子と接続された第１４のダイオードと、
   アノードが前記第６の電源端子と接続され、カソードが前記第４の電源端子と接続された第１５のダイオードと、
   アノードが前記第２のノードと接続され、カソードが前記第６の電源端子と接続された第１６のダイオードと、を更に備える、
   請求項６に記載の半導体装置。
8. 前記第２のクランプ回路は、前記第４の電源端子と前記第２のノードとの間に設けられ、オン状態において前記第４の電源端子と前記第２のノードとを電気的に接続するＭＯＳＦＥＴと、
   前記ＭＯＳＦＥＴのゲートに駆動信号を供給するトリガ回路と、を備え、
   前記トリガ回路は、前記第４の電源端子と前記第２のノードとの間の電位差をモニタし、前記第４の電源端子にサージ電圧が印加された際に前記ＭＯＳＦＥＴをオン状態にする、
   請求項６に記載の半導体装置。
9. 前記トリガ回路は、容量素子と抵抗素子とが直列に接続されたＣＲ回路を備え、前記ＣＲ回路の一端が前記第４の電源端子と接続され、前記ＣＲ回路の他端が前記第２のノードと接続され、
   前記ＣＲ回路の時定数を用いて前記第４の電源端子にサージ電圧が印加されたことを検知する、
   請求項８に記載の半導体装置。
10. 前記半導体装置は、基板と、当該基板上に配置された絶縁層と、当該絶縁層上に配置された半導体層と、を備える多層基板上に形成されている、請求項６に記載の半導体装置。
11. 高電位側の第７の電源端子と低電位側の第８の電源端子との間に接続された第５の内部回路と、
    アノードが前記第５の内部回路の第５の信号端子と接続され、カソードが第３のノードと接続された第１７のダイオードと、
    アノードが第４のノードと接続され、カソードが前記第５の信号端子と接続された第１８のダイオードと、
    アノードが前記第８の電源端子と接続され、カソードが前記第７の電源端子と接続された第１９のダイオードと、
    アノードが前記第７の電源端子と接続され、カソードが前記第３のノードと接続された第２０のダイオードと、
    アノードが前記第４のノードと接続され、カソードが前記第８の電源端子と接続された第２１のダイオードと、
    前記第３のノードと前記第４のノードとの間に設けられ、通常動作時に前記第３のノードと前記第４のノードとを非導通状態とし、前記第３のノードと前記第４のノードの間にサージ電圧が印加された際に前記第３のノードと前記第４のノードとを導通状態とする第３のクランプ回路と、を備える、
    半導体装置。
12. 高電位側の第９の電源端子と低電位側の前記第８の電源端子との間に接続された第６の内部回路と、
    アノードが前記第６の内部回路の第６の信号端子と接続され、カソードが前記第３のノードと接続された第２２のダイオードと、
    アノードが第４のノードと接続され、カソードが前記第６の信号端子と接続された第２３のダイオードと、
    アノードが前記第８の電源端子と接続され、カソードが前記第９の電源端子と接続された第２４のダイオードと、
    アノードが前記第９の電源端子と接続され、カソードが前記第３のノードと接続された第２５のダイオードと、
    アノードが前記第４のノードと接続され、カソードが前記第８の電源端子と接続された第２６のダイオードと、を更に備える、
    請求項１１に記載の半導体装置。
13. 前記第３のクランプ回路は、前記第３のノードと前記第４のノードとの間に設けられ、オン状態において前記第３のノードと前記第４のノードとを電気的に接続するＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴのゲートに駆動信号を供給するトリガ回路と、を備え、
    前記トリガ回路は、前記第３のノードと前記第４のノードとの間の電位差をモニタし、前記第３のノードにサージ電圧が印加された際に前記ＭＯＳＦＥＴをオン状態にする、
    請求項１１に記載の半導体装置。
14. 前記トリガ回路は、容量素子と抵抗素子とが直列に接続されたＣＲ回路を備え、前記ＣＲ回路の一端が前記第３のノードと接続され、前記ＣＲ回路の他端が前記第２のノードと接続され、
    前記ＣＲ回路の時定数を用いて前記第３のノードにサージ電圧が印加されたことを検知する、
    請求項１３に記載の半導体装置。
15. 前記半導体装置は、基板と、当該基板上に配置された絶縁層と、当該絶縁層上に配置された半導体層と、を備える多層基板上に形成されている、請求項１１に記載の半導体装置。
16. 前記第１のクランプ回路は、
    前記第１のノードと前記第２の電源端子との間に設けられ、オン状態において前記第１のノードと前記第２の電源端子とを電気的に接続するバイポーラトランジスタと、
    前記バイポーラトランジスタのベースに駆動信号を供給するトリガ回路と、を備え、
    前記トリガ回路は、前記第１のノードと前記第２の電源端子との間の電位差をモニタし、前記第１のノードにサージ電圧が印加された際に前記バイポーラトランジスタをオン状態にする、
    請求項１に記載の半導体装置。
17. 前記トリガ回路は、容量素子と抵抗素子とが直列に接続されたＣＲ回路を備え、前記ＣＲ回路の一端が前記第１のノードと接続され、前記ＣＲ回路の他端が前記第２の電源端子と接続され、
    前記ＣＲ回路の時定数を用いて前記第１のノードにサージ電圧が印加されたことを検知する、
    請求項１６に記載の半導体装置。
18. 前記第１のクランプ回路は、アノードが前記第２の電源端子に接続され、カソードが前記第１のノードに接続されたダイオード素子を含む、請求項１に記載の半導体装置。
19. 前記ダイオード素子はツェナーダイオードである、請求項１８に記載の半導体装置。
20. 前記第１のクランプ回路は、アノード側が前記第１のノードに接続され、カソード側が前記第２の電源端子に接続された複数のダイオード素子を含む、請求項１に記載の半導体装置。
    
    

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