JP7462653B2 - 高電圧許容型高速インターフェースのための低漏れ電流による電気的過負荷保護 - Google Patents

高電圧許容型高速インターフェースのための低漏れ電流による電気的過負荷保護 Download PDF

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Description

本発明の実施形態は、電子システムに関し、より具体的には、低漏れ、低容量、および／または高電圧耐性電気過剰応力保護に関する。
特定の電子システムは、電気過剰応力事象、または急速に変化する電圧と高電力とを有する短時間の電気信号にさらされ得る。電気過剰応力事象としては、例えば、物体または人から電子システムへの電荷の急な放出から生じる電気過剰応力（ＥＯＳ）および静電気放電（ＥＳＤ）が挙げられる。
電気過剰応力事象は、ＩＣの比較的小さい領域で過電圧条件および高レベルの電力損失を発生させることによって集積回路（ＩＣ）を損傷または破壊する可能性がある。高電力損失は、ＩＣ温度を上昇させ得、ゲートオキシドパンチスルー、ジャンクション損傷、金属損傷、および表面電荷蓄積などの多くの問題につながり得る。
低漏れ電流と、低静電容量と、を伴う電気過剰応力保護が提供される。特定の実施形態では、半導体チップは、チップの電気的インターフェースのパッドで電気過剰応力から保護するための電力クランプを含む。電力クランプは、少なくとも１つの隔離遮断電圧デバイスによってパッドから隔離されている。パッドと電力クランプとの間に隔離遮断電圧デバイスを介在させることによって、パッドは電力クランプの静電容量から遮蔽され、および／またはパッドにおける漏れ電流の量が低減される。よって、電気インターフェースは、半導体チップを損傷する可能性のある電気過剰応力の存在下で堅牢性を維持しながら、高速、迅速な信号伝達、および／または低静電損失で動作することができる。
一態様では、低漏れ電流と、高電圧耐性電気過剰応力保護と、を伴う半導体ダイが提供される。半導体ダイは、信号パッドと、信号パッドに電気的に接続された内部回路と、隔離されたノードに電気的に接続された電力クランプと、信号パッドと隔離されたノードとの間に電気的に接続された１つ以上の隔離遮断電圧デバイスと、を含む。１つ以上の隔離遮断電圧デバイスは、電力クランプの静電容量から信号パッドを隔離するように動作可能である。
別の態様では、半導体チップのための電気インターフェースが提供される。電気インターフェースは、信号パッドと、信号パッドに電気的に接続された内部回路と、隔離されたノードに電気的に接続された電力クランプと、電力クランプの静電容量から信号パッドを隔離するための手段と、を含む。隔離するための手段は、信号パッドと隔離されたノードとの間に電気的に接続されている。
別の態様では、低静電容量と、低漏れ電流と、を伴う電気過剰応力保護を提供する方法が提供される。本方法は、半導体ダイの信号パッドにおいて電気過剰応力事象を受容することと、隔離されたノードに電気的に接続された電力クランプを使用して電気過剰応力事象を放出することと、信号パッドと隔離されたノードとの間に介在している少なくとも１つの隔離遮断電圧デバイスを使用して、電力クランプの静電容量から信号パッドを隔離することと、を含む。
別の態様では、電気過剰応力に対する双方向保護を伴う半導体ダイが提供される。半導体ダイは、第１のパッドと、第２のパッドと、第１のパッドと第２のパッドとの間に電気的に接続され、かつ第２のパッドの電圧に対して第１のパッドの電圧を増加させる電気過剰応力に応答して起動するように構成された順方向保護ＳＣＲと、第１のパッドと第２のパッドとの間に順方向保護ＳＣＲと平行に電気的に接続され、かつ第２のパッドの電圧に対して第１のパッドの電圧を減少させる電気過剰応力に応答して起動するように構成された逆保護ＳＣＲと、を含む。ある特定の実施形態において、順方向保護ＳＣＲまたは逆保護ＳＣＲのうちの少なくとも１つは、１つ以上のゲートダイオードを含む。
一実施形態によるチップインターフェースの概略図である。 別の実施形態によるチップインターフェースの概略図である。 別の実施形態によるチップインターフェースの概略図である。 別の実施形態によるチップインターフェースの概略図である。 別の実施形態によるチップインターフェースの概略図である。 別の実施形態によるチップインターフェースの概略図である。 保護回路のレイアウトの一実施形態の平面図である。 ゲートダイオードのレイアウトの一実施形態の平面図である。 ゲートダイオードのレイアウトの別の実施形態の平面図である。 別の実施形態によるゲートダイオードの断面である。 別の実施形態によるゲートダイオードの断面である。 ゲートダイオードのゲートおよび第１の金属層のレイアウトの一実施形態の平面図である。 ゲートダイオードのゲート、第１の金属層、および第２の金属層のレイアウトの一実施形態の平面図である。 ゲートダイオードのゲート、第２の金属層、および第３の金属層のレイアウトの一実施形態の平面図である。 ゲートダイオードのゲート、第３の金属層、および第４の金属層のレイアウトの一実施形態の平面図である。 ゲートダイオードのゲート、第４の金属層、および第５の金属層のレイアウトの一実施形態の平面図である。 ゲートダイオードのゲート、第５の金属層、および第６の金属層のレイアウトの一実施形態の平面図である。 ゲートダイオードのゲート、第６の金属層、および第７の金属層のレイアウトの一実施形態の平面図である。 逆保護ダイオードのレイアウトの一実施形態の平面図である。 一実施形態による電力クランプの概略図である。 別の実施形態による電力クランプの概略図である。 図６の電力クランプのための１ｋＶ人体モデル（ＨＢＭ）時間掃引シミュレーションの一例のグラフである。 図２Ａのチップインターフェースの一実施態様のための漏れ電流対温度の一例のグラフである。 図２Ａのチップインターフェースの一実施態様のための寄生容量対温度の一例のグラフである。 保護回路のレイアウトの一実施形態の平面図である。 保護回路のレイアウトの別の実施形態の平面図である。 一実施形態による双方向保護回路の概略図である。 一実施形態による順方向保護ＳＣＲの断面である。 一実施形態による逆保護ＳＣＲの断面である。 図１３Ａの逆保護ＳＣＲの一部の回路図である。 別の実施形態によるチップインターフェースの概略図である。 双方向保護回路のレイアウトの一実施形態の平面図である。 順方向保護ＳＣＲのレイアウトの一実施形態の平面図である。 逆保護ＳＣＲのレイアウトの別の実施形態の平面図である。 図１１の双方向保護回路の一実施態様のための異なる温度に対する電流対電圧のグラフである。 図１１の双方向保護回路の一実施態様のための電流対電圧ＴＬＰ特性のグラフである。 図１１の双方向保護回路の一実施態様のための容量対周波数特性のグラフである。 図１１の双方向保護回路の一実施態様のための電圧対時間ＴＬＰ特性のグラフである。
以下の実施形態の詳細な説明では、本発明の特定の実施形態のさまざまな説明を提示する。しかしながら、本発明は、多数の異なるやり方で具現化することができる。この説明では、同じ参照番号が同一のまたは機能的に類似した要素を示し得る図面を参照する。図に示す要素が必ずしも正確な比率で描かれているわけではないことを理解されたい。また、特定の実施形態は、図面に示されているよりも多くの要素および／または図面に示されている要素のサブセットを含み得ることを理解されたい。さらに、いくつかの実施形態は、２つ以上の図面からの特徴の適切な任意の組み合わせを組み込むことができる。
特定の電子システムは、電気過剰応力事象から回路または構成要素を保護するための過剰応力保護回路を含む。電子システムが信頼できることを保証するのを助けるために、メーカーは定義された応力条件下で電子システムをテストすることができ、定義された応力条件は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ（ＩＥＣ）、およびＡｕｔｏｍｏｔｉｖｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＡＥＣ）などの様々な組織が設定した基準によって説明できる。基準は、電気過剰応力（ＥＯＳ）および／または静電気放電（ＥＳＤ）を含む、広範な多数の電気過剰応力事象をカバーし得る。
１つ以上の隔離遮断電圧装置によりパッドから隔離された電力クランプ
低漏れ電流と、低静電容量と、を伴う電気過剰応力保護が提供される。特定の実施形態では、半導体チップは、チップの電気的インターフェースのパッドで電気過剰応力から保護するための電力クランプを含む。電力クランプは、少なくとも１つの隔離遮断電圧デバイスによってパッドから隔離されている。パッドと電力クランプとの間に隔離遮断電圧デバイスを介在させることによって、パッドは電力クランプの静電容量から遮蔽され、および／またはパッドにおける漏れ電流の量が低減される。よって、電気インターフェースは、半導体チップを損傷する可能性のある電気過剰応力の存在下で堅牢性を維持しながら、高速、迅速な信号伝達、および／または低静電損失で動作することができる。
このような電気過剰応力保護スキームは、漏れ電流および／または容量に対する厳しい制約で動作するパッドを含むが、これらに限定されない、幅広いパッドに適している。例えば、本明細書の教示を使用して、高精細マルチメディアインターフェース（ＨＤＭＩ(登録商標)）の家電制御（ＣＥＣ）パッドに保護を提供することができる。
隔離遮断電圧デバイスの例には、遮断電圧を超える電圧で伝導しながら、遮断電圧を下回る伝導をほとんどまたはまったく呈しない隔離ダイオード、隔離サイリスタ、および／または他のデバイスが含まれるが、これらに限定されない。
図１Ａは、一実施形態によるチップインターフェース１０の概略図である。チップインターフェース１０は、チップピンまたはパッド１と、内部回路２と、隔離ダイオード３と、電力クランプ９と、を含む。チップインターフェース１０は、半導体ダイまたはチップのための電気インターフェースの一部に対応する。
図示の実施形態では、隔離ダイオード３は、内部回路２の動作に対する電力クランプ９の寄生容量の影響を低減するのを助けるために含まれている。図１Ａに示すように、隔離ダイオード３は、パッド１とアース等の基準電圧との間の電力クランプ９と直列に電気的に接続されている。ある特定の実施態様では、基準電圧は、接地パッドなど、チップの別のパッドに接続されている。
隔離ダイオードを伴う実施形態が示されているが、本明細書の教示は、他のタイプの隔離遮断電圧デバイスにも適用可能である。例えば、隔離ダイオード、隔離サイリスタ、および／または他の隔離遮断電圧デバイスを使用することができる。さらに、本明細書の教示は、異なるタイプの２つ以上の隔離遮断電圧デバイスの組み合わせを使用する実装にも適用可能である。例えば、１つ以上の隔離ダイオードは、信号パッドと隔離されたノードとの間の１つ以上の隔離サイリスタと直列に電気的に接続することができる。
電力クランプ９は、内部回路２に電気過剰応力保護を提供する。例えば、電力クランプ９は、電気的な過剰応力が、パッド１の電圧を（基準電圧と比べて）増加させ、トリガ電圧に到達させるときに、順方向保護を提供するように起動する。図１Ａには図示されていないが、ある特定の実施態様では、チップインターフェース１０は、パッド１の電圧を基準電圧に比して減少させる電気過剰応力から保護するための逆保護回路をさらに含む。
電力クランプ９と隔離ダイオード３との間のノードは、半導体ダイのパッドまたはピンに直接接続されていない隔離されたノード１１に対応する。むしろ、隔離されたノード１１は、隔離ダイオード３によってパッド１から電気的に隔離され、（例えば、基準電圧が接地パッドによって提供される実装では）電力クランプ９によって基準電圧から電気的に隔離される。隔離されたノード１１は、本明細書では仮想供給とも称する。
ある特定の電気過剰応力保護回路は、保護回路のトリガ電圧と保護回路の保持電圧との差に対応する、比較的大量のスナップバックを呈する。大量のスナップバックを有する保護回路は、特定の望ましい特性を有し得るが、特定の用途には適していない場合がある。例えば、そのような保護回路の大量のスナップバックおよび／または低保持電圧は、特定のタイプの内部回路および／またはパッドに保護を提供するために受け入れられない場合がある。
隔離ダイオード３を含むことは、電力クランプ９の寄生容量から内部回路２を遮蔽または隔離するだけでなく、隔離ダイオード３は、過応力保護のための保持電圧を増加させ、それにより、内部回路２を保護するのに適したより広い範囲の保護回路を可能にする。隔離ダイオード３はまた、電力クランプ９の漏れ電流を低減するのに役立ち、それによって性能を向上させることができる。
特定の実施態様では、隔離ダイオード３はゲートダイオードとして実装されている。例えば、ゲートダイオードは、半導体領域（例えば、ｐ型またはｎ型半導体ウェル）内に形成されるｐ型領域（例えば、Ｐ＋領域）および半導体領域内に形成されるｎ型領域（例えば、Ｎ＋領域）を含み得る。加えて、半導体領域の表面上のｐ型領域とｎ型領域との間には、フィールドプレートまたはゲート（例えば、電界効果トランジスタの金属ゲート）が含まれている。ゲートを伴うダイオードは、本明細書ではゲートダイオードと呼ばれる。
ゲートダイオードを使用して隔離ダイオード３を実装することは、プロセス、温度、および／または電圧（ＰＶＴ）変動の存在下での低容量特性に対する制御の増加など、いくつかの利点を提供する。
図１Ｂは、別の実施形態によるチップインターフェース１５の概略図である。チップインターフェース１５が、第１の隔離ダイオード３と直列に並ぶ第２の隔離ダイオード４をさらに含むことを除いて、図１Ｂのチップインターフェース１５は、図１Ａのチップインターフェース１０と同様である。
特定の実施態様では、２つ以上の隔離ダイオードが、電力クランプと直列に含まれている。２つ以上の隔離ダイオードを含むことは、寄生容量および／または漏れ電流のさらなる低減を提供することができる。さらに、２つ以上の隔離ダイオードを含むことは、過剰応力保護のための保持電圧を増加させることができ、および／または電力クランプ９のスナップバックの悪影響を減少させることができる。２つの隔離ダイオードを伴う例を示しているが、３つ以上の隔離ダイオードを直列に含めることもできる。
図１Ｃは、別の実施形態によるチップインターフェース２０の概略図である。図１Ｃのチップインターフェース２０は、チップインターフェース２０が逆保護回路１２をさらに含むことを除いて、図１Ａのチップインターフェース１０と同様である。図１Ｃに示すように、逆保護回路１２は、パッド１と、アースなどの基準電圧との間に電気的に接続されている。
逆保護回路１２の基準電圧は、電力クランプ９の基準電圧と同じであっても異なっていてもよい。例えば、一例では、逆保護回路１２の基準電圧および電力クランプ９の基準電圧は、共用接地パッドなどの共通パッドによって提供される。別の例では、逆保護回路１２の基準電圧および電力クランプ９の基準電圧は、別個のパッドによって提供される。別個のパッドを使用する実装では、基準電圧は、同じ電圧レベルまたは異なる電圧レベルであり得る。
特定の実施態様では、逆保護回路は、パッドの電圧を減少させる電気過剰応力に対する保護を提供するために含まれている。リバース保護回路の例には、ダイオードおよび／またはシリコン制御整流器（ＳＣＲ）が含まれるが、これらに限定されない。ＳＣＲは、本明細書ではサイリスタとも呼ばれる。
図１Ｄは、別の実施形態によるチップインターフェース２５の概略図である。図１Ｄのチップインターフェース２５は、チップインターフェース２５が第１の逆保護ダイオード６と第２の逆保護ダイオード７とをさらに含むことを除いて、図１Ａのチップインターフェース１０と同様である。
図１Ｄに示すように、第１の逆保護ダイオード６は、電力クランプ９と平行に電気的に接続されており、第１の逆保護ダイオード６のアノードが、基準電圧に電気的に接続され、第１の逆保護ダイオード６のカソードが、隔離されたノード１１に電気的に接続されている。加えて、第２の逆保護ダイオード７は、第１の逆保護ダイオード６と直列に電気的に接続されており、第２の逆保護ダイオード７のアノードが、隔離されたノード１１に電気的に接続され、第２の逆保護ダイオード７のカソードが、パッド１に電気的に接続されている。
図１Ｄのチップインターフェース２５は、双方向である電気過剰応力保護回路の別の実施形態を示す。例えば、アノード性電気過剰応力事象が、パッド１の電圧を基準電圧に対して減少させると、電流は、第１の逆保護ダイオード６および第２の逆保護ダイオード７を通って伝導し、電気過剰応力を緩和する。
図１Ｅは、別の実施形態によるチップインターフェース３０の概略図である。図１Ｅのチップインターフェース３０は、チップインターフェース３０が第１の逆保護ダイオード６と、第２の逆保護ダイオード７と、第３の逆保護ダイオード８とをさらに含むことを除いて、図１Ｂのチップインターフェース１５と同様である。
図１Ｅに示すように、第１の逆保護ダイオード６、第２の逆保護ダイオード７、および第３の逆保護ダイオード８は、基準電圧とパッド１との間で直列に電気的に接続される。３つのダイオードが直列に並んでいる例を示したが、逆保護ダイオードがより多く、またはより少なく含まれていてもよい。
図１Ｅのチップインターフェース３０は、双方向である電気過剰応力保護回路の別の実施形態を例示する。
図２Ａは、別の実施形態によるチップインターフェース５０の概略図である。チップインターフェース５０は、信号パッド２１（この例では、ＨＤＭＩ(登録商標)インターフェースのＣＥＣピン）と、接地パッド２３と、隔離ダイオード３と、第１の逆保護ダイオード１３と、第２の逆保護ダイオード１４と、（この例では、約３．３Ｖのトリガ電圧を伴う）電力クランプ２９と、内部回路２２と、を含む。
チップインターフェース５０は、信号パッド２１と接地パッド２３との間に、第１の逆保護ダイオード１３および第２の逆保護ダイオード１４として直列に実装された逆保護回路を含む。逆保護回路の一例を示しているが、逆保護の他の実装も可能である。さらに、２つの逆保護ダイオードを伴う例を示しているが、より多くまたはより少ない逆保護ダイオードを含んでいてもよい。
図示の実施形態では、内部回路２２は、第１の受信ｎ型電界効果トランジスタ（ＮＦＥＴ）３１と、第２の受信ＮＦＥＴ３２と、受信器３３と、受信保護および制御回路３４と、第１の受信抵抗３５と、第２の受信抵抗３６と、を含むＣＥＣ受信部分（ＣＥＣ ＲＸ）を含む。図２Ａに示すように、受信保護および制御回路３４は、第１の受信ＮＦＥＴ３１および第２の受信ＮＦＥＴ３２のゲート電圧を制御する。
内部回路２２は、第１の送信ＮＦＥＴ４１と、第２の送信ＮＦＥＴ４２と、送信保護および制御回路４３と、を含むＣＥＣ送信部（ＣＥＣ ＴＸ）をさらに含む。図２Ａに示すように、送信保護および制御回路４３は、有効信号（ｅｎ）を受信し、第１の送信ＮＦＥＴ４１および第２の送信ＮＦＥＴ４２のゲート電圧を制御する。内部回路２２は、第１の感知抵抗器４５と第２の感知抵抗器４６とを含むＣＥＣ保護部分（ＣＥＣ ＰＲＯＴ）をさらに含み、第１の感知抵抗器４５および第２の感知抵抗器４６は、受信保護および制御回路３４および送信保護および制御回路４３に分割電圧を提供する電圧分割器として動作する。分割電圧は、信号パッド２１の電圧に関連して変化する。
図２Ｂは、保護回路のレイアウト７０の一実施形態の平面図である。レイアウト７０は、図２Ａの電気インターフェース５０のための保護回路レイアウトの一実施態様に対応する。レイアウトは、低漏れ電力クランプセクション６１（電力クランプ２９のレイアウトに対応）と、アップダイオードセクション６２（隔離ダイオード３のレイアウトに対応）と、ダイオードダウンセクション６３（第１の逆保護ダイオード１３および第２の逆保護ダイオード１４のレイアウトに対応）と、を含む。この例では、レイアウト７０は、約１００μｍ×１４０μｍの設置面積を有する。
図３Ａは、ゲートダイオード１１０のレイアウトの一実施形態の平面図である。
ゲートダイオード１１０は、半導体領域１００を含み、半導体領域１００は、ドープウェルまたは基板に対応し得る。半導体領域１００がｐ型ドーピングを有する場合、ゲートダイオード１１０は、ｐ型ゲートダイオードと呼ばれる。加えて、半導体領域１００がｎ型ドーピングを有する場合、ゲートダイオード１１０は、ｎ型ゲートダイオードと呼ばれる。
図３Ａを引き続き参照すると、ゲートダイオード１１０は、Ｐ＋アノード領域１０１と、Ｎ＋カソード領域１０２と、Ｐ＋アノード領域１０１とＮ＋カソード領域１０２との間の半導体領域１００上に延在する金属ゲート１０３と、をさらに含む。
ゲートダイオードを使用して隔離ダイオード（例えば、図１Ａ～図２Ａの第１の隔離ダイオード３および／または第２の隔離ダイオード４）を実装することは、低減された漏れ電流、減少された寄生容量の減少、および／またはより高い保持電圧など、いくつかの利点を提供する。さらに、ゲートダイオードは、ＰＶＴ変動の存在下で優れた低静電容量特性を有し得る。本明細書の特定の実施態様では、ゲートダイオードのゲートは、動作中に電気的に浮動している。
図３Ｂは、ゲートダイオード１２０のレイアウトの別の実施形態の平面図である。ゲートダイオード１２０は、Ｐ＋アノード領域１０１と、Ｎ＋カソード領域１０２と、金属ゲート１０３と、ｎ型ウェル（ＮＷ）１１２と、Ｐ＋リング１１５と、を含む。ゲートダイオード１２０は、この例では、ｐ型基板（ＰＳＵＢ）１１１内で加工される。
図３Ｂに示すように、ＮＷ１１２においては、Ｐ＋アノード領域１０１およびＮ＋カソード領域１０２が形成されている。よって、図３Ｂのゲートダイオード１２０は、ｎ型ゲートダイオードである。Ｐ＋アノード領域１０１は、金属化（例えば、半導体ダイのバックエンド処理に関連する金属化）を使用して互いに電気的に接続し、ゲートダイオード１２０のアノード端子を形成することができる。加えて、Ｎ＋カソード領域１０２は、金属化を使用して互いに電気的に接続し、ゲートダイオード１２０のカソード端子を形成することができる。
図示の実施形態では、ゲートダイオード１２０は、金属化を使用して共に電気的に接続されている複数のセクションまたは脚を含む。複数のセクションを使用してゲートダイオード１２０を実装することは、コンパクトな面積および／または所望の処理能力などの所望の動作特性を達成するのに役立つ。
図３Ｃは、別の実施形態によるゲートダイオード１３０の断面である。ゲートダイオード１３０は、ＰＳＵＢ１１１内に形成されており、かつＰ＋アノード領域１０１と、Ｎ＋カソード領域１０２と、金属ゲート１０３と、ＮＷ１１２と、Ｐ＋ガードリング１１５と、を含む。
図３Ｃでは、ゲートダイオード１３０の断面が図示されている。上から見ると、ゲートダイオード１３０は、平面レイアウト構成または環状構成など、多種多様なやり方で実装されるレイアウトを有し得る。例えば、ゲートダイオード１３０は、図３Ｂによる平面レイアウト構成を使用して実装することができる。
図示の実施形態では、ゲートダイオード１３０は、ＰＳＵＢ１１１内に直接形成されている。しかしながら、本明細書の教示は、基板がドープ支持基板または非ドープ支持基板上にｐ型エピタキシャル層を含み、ゲートダイオード１３０がｐ型エピタキシャル層内で加工されている実装などの他の構成にも適用可能である。図３Ｂには示されていないが、ＰＳＵＢ１１１は、典型的には、その中に形成された他のデバイスまたは構造を含む。例えば、本明細書のチップインターフェースの回路のいずれも、半導体ダイの共通基板上で加工することができる。
ゲートダイオードは、様々なウェル（例えば、ｎ型ウェル（ＮＷ）および／またはｐ型ウェル（ＰＷ）領域）、様々な活性領域（例えば、ｎ型活性（Ｎ＋）および／またはｐ型活性（Ｐ＋）領域）、ゲート構造（例えば、金属ゲート）、および／または他の構造を含み得る。当業者であれば、Ｐ＋領域は、ＰＷよりも高いドーピング濃度を有し、ＰＷは、ｐ型基板よりも高いドーピング濃度を有することを理解するであろう。加えて、Ｎ＋領域は、ＮＷよりも高いドーピング濃度を有する。当業者であれば、当該領域における様々な濃度のドーパントを理解するであろう。
半導体デバイス内の領域は、異なる不純物または異なる不純物濃度を有する半導体材料の異なる部分をドーピングすることによって定義されるため、異なる領域間の別個の物理的境界は、実際には完成したデバイス内に存在しない場合があるが、代わりに、領域は、互いに移行し得ることを理解されたい。いくつかの境界は、このタイプの図に示され、読者の助けとなるためだけに階段構造として図示される。当業者であれば、ｐ型領域は、ホウ素などのｐ型半導体材料をドーパントとして含み得る。さらに、ｎ型領域は、リンなどのｎ型半導体材料をドーパントとして含み得る。
電気接続は、ラインを使用して概略的に示されているが、当業者であれば、注釈付き電気接続は、バックエンド処理を介した金属化を部分的に使用して行うことができることを理解するであろう。さらに、特定の実施態様では、接着パッドまたは他の構造を含み得、特定のノードに対応し得る。そのような詳細は、図面を明確にするために省略されている。
図３Ｃに示すように、ゲートダイオード１３０は、アノード端子（アノード）と、カソード端子（カソード）と、を含む。加えて、ＰＳＵＢ１１１に接続するための基板端子（基板）を示す。
図３Ｄは、別の実施形態によるゲートダイオード１３５の断面である。ゲートダイオード１３５は、ＰＳＵＢ１１１内に形成されており、かつＰ＋アノード領域１０１と、Ｎ＋カソード領域１０２と、金属ゲート１０３と、ＰＷ１１４と、Ｐ＋ガードリング１１５と、ＰＷガードリング１１６と、Ｎ＋隔離リング１１７と、ＮＷ隔離リング１１８と、ＤＮＷ１１９と、を含む。Ｎ＋隔離リング１１７、ＮＷ隔離リング１１８、およびＤＮＷ１１９は、ＰＳＵＢ１１１からＰＷ１１４を電気的に隔離するｎ型隔離タブとして動作する。加えて、Ｐ＋ガードリング１１５およびＰＷガードリング１１６は、ｐ型ガードリングとして動作する。
図示の実施形態では、ゲートダイオード１３５は、バイポーラトランジスタ構造のベースエミッタ接合部がゲートダイオードとして機能するバイポーラトランジスタ構造を使用して実装されている。ゲートダイオード１３５は、図３Ｃのゲートダイオード１３０に比して、より低い静電容量、より高い隔離、および／またはより低い逆漏れ電流を提供することができる。
電気接続は、ラインを使用して断面の上に概略的に示している。図３Ｄに示すように、ゲートダイオード１３５は、アノード／ベース端子（アノード／ベース）と、カソード／エミッタ端子（カソード／エミッタ）と、を含む。加えて、ｎ型隔離タブに接続するための隔離／コレクタ端子（ＩＳＯ／コレクタ）、およびＰＳＵＢ１１１／ｐ型ガードリングに接続するための基板端子（ＳＵＢ）を示す。
図３Ｅ～図３Ｋは、ゲートダイオードの一実施形態のゲート層および金属化層の平面図を示す。平面図は、４２個の金属ゲートを伴う多指実装のための構成図３Ｄに従う、ｐ型ゲートダイオードのための例示的なチップ金属化を示す。
図３Ｅは、ゲートダイオードのゲートおよび第１の金属層のレイアウトの一実施形態の平面図である。図３Ｅに示すように、第１の金属層は、ゲートされたダイオードの指間をルーティングし、かつｎ型隔離タブおよびｐ型ガードリングへの接続性を提供するために使用される。
図３Ｆは、ゲートダイオードのゲート、第１の金属層、および第２の金属層のレイアウトの一実施形態の平面図である。図３Ｆに示すように、第１の金属層および第２の金属層は、ゲートダイオードの指を重ね合わせて、強化された過渡電流密度処理能力を提供する。
図３Ｇは、ゲートダイオードのゲート、第２の金属層、および第３の金属層のレイアウトの一実施形態の平面図である。図３Ｇに示すように、第３の金属層は、金属間寄生容量を低減するために比較的大きな分離を有する一方で、アノード端子およびカソード端子に対して低抵抗を提供する。
図３Ｈは、ゲートダイオードのゲート、第３の金属層、および第４の金属層のレイアウトの一実施形態の平面図である。図３Ｈに示すように、第４の金属層は、第３の金属層と重複して、低端子抵抗および低減された金属間寄生容量を提供する。
図３Ｉは、ゲートダイオードのゲート、第４の金属層、および第５の金属層のレイアウトの一実施形態の平面図である。図３Ｉに示すように、第５の金属層は、第４の金属層と重複して、低端子抵抗および低減された金属間寄生容量を提供する。
図３Ｊは、ゲートダイオードのゲート、第５の金属層、および第６の金属層のレイアウトの一実施形態の平面図である。図３Ｊに示すように、第６の金属層は、第５の金属層と重複して、低端子抵抗および低減された金属間寄生容量を提供する。
図３Ｋは、ゲートダイオードのゲート、第６の金属層、および第７の金属層のレイアウトの一実施形態の平面図である。図３Ｋに示すように、第７の金属層は、レイアウトの反対側の角付近のアノードおよびカソード端子に接続することによって、電流を分配し、かつデバイアス効果を緩和する役割を果たす。このように金属化を実施することは、低容量、均一な電流密度、および／または低オン状態抵抗を提供するのに役立つ。図３Ｋに示すように、ゲートダイオードを通る電流経路が図示されている。
図４は、逆保護ダイオード１９０のレイアウトの一実施形態の平面図である。逆保護ダイオード１９０は、ＰＳＵＢ１１１内で加工され、かつＰ＋領域と、Ｎ＋領域と、金属ゲート１０３と、ＰＷ１１４と、ＮＷ１１８と、ＤＮＷ１１９と、ｐ型ガードリング１３３と、を含む。
逆保護ダイオード１９０は、本明細書の教示に従う、電気インターフェースのための逆保護回路の一実施形態を示す。例えば、逆保護ダイオード１９０を使用して、図２Ａの第１の逆保護ダイオード１３および第２の逆保護ダイオード１４を実装することができる。逆保護ダイオード１９０は、電気インターフェースにとって好適な逆保護回路の一例を示すが、逆保護回路の他の実装も、本明細書の教示に従って使用することができる。
逆保護ダイオード１９０は、Ｐ＋アノード領域１２１とＮ＋カソード領域１２２との間に存在する一対の直列ゲートダイオードを含む。Ｐ＋アノード領域１２１を、金属化を使用して互いに電気的に接続することで、第１のゲートダイオードのアノード端子を形成することができる。加えて、Ｎ＋カソード領域１２２を、金属化を使用して互いに電気的に接続することで、第２のゲートダイオードのカソード端子を形成することができる。さらに、金属化を使用して、第１のゲートダイオードのカソードを第２のゲートダイオードのアノードに接続し、それによって、一対のゲートダイオードを直列に接続することができる。
よって、図４のレイアウトは、２つの直列の逆保護ゲートダイオードを含む。加えて、レイアウトは、互いに平行に動作し、かつ金属化を使用して互いに接続された複数のセクションを含む。当業者であれば理解するであろうが、図４のレイアウトは、ＳＣＲ保護構成要素をさらに含む。
ガードリング１３３は、多種多様に実装することができる。例えば、ガードリング１３３は、ＰＷ１３４およびその中に形成されるＰ＋領域１３５を含み得る。特定の実施態様では、Ｐ＋領域１３５は、接地に電気的に接続されている。
図５は、一実施形態による電力クランプ２１０の概略図である。電力クランプ２１０は、第１の端子２０５と第２の端子２０６との間に並列に電気的に接続された検出回路２０１と、バイアス回路２０２と、クランプ２０３とを備える。
電力クランプ２１０は、本明細書の教示に従って実装されるチップインターフェースのための電力クランプの一実施形態を示す。例えば、電力クランプ２１０は、図１Ａ～図１Ｅおよび図１３Ｃの電力クランプ９および／または図２Ａの電力クランプ２９の一実施形態を示す。
能動制御電力クランプは、過剰応力に関連付けられた電気条件を監視することによって電気過剰応力事象の存在を検出するタイプの電力クランプである。能動制御を伴う電力クランプを実装することによって、クランプを提供するためにネイティブジャンクション破壊に依存する実装に比して、比較的速い起動時間、比較的低い静的電力損失、および／または比較的コンパクトな設置面積を達成することができる。
図示の電力クランプ２１０は、能動的に制御されている。例えば、検出回路２０１は、第１の端子２０５と第２の端子２０６との間の電気過剰応力事象の存在を検出することに応答して、検出信号を起動させる。例えば、検出回路２０１は、経時的に第１の端子２０５と第２の端子２０６との間の電圧差の変化を監視することに基づいて電気過剰応力の存在を検出する抵抗キャパシタ（ＲＣ）ネットワークを含み得る。
図５を引き続き参照すると、バイアス回路２０２は、クランプ２０３にバイアスをかけて、高インピーダンスまたはオフ状態と低インピーダンスまたはオン状態との間でクランプ２０３を制御する。加えて、バイアス回路２０２は、検出信号の起動に応答してクランプ２０３をオンにし、電気過剰応力が検出されるとクランプ２０３をオフにする。
図６は、別の実施形態による電力クランプ３００の概略図である。電力クランプ３００は、検出回路２５１と、バイアス回路と、クランプ２５３と、を含む。バイアス回路は、バイアス回路２５２ａ／２５２ｂと総称される第１のバイアス回路部２５２ａと、第２のバイアス回路部２５２ｂと、を含む。図６に示すように、検出回路２５１、バイアス回路２５２ａ／２５２ｂ、およびクランプ２５３は、第１の端子２４１と第２の端子２４２との間で互いに並列に電気的に接続されている。
能動制御電力クランプの一実施形態を図示しているが、本明細書の教示は、多様なやり方で実装される電力クランプに適用可能である。例えば、能動的に制御された電力クランプは、他のやり方で実装された検出回路、バイアス回路、および／またはクランプも含み得る。
図示の実施形態では、検出回路２５１は、第１のコンデンサ２６１と、第２のコンデンサ２６２と、第１のダイオード接続ＰＦＥＴ２６３と、第２のダイオード接続ＰＦＥＴ２６４と、を含む。第１のコンデンサ２６１は、金属化２６５を使用して迂回してもよく、および／または金属化２６５は、第１のコンデンサ２６１および第２のコンデンサ２６２を直列に電気的に接続するために省略してもよい。図６に示すように、第１のダイオード接続ＰＦＥＴ２６３および第２のダイオード接続ＰＦＥＴ２６４の本体は、第２のバイアス回路部分２５２ｂからの中電圧（ＶＭＩＤ）によってバイアスされ、動作電圧範囲を延長する、および／または寄生本体ダイオードが特定のバイアス条件下で誤って起動するのを防ぐ。
第１のバイアス回路部分２５２ａは、第１のバイポーラトランジスタ２７１と、第２のバイポーラトランジスタ２７２と、第３のバイポーラトランジスタ２７３と、コンデンサ２７４と、第１の抵抗２７５と、第２の抵抗２７６と、を含む。第２のバイアス回路部分２５２ｂは、第１のダイオード接続ＰＦＥＴ２８１と、第２のダイオード接続ＰＦＥＴ２８２と、第３のダイオード接続ＰＦＥＴ２８３と、第４のダイオード接続ＰＦＥＴ２８４と、第５のダイオード接続ＰＦＥＴ２８５と、第６のダイオード接続ＰＦＥＴ２８６と、を含む。
クランプ２５３は、本実施形態では、第１のクランプＮＦＥＴ２９１と第２のクランプＮＦＥＴ２９２とを含む。クランプＮＦＥＴ２９１および第２のクランプ２９２は、電圧処理能力を増加させるために直列に含まれ、特定の実施態様では、プロセス技術のための最小チャネル長（Ｌｍｉｎ）を超えるチャネル長を有し、それによって漏れ電流を低減する。一実施形態では、第１のクランプＮＦＥＴ２９１のチャネル長さＬ１は、Ｌｍｉｎよりも大きく、第２のクランプＮＦＥＴ２９２のチャネル長さＬ２は、ＬｍｉｎおよびＬ１の両方よりも大きい。したがって、本実施形態では、Ｌ２＞Ｌ１＞Ｌｍｉｎである。別の実施形態では、Ｌ２またはＬ１のうちの少なくとも１つは、Ｌｍｉｎよりも大きい。
電力クランプ３００が図１Ａ～図２Ａおよび／または１３Ｃの電力クランプ９を実装するために使用される実施形態では、電力クランプ３００の漏れ電流が、パッド１の総漏れ電流をしのぐ可能性がある。例えば、パッド１の通常の動作中、パッドの電圧の比較的小さな割合が隔離遮断電圧デバイス（例えば、隔離ダイオード３）にわたって現れる一方で、パッドの電圧の比較的大きな割合が電力クランプにわたって現れる。
図６の電力クランプ３００などの電力クランプの漏れ電流を低減するのを補助するために、電力クランプは、漏れ電流を低減するための１つ以上の特徴を伴って実装され得る。
第１の例では、電力クランプは、積層されたクランプデバイス（例えば、第１のクランプＮＦＥＴ２９１および第２のクランプＮＦＥＴ２９２を積層すること）によって実装されている。
第２の例では、電力クランプは、製造プロセスによって許可される最小チャネル長を超えるトランジスタ長を有する１つ以上のクランプＦＥＴを伴って実装されている。例えば、図６の電力クランプ３００に関して、第１のクランプＮＦＥＴ２９１および／または第２のクランプＮＦＥＴ２９２は、最小チャネル長を超えるチャネル長を伴って実装され得る。一実施態様では、第１のＮＦＥＴ２９１は、１６０ｎｍ～２００ｎｍの範囲、例えば１７０ｎｍのチャネル長さと、６００ｕｍ～８００ｕｍの範囲、例えば７５０ｕｍの幅（４などの複数の平行セルを使用して実装される）と、を有する。加えて、一実施態様では、第２のＮＦＥＴ２９２は、２００ｎｍ～５００ｎｍの範囲、例えば３５０ｎｍのチャネル長と、６００ｕｍ～８００ｕｍの範囲、例えば７５０ｕｍの幅（４などの複数の平行セルを使用して実装される）と、を有する。
第３の例では、クランプデバイスをバイアスするために使用されるバイアス回路を実装して、漏れ電流を低減することができる。例えば、図６の電力クランプ３００に関して、第２のバイアス回路部分２５２ｂは、最小チャネル長を超えるチャネル長を伴って実装され得る。一実施態様では、ダイオード接続ＰＦＥＴ２８１～２８３は、１．５μｍ～２．５μｍの範囲、例えば２μｍのチャネル長と、２５０ｎｍ～５００ｎｍの範囲、例えば３００ｎｍのデバイス幅と、を有し得る一方、ダイオード接続ＰＦＥＴ２８４～２８６は、０．８５μｍ～１．５μｍの範囲、例えば１μｍのチャネル長と、２５０ｎｍ～５００ｎｍの範囲、例えば３００ｎｍのデバイス幅と、を有し得る。
第４の例では、電力クランプの様々なコンデンサを実装して、活性デバイスのサイズ（ひいては、漏れ電流）を低減させ得る結合を提供することができる。例えば、図６の電力クランプ３００に関して、一実施態様では、コンデンサ２７４は、４００ｆＦ～５００ｆＦの範囲、例えば４５０ｆＦの静電容量を有し、一方、コンデンサ２６１およびコンデンサ２６２は、５００ｆＦ～７００ｆＦの範囲、例えば５５０ｆＦの静電容量を有する。
第５の例では、検出レジスタは、漏れ電流を低減するために、長いチャネル長を伴う活性トランジスタとして実装されている。例えば、図６の電力クランプ３００に関して、一実施態様では、ダイオード接続ＰＦＥＴ２６３～２６４は、１．５ｕｍ～２．５ｕｍの範囲、例えば２ｕｍのチャネル長、および２５０ｎｍ～５００ｎｍの範囲、例えば３００ｎｍの幅を有する。
第６の例では、検出信号を増幅するために使用されるバイアスデバイスのトランジスタ領域は、漏れ電流を低減するために選択されたデバイス領域と共に実装されている。例えば、図６の電力クランプ３００に関して、一実施態様では、バイポーラトランジスタ２７１～２７３は、５０μｍ２～３００μｍ２の範囲、例えば１００μｍ２のエミッタ領域で実装されている。
第７の例では、バイアス回路の抵抗は、漏れ電流を低減するために比較的高い抵抗を伴って実装されている。 例えば、図６の電力クランプ３００に関して、一実施態様では、抵抗器２７５～２７６は、約５０キロオーム以上の抵抗を有する。
図７は、図６の電力クランプ３００のための１ｋＶ人体モデル（ＨＢＭ）時間掃引シミュレーションの一例のグラフである。このグラフは、電流対時間の上部と、電圧対時間の下部と、を含む。電圧対時間シミュレーションは、第１の端子２４１の電圧のプロット１３０２を含む。
図７に示すように、電力クランプ３００は、この例では、ピーク電流を６５０ｍＡ未満、ピーク電圧を５．５Ｖ未満に制限する。
図８は、３．６Ｖの信号パッド入力電圧で動作する図２Ａのチップインターフェース５０の一実施態様のための漏れ電流対温度の一例のグラフである。
グラフは、高速Ｎ／高速Ｐ（ＦＦ）１３１１と、高速Ｎ／低速Ｐ（ＦＳ）１３１２と、公称Ｎ／公称Ｐ（ＴＴ）１３１３と、低速Ｎ／高速Ｐ１３１４（ＳＦ）１３１４と、低速Ｎ／低速Ｐ（ＳＳ）１３１５と、を含む、異なるシミュレーション処理コーナーのプロットを含む。
図９は、図２Ａのチップインターフェースの一実施態様のための寄生容量対温度の一例のグラフである。
グラフは、ＦＦ１３２１と、ＦＳ１３２２と、ＴＴ１３２３と、ＳＦ１３２４と、ＳＳ１３２５と、を含む、異なるシミュレーション処理コーナーのプロットを含む。
図７～図９は、保護回路のシミュレーション結果の様々な例を示しているが、実装、アプリケーション、および／または処理技術に依存する結果を含む、他のシミュレーション結果も可能である。
図１０Ａは、保護回路のレイアウトの一実施形態の平面図である。図１０Ａのレイアウトは、図２Ｂのレイアウト７０を参照して上述したように、電力クランプセクション、ダイオードアップセクション、およびダイオードダウンセクションの全般的な位置決めによって実装されている。
例えば、レイアウトは、低漏れ電力クランプセクション１４０１（電力クランプ２９のレイアウトに対応）と、アップダイオードセクション１４０２（隔離ダイオード３のレイアウトに対応）と、ダイオードダウンセクション１４０３（第１の逆保護ダイオード１３および第２の逆保護ダイオード１４のレイアウトに対応）と、を含む。この例では、レイアウトは、約９６μｍ×１３１μｍの設置面積を有する。
図１０Ｂは、保護回路のレイアウトの別の実施形態の平面図である。図１０Ｂのレイアウトは、レイアウトの上部金属層が図１０Ｂに示され、下部金属層およびドープ半導体領域が省略されていることを除いて、図１０Ａのレイアウトと同様である。
順方向保護と、逆保護ＳＣＲと、を伴う双方向保護回路
図１１は、一実施形態による双方向保護回路３０５の概略図である。双方向保護回路３０５は、順方向保護ＳＣＲ３０１と、逆保護ＳＣＲ３０２と、を含む。ＳＣＲは、サイリスタとも呼ばれる。図示の実施形態では、双方向保護回路３０５は、第１のパッド３０３（この例ではＡＩＯ）と第２のパッド３０４（この例では低電力またはＶＳＳ）との間に電気的に接続されている。
図１１に示すように、順方向保護ＳＣＲ３０１は、第１のパッド３０３に電気的に接続されているアノードと、第２のパッド３０４に電気的に接続されているカソードと、を含む。加えて、逆保護ＳＣＲ３０２は、第２のパッド３０４に電気的に接続されているアノードと、第１のパッド３０３に電気的に接続されているカソードと、を含む。したがって、順方向保護ＳＣＲ３０１および逆保護ＳＣＲ３０２は、互いに反平行に電気的に接続される。
順方向保護ＳＣＲ３０１は、第２のパッド３０４の電圧と比して、第１のパッド３０３の電圧を増加させるカソード電気過剰応力に対する保護を提供するように起動する。順方向保護ＳＣＲ３０１は、順方向トリガ電圧と、双方向保護回路３０５の順方向保護特性を制御する順方向保持電圧と、を有する。
図１１を引き続き参照すると、逆保護ＳＣＲ３０２が起動して、第１のパッド３０３の電圧を第２のパッド３０４の電圧と比して減少させるアノード電気過剰応力に対する保護を提供する。逆保護ＳＣＲ３０２は、逆トリガ電圧と、双方向保護回路３０５の逆保護特性を制御する逆保持電圧と、を有する。
本明細書の特定の実施態様では、順方向保護ＳＣＲ３０１および後方保護ＳＣＲ３０２は、統合を強化するために、共有ガードリングと共通のレイアウトで実装されている。
図１２は、一実施形態による順方向保護ＳＣＲ３５０の断面である。順方向保護ＳＣＲ３５０は、図１１の順方向保護ＳＣＲ３０１の一実施形態を示す。
図１２では、順方向保護ＳＣＲ３５０の断面が図示される。上から見ると、順方向保護ＳＣＲ３５０は、平面レイアウト構成または環状構成など、多種多様なやり方で実装されるレイアウトを有し得る。
図示の実施形態では、順方向保護ＳＣＲ３５０は、ＰＳＵＢ３０６内に直接形成されている。しかしながら、本明細書の教示は、基板がドープされたまたはドープされていない支持基板の上にｐ型エピタキシャル層を含み、順方向保護ＳＣＲ３５０がｐ型エピタキシャル層において加工される実装などの他の構成にも適用可能である。図１２には示されていないが、ＰＳＵＢ３０６は、典型的には、その中に形成された他のデバイスまたは構造を含む。例えば、順方向保護ＳＣＲ、逆保護ＳＣＲ、およびＳＣＲによって保護された内部回路は、共通の基板で製造され得る。
順方向保護ＳＣＲ３５０は、ＮＷ３１３、ＰＷ３１４、およびＰＷガードリング３１８などの様々なＮＷ領域およびＰＷ領域を含む。加えて、様々なＮ＋領域およびＰ＋領域、Ｐ＋アノード領域３１２／３２２、Ｎ＋カソード領域３１５、Ｎ＋補助入力／出力（ＩＯ＿ａｕｘ）領域３１６／３２６、第１のＰ＋環領域３１７、および第２のＰ＋環領域３１９が示されている。Ｐ＋領域は、ＰＷよりも高いドーピング濃度を有し、ＰＷは、ｐ型基板よりも高いドーピング濃度を有する。加えて、Ｎ＋領域は、ＮＷよりも高いドーピング濃度を有する。当業者であれば、当該領域における様々な濃度のドーパントを理解するであろう。
順方向保護ＳＣＲ３５０は、金属ゲート３１１／３２１などのフィールドプレートまたはゲートを含む追加の構造をさらに含む。加えて、分離領域３１０（例えば、浅いトレンチ隔離領域）が図示されている。分離領域３１０は、ｐ型基板内のトレンチをエッチングすること、二酸化ケイ素（ＳｉＯ２）などの誘電体でトレンチを充填すること、および化学機械的平面化などの任意の適切な方法を使用して余分な誘電体を除去することなど、様々なやり方で形成することができる。
半導体デバイス内の領域は、異なる不純物または異なる不純物濃度を有する半導体材料の異なる部分をドーピングすることによって定義されるため、異なる領域間の別個の物理的境界は、実際には完成したデバイス内に存在しない場合があるが、代わりに、領域は、互いに移行し得ることを理解されたい。いくつかの境界は、このタイプの図に示され、読者の助けとなるためだけに階段構造として図示される。当業者であれば、ｐ型領域は、ホウ素などのｐ型半導体材料をドーパントとして含み得る。さらに、ｎ型領域は、リンなどのｎ型半導体材料をドーパントとして含み得る。
電気接続は、ラインを使用して概略的に示されているが、当業者であれば、注釈付き電気接続は、バックエンド処理を介した金属化を部分的に使用して行うことができることを理解するであろう。さらに、特定の実施態様では、接着パッドまたは他の構造を含み得、かつ信号入出力（ＩＯ）、低電力またはＶＳＳ、基板ＶＳＳ、および／またはＩＯ＿ａｕｘを含むが、これらに限定されない、特定のノードに対応し得る。そのような詳細は、図面を明確にするために省略されている。
順方向保護ＳＣＲ３５０は、ＰＮＰバイポーラトランジスタ３４１、ＮＰＮバイポーラトランジスタ３４２、およびゲートダイオード３４３を含む、特定の電気接続およびデバイスを示すように概略的に注釈付けされている。順方向保護ＳＣＲ３５０の左半分の特定のデバイスには注釈が付けられているが、当業者であれば、右半分は、順方向保護ＳＣＲ３５０の全体的な動作特性を達成するために、左半分のデバイスと組み合わせて動作する類似のデバイスを含み得ることを理解するであろう。
ＰＮＰバイポーラトランジスタ３４１は、Ｐ＋領域３１２に関連付けられたエミッタと、ＮＷ３１３に関連付けられたベースと、ＰＷ３１４に関連付けられたコレクタと、を含む。加えて、ＮＰＮバイポーラトランジスタ３４２は、Ｎ＋領域３１５に関連付けられたエミッタと、ＰＷ３１４に関連付けられたベースと、ＮＷ３１３およびＮ＋領域３１６に関連付けられたコレクタと、を含む。さらに、ゲートダイオード３４３は、Ｐ＋領域３１２に関連付けられたアノードと、ＮＷ３１３およびＮ＋領域３１６に関連付けられたカソードと、を含む。図１２に示すように、金属ゲート３１１は、Ｐ＋領域３１２とＮ＋領域３１６との間のＮＷ３１３の上に形成されている。
特定の実施態様では、Ｐ＋領域３１７は、金属化を介して電力低電圧に接続されたリングとして実装されている。加えて、第２のリング（ＰＷ３１８／Ｐ＋領域３１９）をケルビン接続のために使用することができる。図示の実施形態では、Ｐ＋領域３１７は、ネイティブ（ＮＴＮ）領域内に形成されている。
特定の実施態様では、基板は、隔離を強化するために、および／またはラッチアップリスクを軽減するために、別個のパッドに接続することができる。特定の実施態様では、ＶＳＳパッドおよびＳＵＢパッドは、オフチップ金属化を使用して同じ電位に接続されている。
一実施形態では、Ｎ＋領域３１５とＰ＋領域３２２との間の間隔または距離Ｄ１は、約０．２μｍ～約２μｍの範囲であるように選択されている。
図１３Ａは、一実施形態による逆保護ＳＣＲ４５０の断面である。逆保護ＳＣＲ４５０は、図１１の逆保護ＳＣＲ３０２の一実施形態を示す。
逆保護ＳＣＲ４５０は、ＰＳＵＢ３０６において形成されている。逆保護ＳＣＲ４５０は、第１のＰＷ４１２、第２のＰＷ４１４、第３のＰＷ４７４、第１のＮＷ４１３、第２のＮＷ４２２、深いＮＷ（ＤＮＷ）４２３、およびＰＷガードリング４６６などの様々なＮＷ領域およびＰＷ領域を含む。加えて、Ｐ＋アノード領域４１１／４７１、Ｎ＋カソード領域４１６／４７６、Ｎ＋ダイオードカソード領域４１７、Ｐ＋ダイオードアノード領域４１５／４７５、Ｐ＋第１の環領域４２１、およびＰ＋第２のリング領域４６７などの様々なＮ＋領域およびＰ＋領域が図示されている。逆保護ＳＣＲ４５０は、ゲート領域４１８／４１９／４２０／４７８／４７９／４８０をさらに含む。
逆保護ＳＣＲ４５０は、ＰＮＰバイポーラトランジスタ４４１、ＮＰＮバイポーラトランジスタ４４２、第１のゲートダイオード４４３、第２のゲートダイオード４４４、第１のレジスタ４４５、第２のレジスタ４４６、およびダイオード４４７を含む、特定の電気接続およびデバイスを示すように概略的に注釈付けされている。当業者であれば、逆保護ＳＣＲ４５０の左半分および右半分が同様のデバイスを含み得ることを理解するであろう。
ＰＮＰバイポーラトランジスタ４４１は、Ｐ＋領域４１１およびＰＷ４１２に関連付けられたエミッタと、ＮＷ４１３に関連付けられたベースと、ＰＷ４１４およびＰ＋領域４１５に関連付けられたコレクタと、を含む。加えて、ＮＰＮバイポーラトランジスタ４４２は、Ｎ＋領域４１６に関連付けられたエミッタと、ＰＷ４１４およびＰ＋領域４１５に関連付けられたベースと、ＮＷ４１３に関連付けられたコレクタと、を含む。さらに、第１のゲートダイオード４４３は、Ｐ＋領域４１１およびＰＷ４１２に関連付けられたアノードと、Ｎ＋領域４１７に関連付けられたカソードと、金属ゲート４１８と、を含む。加えて、第２のゲートダイオード４４４は、Ｐ＋領域４１５およびＰＷ４１４に関連付けられたアノードと、Ｎ＋領域４１６に関連付けられたカソードと、金属ゲート４１９と、を含む。さらに、ダイオード４４７は、Ｐ＋領域４２１に関連付けられたアノードと、ＮＷ４２２および深いＮＷ４２３に関連付けられたカソードと、を含む。第１の抵抗４４５は、ＰＷ４１４の抵抗に対応し、第２の抵抗４４６は、ＮＷ４２２および深いＮＷ４２３の抵抗に対応する。
図示の実施形態では、逆保護ＳＣＲ４５０は、ＰＷ４１４とＮＷ４１３との境界を越えて、およびＮＷ４１３とＰＷ４１２との境界を越えて延在する金属ゲート４２０を含む。
逆保護ＳＣＲ４５０は、ゲートダイオード誘導ＳＣＲ伝導を含み、よって、より高速なオン速度などの高性能特性を伴って動作する。
一実施形態では、Ｐ＋領域４２１は、ＶＤＤパッドなどの電源高電圧に電気的に接続されている。しかしながら、Ｐ＋領域４２１がＩＯパッドに電気的に接続されているか、または電気的に浮動している実装など、他の実装も可能である。
特定の実施態様では、Ｎ＋領域４１６／４７６は、ＩＯパッド（例えば、図１１のＡＩＯパッド３０３）に電気的に接続されており、Ｐ＋領域４１１／４７１は、１つ以上の低電力パッド（例えば、図１１のＶＳＳパッド３０４）に電気的に接続されている。
図１３Ｂは、図１３Ａの逆保護ＳＣＲ４５０の一部の回路図である。図１３Ｂに示すように、回路図は、ＰＮＰバイポーラトランジスタ４４１と、ＮＰＮバイポーラトランジスタ４４２と、第１のゲートダイオード４４３と、第２のゲートダイオード４４４と、第１のレジスタ４４５と、第２のレジスタ４４６と、ダイオード４４７と、を含む。
第１のゲートダイオード４４３は、低電力パッドの電圧に比してＩＯパッドの電圧を減少させる電気過剰応力に応答して、ＮＰＮバイポーラトランジスタ４４２のベースに電流を注入することによって、ダイオード誘導ＳＣＲ伝導を提供するのを補助する。
特定の実施形態では、双方向保護回路は、図１２の１つ以上の特徴に従って実装された順方向保護ＳＣＲおよび／または図１３Ａ～１３Ｂの１つ以上の特徴に従って実装された逆保護ＳＣＲを含む。このように双方向保護回路を実装することは、いくつかの利点を提供し得る。
一例では、そのような実施形態は、例えば、約３．５Ｖまでの公称信号伝達を伴って動作する、信号パッド（ＩＯ）の低静電容量、低漏れ、および／または高電圧公差動作のための低トリガ接地基準ＥＳＤ保護クランプとして機能することができる。例えば、そのようなクランプは、１．８Ｖより大きく、６Ｖ未満の高電圧公差セルとして機能することができる。さらに、クランプは、並列に動作し、かつ単一の構成要素としてモデル化することができる一対のＳＣＲを含む。このような実施形態は、例えば、金属トランジスタゲートを使用して実装されたフィールドプレートを伴うゲート付きダイオードを含み得る。そのようなクランプは、２８ｎｍプロセスなどの小さなトランジスタ幾何学形状プロセスを含む、多種多様な加工技術で加工することができる。
図１３Ｃは、別の実施形態によるチップインターフェース４５５の概略図である。図１３Ｃのチップインターフェース４５５は、第１の隔離サイリスタ４５０ａと、第２の隔離サイリスタ４５０ｂと、を含むことを優先して、チップインターフェース４５５が隔離ダイオード３を省略することを除いて、図１Ａのチップインターフェース１０と同様である。
図１３Ｃに示すように、第１の隔離サイリスタ４５０ａは、パッド１に電気的に接続されているアノードと、隔離されたノード１１に電気的に接続されているカソードと、を含む。加えて、第２の隔離サイリスタ４５０ｂは、第１の隔離サイリスタ４５０ａと反平行に電気的に接続されており、かつ隔離されたノード１１に電気的に接続されるアノードと、パッド１に電気的に接続されるカソードと、を含む。
いくつかの実施態様では、電力クランプ９は、電力クランプを囲繞するリングとして専用のｐ－ｎ接合部を形成し、かつそれに応じて接続することによって（例えば、逆保護ｐ－ｎ接合ダイオードとして機能するように）、電力クランプ構成の一部として内蔵された逆伝導能力を提供するように構成することができる。しかし、これは大きな周辺機器をもたらす可能性があり、かついくつかの高速インターフェースアプリケーションに適していない可能性のあるレベルまで静電容量および漏れを増加させる可能性がある。加えて、または代替的に、図１Ｄおよび図１Ｅの教示に従って、電力クランプは、この図には示されていない、電流伝導のための電力クランプと逆に並行して形成された別個の低静電容量ダイオード（例えば、所与の電流処理能力のための低静電容量のために最適化されたｐ－ｎ接合ダイオード）を有するように構成され得る。この逆導電デバイスは、供給クランプと平行に接続することができる。一実施形態では、逆伝導ダイオードは、図３Ｃおよび／または図３Ｄの実施形態に従って実装されている。
本明細書の教示は、隔離ダイオードおよび／または隔離サイリスタを含む、多種多様なタイプの隔離遮断電圧デバイスに適用可能である。例えば、本明細書の実施形態のいずれも（例えば、図１Ａ～２Ａのチップインターフェースのいずれも）、１つ以上の隔離ダイオード、１つ以上の隔離サイリスタ、またはそれらの任意の適切な組み合わせを使用して実装することができる。
一実施形態では、第１の隔離サイリスタ４５０Ａおよび／または第２の隔離サイリスタ４５０Ｂは、図１３Ａおよび図１３Ｂの実施形態を使用して実装されている。そのような実施形態では、ＩＯパッドに対して示される図１３Ａおよび図１３Ｂの接続は、図１３Ｃのパッド１に接続され得るが、低電力に対して示される図１３Ａおよび図１３Ｂの接続は、代わりに、図１３Ｃの隔離されたノード１１に接続され得る。この構成では、図１３Ａおよび図１３Ｂの実施形態の２つの端子は、反平行構成で配置されている。各反平行サイリスタ実施形態におけるＤＮＷダイオード４４７アノードの固有の接続（図には示されていない）は、浮動するように構成することができる。
図１４Ａは、双方向保護回路のレイアウト５１０の一実施形態の平面図である。レイアウト５１０は、図１１の双方向保護回路３０５のレイアウトの一実施形態を示す。
レイアウト５１０は、順方向保護ＳＣＲのレイアウトに対応する第１のセクション５０１と、逆保護ＳＣＲのレイアウトに対応する第２のセクション５０２と、ガードリング５０３と、を含む。特定の実施態様では、順方向保護ＳＣＲおよび逆保護ＳＣＲのレイアウトは、順方向保護ＳＣＲを通って流れる電流が、逆保護ＳＣＲを通って流れる電流に実質的に直交するように実装されている。
よって、逆保護電流は、実質的に１つの方向（例えば、ｘ軸に沿って）に流れ得る一方で、順方向保護電流は、実質的に別の方向（例えば、ｙ軸に沿って）に流れ得る。一例では、第１のセクション５０１を通って電流を運ぶ金属は、第２のセクション５０２を通って電流を運ぶ金属と直交する。別の例では、第１のセクション５０１内の金属ゲートおよび第２のセクション５０２内の金属ゲートのレイアウトは、互いに直交している。
図１４Ｂは、順方向保護ＳＣＲのレイアウト５１１の一実施形態の平面図である。図１４Ｂのレイアウト５１１は、図１２の順方向保護回路３５０の平面図の一実施形態を示す。一実施形態では、レイアウト５１１は、図１４Ａの双方向保護回路の第１のセクション５０１に含まれる。
図１４Ｃは、逆保護ＳＣＲのレイアウト５１２の別の実施形態の平面図である。図１４Ｃのレイアウト５１２は、図１３Ａの逆保護回路４５０の平面図の一実施形態を示す。一実施形態では、レイアウト５１２は、図１４Ａの双方向保護回路の第２のセクション５０２に含まれる。
図１５Ａは、図１１の双方向保護回路３０５の一実施態様のための異なる温度に対する電流対電圧のグラフである。グラフは、温度にわたる２．５Ｖ ＳＣＲセルＤＣ特性の一例に対応する。
図１５Ｂは、図１１の双方向保護回路の一実施態様のための電流対電圧ＴＬＰ特性のグラフである。グラフは、２．５Ｖ ＳＣＲセルＴＬＰ特性の一例に対応する。
図１５Ｃは、図１１の双方向保護回路の一実施態様のための静電容量対周波数特性のグラフである。グラフは、周波数に対する２．５Ｖ ＳＣＲセルＣーＶ特性の一例に対応する。グラフは、双方向保護回路にわたる差分ＤＣバイアス電圧のプロットを含む。
図１５Ｄは、図１１の双方向保護回路３０５の一実施態様のための電圧対時間ＴＬＰ特性のグラフである。グラフは、１Ａにおける２．５Ｖ ＳＣＲセルＶＦＴＬＰ特性の一例に対応する。
図１５Ａ～図１５Ｄは、双方向保護回路のシミュレーション結果の一例を示すが、実装、アプリケーション、および／または処理技術に依存する結果を含む、他のシミュレーション結果も可能である。
アプリケーション
上記のスキームを採用するデバイスは、様々な電子システムに実装することができる。電子システムの例としては、家庭用電子製品、家庭用電子製品の部品、電子試験機器、通信インフラストラクチャアプリケーションなどが挙げられるが、これらに限定されない。さらに、電子システムは、通信、産業、医療、および自動車用途のためのものを含む未完成製品を含み得る。
結論
前述の説明は、共に「接続されている」または「結合されている」要素または特徴を指す場合がある。本明細書で使用される場合、別段の明示的な記載がない限り、「接続されている」とは、１つの要素／特徴が、必ずしも機械的にではなく、別の要素／特徴に直接的または間接的に接続されていることを意味する。同様に、別段の明示的な記載がない限り、「結合されている」とは、１つの要素／特徴が、必ずしも機械的にではなく、別の要素／特徴に直接的または間接的に結合されていることを意味する。したがって、図に示される様々な概略図は、要素および構成要素の例示的な配置を図示しているが、追加の介在要素、デバイス、特徴、または構成要素が、実際の実施形態に存在し得る（図示の回路の機能性が悪影響を受けないことを前提とする）。
特定の例示的な実施形態を記載してきたが、これらの実施形態は例としてのみ提示したものであり、本開示の範囲を限定する意図はない。実際のところ、本明細書中に記載される新規の装置、方法、およびシステムは、様々な他の形式で具現化されてよく、さらに、本明細書中に記載される方法およびシステムの形式の様々な省略、置換および変更は、本開示の精神から逸脱せずになされ得る。例えば、開示された実施形態は、所与の配置で提示されるが、代替の実施形態が、異なる構成要素および／または回路トポロジで同様の機能を実行してもよく、いくつかの要素は、削除され、移動され、追加され、細分化され、組み合わされ、および／または修正されてもよい。これらの要素の各々は、様々な異なるやり方で実装されてもよい。上述の様々な実施形態の要素および動作の任意の適切な組み合わせを組み合わせて、さらなる実施形態を提供することができる。したがって、本発明の範囲は、添付の特許請求の範囲を参照することによってのみ定義される。
ここで提示される請求項は、ＵＳＰＴＯでの出願のための単一の従属形式であるが、それが明らかに技術的に実現不可能である場合を除き、任意の請求項が同じタイプの任意の先行する請求項に依存し得ることを理解されたい。
１０ チップインターフェース
１ チップピンまたはパッド
２ 内部回路
３ 隔離ダイオード
９ 電力クランプ

Claims (20)

  1. 低漏れ電流と、高電圧耐性電気過剰応力保護と、を伴う、半導体ダイであって、前記半導体ダイが、
    信号パッドと、
    前記信号パッドに電気的に接続された内部回路と、
    隔離されたノードと基準ノードとの間に電気的に接続された電力クランプと、
    前記信号パッドと前記隔離されたノードとの間に電気的に接続された１つ以上の隔離遮断電圧デバイスであって、前記１つ以上の隔離遮断電圧デバイスが、前記電力クランプの静電容量から前記信号パッドを隔離するように動作可能である、隔離遮断電圧デバイスと、
    前記電力クランプと並列に接続され、前記基準ノードに結合されたアノードおよび前記隔離されたノードに結合されたカソードを有するクランプ迂回ダイオードと、
    前記隔離されたノードに結合されたアノードおよび前記信号パッドに結合されたカソードを有する第１の逆保護ダイオードと、を備える、半導体ダイ。
  2. 前記１つ以上の隔離遮断電圧デバイスが、少なくとも１つのゲートダイオードを備える、請求項１に記載の半導体ダイ。
  3. 前記少なくとも１つのゲートダイオードが、半導体領域と、前記半導体領域に形成されたｐ型活性（Ｐ＋）アノード領域と、前記半導体領域に形成されたｎ型活性（Ｎ＋）カソード領域と、前記Ｐ＋アノード領域と前記Ｎ＋カソード領域との間の前記半導体領域上の金属ゲートと、を備える、請求項２に記載の半導体ダイ。
  4. 前記少なくとも１つのゲートダイオードが、ｎ型ウェルと、前記ｎ型ウェルに内に形成されたＰ＋アノード領域と、前記ｎ型ウェルに形成されたＮ＋カソード領域と、前記Ｐ＋アノード領域と前記Ｎ＋カソード領域との間の前記ｎ型ウェル上の金属ゲートと、前記ｎ型ウェルの周辺を囲繞するＰ＋リングと、を備える、請求項２に記載の半導体ダイ。
  5. 前記少なくとも１つのゲートダイオードが、ｐ型ウェルと、ｐ型基板内に形成され、前記ｐ型基板から前記ｐ型ウェルを電気的に隔離するように動作可能なｎ型タブと、前記ｐ型ウェル内に形成されたＰ＋アノード領域と、前記ｐ型ウェル内に形成されたＮ＋カソード領域と、前記Ｐ＋アノード領域と前記Ｎ＋カソード領域との間の前記ｐ型ウェル上の金属ゲートと、を備える、請求項２に記載の半導体ダイ。
  6. 前記１つ以上の隔離遮断電圧デバイスが、少なくとも２つの直列の隔離ダイオードを含む、請求項１に記載の半導体ダイ。
  7. 前記電力クランプが、能動的に制御されている、請求項１に記載の半導体ダイ。
  8. 前記電力クランプが、検出回路と、バイアス回路と、クランプとを備え、前記検出回路が、前記隔離されたノードにおいて電気過剰応力事象を検出することに応答して、検出信号を起動し、前記バイアス回路が、前記検出信号の起動に応答して、前記クランプをオンにする、請求項７に記載の半導体ダイ。
  9. 前記信号パッドが、高精細マルチメディアインターフェース（ＨＤＭＩ(登録商標)）の家電制御（ＣＥＣ）パッドである、請求項１に記載の半導体ダイ。
  10. 前記電力クランプが、前記信号パッドの電圧を増加させる電気過剰応力に応答して起動するように構成され、前記半導体ダイが、前記信号パッドに電気的に接続されており、かつ前記信号パッドの前記電圧を減少させる電気過剰応力に応答して起動するように構成されている、逆保護回路をさらに備える、請求項１に記載の半導体ダイ。
  11. 前記逆保護回路が、ダイオードまたはＳＣＲのうちの少なくとも１つを含む、請求項１０に記載の半導体ダイ。
  12. 前記逆保護回路が、２つ以上の直列のゲートダイオードを含む、請求項１１または請求項１０に記載の半導体ダイ。
  13. 低静電容量と、低漏れ電流と、を伴う、電気過剰応力保護を提供する方法であって、前記方法は、
    半導体ダイの信号パッドにおいて、電気過剰応力事象を受け取ることと、
    隔離されたノードと基準ノードとの間に電気的に接続されている電力クランプを使用して、前記電気過剰応力事象を放電することと、
    前記信号パッドと前記隔離されたノードとの間に介在する少なくとも１つの遮断電圧デバイスを使用して、前記電力クランプの静電容量から前記信号パッドを隔離することと、
    クランプ迂回ダイオードおよび第１の逆保護ダイオードを使用して前記電力クランプのための迂回経路を提供することであって、前記クランプ迂回ダイオードが前記電力クランプと並列に接続され、前記基準ノードに結合されたアノードおよび前記隔離されたノードに結合されたカソードを有し、前記第１の逆保護ダイオードが、前記隔離されたノードに結合されたアノードおよび前記信号パッドに結合されたカソードを有する、前記提供することと、を含む、方法。
  14. 前記電力クランプの前記静電容量から前記信号パッドを隔離することが、少なくとも１つのゲートダイオードを使用して隔離を提供することを含む、請求項１３に記載の方法。
  15. 前記電力クランプを使用して前記電気過剰応力事象を放電することが、前記隔離されたノードにおいて前記電気過剰応力事象を検出することに応答して、検出信号を起動することと、前記検出信号の起動に応答してクランプをオンすることと、を含む、請求項１３に記載の方法。
  16. ２つ以上の直列のゲートダイオードを含む逆保護回路を使用して信号を保護することをさらに含む、請求項１３に記載の方法。
  17. 前記クランプが、前記隔離されたノードと前記基準ノードとの間に直列に接続された第１のクランプ電界効果トランジスタ（ＦＥＴ）および第２のクランプＦＥＴを含む、請求項８に記載の半導体ダイ。
  18. 前記バイアス回路が、前記隔離されたノードと前記基準ノードとの間に接続された電圧分割器をさらに含み、中電圧を前記第１のクランプＦＥＴのゲートに提供するように構成され、前記バイアス回路が、前記検出信号の起動に応答して前記中電圧をオーバーライドするように構成された、請求項１７に記載の半導体ダイ。
  19. 前記第１の逆保護ダイオードのカソードに結合されたアノードと、前記信号パッドに結合されたカソードとを有する第２の逆保護ダイオードをさらに備える、請求項１に記載の半導体ダイ。
  20. 前記１つ以上の隔離遮断電圧デバイスが、前記隔離されたノードに結合されたアノード領域と、前記信号パッドに結合されたカソード領域とを有するゲートされたダイオードを備え、前記アノード領域および前記カソード領域が、半導体レイアウト内に形成され、前記カソード領域が、前記半導体レイアウトの第１の角で接触され、前記カソード領域が、前記第１の角と反対側の前記半導体レイアウトの第２の角で接触される、請求項１に記載の半導体ダイ。
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