CN117498288B - 电压稳定电路和芯片 - Google Patents

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CN117498288B CN202311544389.1A CN202311544389A CN117498288B CN 117498288 B CN117498288 B CN 117498288B CN 202311544389 A CN202311544389 A CN 202311544389A CN 117498288 B CN117498288 B CN 117498288B
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    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
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Abstract

本申请涉及一种电压稳定电路和芯片。本申请的隔离模块，在芯片端口输出模拟信号时，通过控制隔离模块中各开关的通断，将第一电压连接至第一保护模块的输出端，以使芯片端口的输出电压维持在目标电压，避免了第一保护模块由于工艺结构的局限、在压差较大时漏电较大，从而影响芯片端口的输出电压的问题，确保了芯片输出的稳定性。

Description

电压稳定电路和芯片
技术领域
本申请涉及电容检测技术领域，特别是涉及一种电压稳定电路和芯片。
背景技术
请参阅图1，传统技术中，当芯片的GPIO结构作为数字模拟的共用输出端口时，需要满足不同时间段分别输出数字信号和模拟信号的要求。在模拟通路导通时，输出端口会连接至电容C1，该电容用于对模拟电压信号进行采样保持。
为满足芯片的ESD(Electro-Static Discharge，静电放电)需求，通常在数字输出路径上设置一个ESD保护单元，该ESD保护单元包括图1中的PMOS晶体管ggpmos和NMOS晶体管ggnmos。
当端口输出模拟电压信号时，输出端口为高电平，该高电平和地线GND之间存在一定压差；由于当前工艺下，NMOS沟道宽度较窄，当压差较大时，ESD保护单元输出端的ggpmos管和ggnmos管上的漏电较大，从而影响输出端口的输出电压。
因此，如何避免由于ESD保护单元输出端的ggpmos管和ggnmos管上的漏电较大，导致影响输出端口的输出电压，成为急需解决的问题。
发明内容
基于此，有必要针对上述技术问题，提供一种电压稳定电路和芯片，用于解决传统技术中由于ESD保护单元输出端的ggpmos管和ggnmos管上的漏电较大，导致影响输出端口的输出电压的问题。
第一方面，本申请提供了一种电压稳定电路，所述电路包括：
第一输入模块、第一保护模块、隔离模块和第二输入模块；
所述第一输入模块，用于根据芯片的控制信号，将接收的数字信号依次经过所述第一保护模块和所述隔离模块输出至芯片端口；
所述第二输入模块，用于根据所述芯片的控制信号，将接收的模拟信号输出至芯片端口；
所述第一保护模块，用于将数字信号输出回路中产生的瞬态电压接入地线；其中，所述第一输入模块、所述第一保护模块和所述隔离模块构成所述数字信号输出回路；
所述隔离模块，用于在所述芯片端口输出模拟信号时，断开所述第一保护模块和所述芯片端口之间的连接，并将第一电压连接至所述第一保护模块的输出端，以将所述芯片端口的输出电压维持在目标电压。
在其中一个实施例中，所述电路还包括：
第二保护模块，串接在所述隔离模块和所述芯片端口之间，用于将所述芯片端口引入的过冲电压引导至地线。
在其中一个实施例中，所述电路还包括：
第三保护模块，所述第三保护模块的一端与所述第二输入模块连接，所述第三保护模块的另一端连接在所述隔离模块和所述第二保护模块之间，用于将所述模拟信号输出回路中产生的瞬态电压接入地线；其中，所述第二输入模块和所述第三保护模块构成所述模拟信号输出回路。
在其中一个实施例中，所述第一输入模块包括：
第一开关，所述第一开关的一端与数字信号连接，所述第一开关的另一端与所述第一保护模块连接，所述第一开关的控制端与所述芯片的处理器连接。
在其中一个实施例中，所述第一输入模块还包括：
驱动模块，所述驱动模块的输入端与所述第一开关的另一端连接，所述驱动模块的输出端与所述第一保护模块连接，用于增加输入的数字信号的驱动能力。
在其中一个实施例中，所述第一保护模块包括第一晶体管和第二晶体管；其中，所述第一晶体管为PMOS管、所述第二晶体管为NMOS管；
所述第一晶体管的第一端分别与电源电压和所述第一晶体管的控制端连接，所述第一晶体管的第二端分别与所述第二晶体管的第二端、所述第一输入模块和所述第二保护模块连接；
所述第二晶体管的第一端分别与所述第二晶体管的控制端和地线连接。
在其中一个实施例中，所述第二输入模块包括：
第二开关，所述第二开关的一端与模拟信号连接，所述第二开关的另一端与所述芯片端口连接，所述第二开关的控制端与所述芯片的处理器连接。
在其中一个实施例中，所述隔离模块包括第三开关、第四开关、第五开关和电压产生单元；
所述第三开关的一端分别与所述第四开关的一端和所述第一保护模块连接，所述第三开关的另一端与所述第二保护模块连接；
所述电压产生单元的输入端与所述第五开关的一端连接，所述电压产生单元的输出端与所述第四开关的另一端连接，用于根据所述第五开关的控制信号，输出第一电压；
所述第五开关的另一端与所述芯片端口连接。
在其中一个实施例中，所述电压产生单元包括：电流源、第三晶体管、第四晶体管和第五晶体管；其中，所述第三晶体管、所述第四晶体管和所述第五晶体管为NMOS管；
所述第三晶体管的控制端与所述第五开关的一端连接，所述第三晶体管的第二端与电源电压连接，所述第三晶体管的第一端分别与所述第四晶体管的第二端和所述第四开关的另一端连接；
所述电流源的输入端与电源电压连接，所述电流源的输出端分别与所述第五晶体管的控制端和第二端连接，所述第五晶体管的第一端与地线连接；
所述第五晶体管的控制端还与所述第四晶体管的控制端连接；
所述第四晶体管的第一端与地线连接。
在其中一个实施例中，所述第二保护模块包括：
正向串联的第一二极管和第二二极管，且串联后的负极端与电源电压连接，串联后的正极端与地线连接，串联后的中间节点分别与所述隔离模块和所述芯片端口连接。
在其中一个实施例中，所述第三保护模块包括：
正向串联的第三二极管和第四二极管，且串联后的负极端与电源电压连接，串联后的正极端与地线连接，串联后的中间节点分别与所述第二输入模块，以及所述隔离模块和所述第二保护模块连接。
在其中一个实施例中，所述第三保护模块还包括：限流电阻；
所述限流电阻的一端与所述第三二极管和所述第四二极管的中间节点连接，所述限流电阻的另一端连接在所述隔离模块和所述第二保护模块之间。
第二方面，本申请还提供了一种芯片，所述芯片包括：
端口，用于根据控制信号输出数字信号或模拟信号；其中，所述控制信号来源于所述芯片的处理器；
上述第一方面中所述的电压稳定电路，设置于所述芯片内，用于在所述芯片输出模拟信号时，降低所述芯片的第一保护模块的漏电流，以将所述端口的输出电压维持在目标电压。
上述电压稳定电路和芯片，至少具有以下优点：
本申请的隔离模块，在芯片端口输出模拟信号时，通过控制隔离模块中各开关的通断，断开第一保护模块和芯片端口之间的连接，并将第一电压连接至第一保护模块的输出端，以使芯片端口的输出电压维持在目标电压，避免了第一保护模块由于工艺结构的局限、在压差较大时漏电较大，从而影响芯片端口的输出电压的问题，确保了芯片输出的稳定性。
附图说明
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统技术中数字模拟共用输出端口的结构示意图；
图2为一个实施例中电压稳定电路的结构框图；
图3为另一个实施例中电压稳定电路的结构框图；
图4为另一个实施例中电压稳定电路的结构框图；
图5为一个实施例中电压稳定电路的接线示意图；
图6为一个实施例中电压产生单元的结构框图；
图7为一个实施例中各开关的结构示意图；
图8为图5结构的压差仿真示意图；
图9为图5结构的漏电流仿真示意图；
图10为一个实施例中芯片的结构框图。
附图标号说明：
1、第一输入模块；2、第一保护模块；3、隔离模块；4、第二输入模块；
5、第二保护模块；6、第三保护模块。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在本申请中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
请参阅图2，在一些实施例中，本申请提供了一种电压稳定电路，包括：第一输入模块1、第一保护模块2、隔离模块3和第二输入模块4。
第一输入模块1，输入端用于接收数字信号，输出端与第一保护模块2连接，用于根据芯片的控制信号，将接收的数字信号依次经过第一保护模块2和隔离模块3输出至芯片端口。
第二输入模块4，输入端用于接收模拟信号，输出端与芯片端口连接，用于根据芯片的控制信号，将接收的模拟信号输出至芯片端口。应理解，上述芯片的控制信号来源于芯片的处理器，处理器按照预设的处理逻辑，输出控制信号至第一输入模块1或第二输入模块4，以使芯片端口输出所需的数字信号或模拟信号。
第一保护模块2，串接在第一输入模块1和隔离模块3之间，用于将数字信号输出回路中产生的瞬态电压接入地线；其中，第一输入模块1、第一保护模块2和隔离模块3构成数字信号输出回路。
具体地说，数字信号输出回路中产生的瞬态电压是在ESD事件中，当发生静电放电或其它瞬态事件时，回路中的电压迅速上升而产生的。当产生瞬态电压时，第一保护模块2可为数字信号输出回路提供一条低阻抗的路径，允许电压和电流快速流过，从而将静电放电引导到地，保护电路安全。
请参阅图5，可选地，本实施例中的第一保护模块2包括第一晶体管PM1和第二晶体管NM1；其中，第一晶体管PM1为PMOS管、第二晶体管NM1为NMOS管。
第一晶体管PM1和第二晶体管NM1串联连接，即第一晶体管PM1的第一端分别与电源电压和第一晶体管PM1的控制端连接，第二端分别与第二晶体管NM1的第二端、第一输入模块1和第二保护模块5连接，第二晶体管NM1的第一端分别与第二晶体管NM1的控制端和地线连接。
采用这种方案，在正常工作时，第一晶体管PM1和第二晶体管NM1都保持截止状态，此时这两个晶体管的栅极-源极之间的电阻非常高，不会影响电路的正常功能。当发生静电放电或其他瞬态事件时，电路中的电压迅速上升，晶体管内部的寄生三极管发生导通，静电通过该晶体管放电到地。若其中一个晶体管导通后，电路中的瞬态电压继续上升，则另一个晶体管开始导通放电，从而避免ESD事件对电路造成损坏，增加了保护的可靠性。进一步地，在ESD事件结束后，两个晶体管通常会自动恢复到高阻抗状态，不影响电路的正常操作。
隔离模块3，串接在第一保护模块2和芯片端口之间，用于在芯片端口输出模拟信号时，断开第一保护模块2和芯片端口之间的连接，并将第一电压连接至第一保护模块2的输出端，以将芯片端口的输出电压维持在目标电压。
上述实施例中，正常工作时，芯片端口会根据芯片处理器的控制信号，输出数字信号或模拟信号。同时，在芯片端口输出模拟信号时，芯片处理器还通过控制隔离模块3，将第一电压连接至第一保护模块2的输出端，以使芯片端口的输出电压维持在目标电压，避免了第一保护模块2由于工艺结构的局限、在压差较大时漏电较大，从而影响芯片端口的输出电压的问题，确保了芯片输出的稳定性。
请参阅图3，在一些实施例中，本申请提供的电压稳定电路，还包括：第二保护模块5。
第二保护模块5，串接在隔离模块3和芯片端口之间，用于将芯片端口引入的过冲电压引导至地线。
应理解，第二保护模块5的设置位置靠近芯片端口，主要用于对芯片端口进行ESD保护。而第一保护模块2靠近内部电路，距离功能电路较近，因此，第一保护模块2可以和第二保护模块5相互配合，对通过第二保护模块5后仍存在的脉涌进行防护，确保电路安全。
请参阅图4，在一些实施例中，本申请提供的电压稳定电路，还包括：第三保护模块6。
第三保护模块6，其一端与第二输入模块4连接，另一端连接在隔离模块3和第二保护模块5之间，用于将模拟信号输出回路中产生的瞬态电压接入地线；其中，第二输入模块4和第三保护模块6构成模拟信号输出回路。
上述实施例中，在模拟信号输出回路上设置第三保护模块6，可与第二保护模块5相互配合，对通过第二保护模块5后仍存在的脉涌进行防护，确保电路安全。
请参阅图5，可选地，第一输入模块1包括：第一开关S1。
第一开关S1，其一端与数字信号连接，另一端与第一保护模块2连接，控制端与芯片的处理器连接，用于根据芯片的处理器的控制信号，接通或关闭。当第一开关S1接通时，即可将数字信号接入电路中。
进一步地，第一输入模块1还包括：驱动模块A1。
驱动模块A1，其输入端与第一开关S1的另一端连接，输出端与第一保护模块2连接，驱动模块A1为buffer模块(缓冲模块)，用于增加输入的数字信号的驱动能力，避免原始信号驱动能力不足的情况下，推动下一级电路。可选地，第二输入模块4包括：第二开关S2。
第二开关S2，其一端与模拟信号连接，另一端与芯片端口连接、控制端与芯片的处理器连接，用于根据芯片的处理器的控制信号，接通或关闭。当第二开关S2接通时，即可将模拟信号接入电路中。应理解，第一开关S1和第二开关S2的接通时间是不同的，这样芯片可以在一段时间内输出数字信号或模拟信号。
可选地，隔离模块3包括第三开关S3、第四开关S4、第五开关S5和电压产生单元U1。
第三开关S3的一端分别与第四开关S4的一端和第一保护模块2连接，另一端与第二保护模块5连接。
电压产生单元U1的输入端与第五开关S5的一端连接，输出端与第四开关S4的另一端连接。电压产生单元U1用于根据第五开关S5的控制信号，输出第一电压VCOM。
第五开关S5的另一端与芯片端口连接。
采用上述方案，当芯片端口用于输出数字信号时，断开第二开关S2、第四开关S4和第五开关S5，关闭第一开关S1和第三开关S3，这样数字信号经由第一输入模块1、第一保护模块2、隔离模块3和第二保护模块5，最后从芯片端口输出。
当芯片端口用于输出模拟信号时，在充电阶段，关闭第二开关S2和第五开关S5，断开第一开关S1、第三开关S3和第四开关S4，模拟信号通过第二输入模块4和第三保护模块6和第二保护模块5，为电容C1充电，当充电电压达到目标电压时，停止充电，进入保持阶段。应理解，目标电压即为模拟信号的数值。在保持阶段，关闭第三开关S3、第四开关S4和第五开关S5，断开第一开关S1和第二开关S2。电容C1上的电荷用于为外部电路采样。
上述实施例中，电压产生单元U1通过第五开关S5与芯片端口连接，当芯片端口输出模拟信号且第五开关S5关闭时，电压产生单元U1可基于芯片端口的输出电压，产生与输出电压相近的第一电压VCOM，该第一电压VCOM通过第四开关S4接入第一保护模块2，从而在芯片端口与地线之间的压差导致的漏电流产生，电压产生单元U1提供的第一电压VCOM可补充漏电流泄漏的电荷，将芯片端口的输出电压维持在目标电压，确保了芯片的稳定性。
请参阅图6，可选地，电压产生单元U1包括：电流源IB、第三晶体管NM2、第四晶体管NM3和第五晶体管NM4；其中，第三晶体管NM2、第四晶体管NM3和第五晶体管NM4为NMOS管。
第三晶体管NM2的控制端与第五开关S5的一端连接，第二端与电源电压连接，第一端分别与第四晶体管NM3的第二端和第四开关S4的另一端连接。
电流源IB的输入端与电源电压连接，输出端分别与第五晶体管NM4的控制端和第二端连接，第五晶体管NM4的第一端与地线连接；
第五晶体管NM4的控制端还与第四晶体管NM3的控制端连接；
第四晶体管NM3的第一端与地线连接。
其中，图6所示的电压产生单元U1采用source follow结构，其输出的第一电压VCOM在第五开关S5闭合时，将跟随芯片端口的输出电压。第四晶体管NM3和第五晶体管NM4构成电流镜，第三晶体管NM2和第四晶体管NM3上的电流由电流源IB控制。通过合理设置电流源IB的电流值，即可产生与芯片端口的输出电压相近的第一电压VCOM。为了节省功耗，在电压产生单元U1不工作时，电流源IB为关闭状态。第三晶体管NM2采用NMOS结构，用于减少第三晶体管NM2中源极和基底之间的电压VBS差异引入的body effect问题；其中，bodyeffect问题是指当晶体管的源极或漏极电压与体结电压之间存在差异时，晶体管的阈值电压会发生变化，这一效应通常会影响晶体管的性能和工作特性。
请参阅图5和图7，上述附图中的第一开关S1到第五开关S5均为等效示意图，其具体结构如图7中的PNMOS结构所示，因此，除了第一保护模块2，各开关本身也存在漏电问题。应理解，晶体管的整体漏电流I_leakage＝I_sub+I_GIDL+I_junction，其中，I_sub为晶体管的亚阈值漏电流；I_GIDL为晶体管处于截止状态时的漏电流；I_junction为晶体管中pn结的漏电流。通常来说，I_GIDL和I_junction的数值较小可以忽略，因此，I_sub为主要漏电路径。
且漏电流I_sub的表达式为：
其中，W为沟道宽度；L为沟道长度；ID0为静态漏极电流；VGS为栅极-源极电压；Vth为阈值电压；VDS为漏极-源极电压；VT为晶体管的阈值电压和温度工艺相关的参数；n为与晶体管掺杂浓度相关的工艺参数。
由此可知，漏电流大小与沟道宽度和长度、VDs电压、以及温度等相关。其中沟道长度由工艺决定，温度和工作环境相关，因此通过控制VDS电压，即可减少器件漏电问题。
当电容C1处于保持阶段时，该电压产生单元U1开始工作，并输出第一电压VCOM，该第一电压VCOM可补充第一保护模块2、第三开关S3、第四开关S4上泄漏的电荷。通过调节第一电压VCOM的大小，可以减少A点电压与电容C1电压的压差，当两者较为接近时VDS压差较小，从而避免了漏电流产生。
请继续参阅图5，可选地，第二保护模块5包括：第一二极管D1和第二二极管D2。
第一二极管D1和第二二极管D2正向串联，且串联后的负极端与电源电压连接，串联后的正极端与地线连接，串联后的中间节点分别与隔离模块3和芯片端口连接。应理解，上述两个二极管正向串联，是指代两个二极管串联时，一个二极管的正极端和另一个二极管的负极端连接，该连接点即为上述中间节点。
采用这种方案，正常工作时，第一二极管D1和第二二极管D2保存高阻抗状态，不对电路产生影响。当发生ESD事件时，可以引导过高电压，将其传递到地，从而保护电路免受损害。
可选地，第三保护模块6包括：第三二极管D3和第四二极管D4。
第三二极管D3和第四二极管D4正向串联，且串联后的负极端与电源电压连接，串联后的正极端与地线连接，串联后的中间节点分别与第二输入模块4，以及隔离模块3和第二保护模块5连接。
采用这种方案，正常工作时，第三二极管D3和第四二极管D4保存高阻抗状态，不对电路产生影响。当发生ESD事件时，可以引导过高电压，将其传递到地，从而保护电路免受损害。
可选地，第三保护模块6还包括：限流电阻R1。
限流电阻R1的一端与第三二极管D3和第四二极管D4的中间节点连接，另一端连接在隔离模块3和第二保护模块5之间，用于对模拟信号输出回路进行限流。
请参阅图8，图8所示为图5结构的压差仿真示意图。从图8可见，采用图5的结构前，第三开关S3两端的电压为图中的analog电压，即芯片端口的输出电压；在采用图5的结构后，第三开关S3两端的电压为图中的VDS电压。根据仿真结果对比，第三开关S3两端的电压差值比原始差值减小近10倍。
请参阅图9，图9所示为图5结构的漏电流仿真示意图。从图9可见，原始结构中当模拟电压(即芯片端口的输出电压)升高时，图5中A点处的漏电流从208.5917nA增加到713.8774nA。采用图5的结构后，随着模拟电压升高，漏电流从66.82168pA变为43.86396pA。即采用本申请的结构后，A点处的漏电流不仅在数值上大大降低，且在模拟电压升高后，也未发生明显变化。
同时，根据漏电流和压差△VDS的等效公式：
ΔI＝ΔVDS/R
当△VDS减小时，漏电流跟随△VDS减少，由于开关管引入的电阻值远大于走线电阻，因此改进后的漏电流情况有比较明显的改善。
请参阅图5和图6，为了使得本领域技术人员充分理解本申请，以下结合图5和图6，对本申请的电压稳定电路的工作原理进行详细说明。
当芯片端口用于输出数字信号时，芯片处理器输出控制信号至第一开关S1和第三开关S3，以使第一开关S1和第三开关S3关闭；同时，芯片处理器输出控制信号至第二开关S2、第四开关S4和第五开关S5，以使第二开关S2、第四开关S4和第五开关S5断开，则此时数字信号经由第一输入模块1、第一保护模块2、隔离模块3、第二保护模块5，最后从芯片端口输出。
在此期间，当数字信号输出回路或芯片端口存在ESD事件时，第一保护模块2和第二保护模块5可将瞬态电压或过冲电压接入地线，以保护电路安全。
当芯片端口用于输出模拟信号时，在充电阶段，芯片处理器输出控制信号至第二开关S2、第五开关S5，以使第二开关S2、第五开关S5关闭；同时，芯片处理器输出控制信号至第一开关S1、第三开关S3，第四开关S4，以使第一开关S1、第三开关S3、第四开关S4断开，则此时模拟信号经由第二输入模块4、第三保护模块6和第二保护模块5，最后从芯片端口输出，为电容C1充电，当充电电压达到目标电压时，停止充电，进入保持阶段。即电容C1用于存储电荷，并对采样的信号起到保持的作用。在保持阶段，芯片处理器输出控制信号至第三开关S3、第四开关S4、第五开关S5，以使第三开关S3、第四开关S4、第五开关S5关闭；同时，芯片处理器输出控制信号至第一开关S1、第二开关S2，以使第一开关S1、第二开关S2断开。则此时，电容C1供外部电路采样；同时，电压产生单元U1输出的第一电压VCOM将跟随芯片端口的输出电压，该第一电压VCOM可补充第一保护模块2、第三开关S3上泄漏的电荷，减小A点电压与电容C1电压的压差，从而避免了漏电流产生，确保芯片端口的输出电压能够维持在目标电压。
在此期间，当模拟信号输出回路或芯片端口存在ESD事件时，第三保护模块6和第二保护模块5可将瞬态电压或过冲电压接入地线，以保护电路安全。
上述实施例中，正常工作时，芯片端口会根据芯片处理器的控制信号，输出数字信号或模拟信号。同时，在芯片端口输出模拟信号时，芯片处理器还通过控制隔离模块3，将第一电压连接至第一保护模块2的输出端，以使芯片端口的输出电压维持在目标电压，避免了第一保护模块2和开关由于工艺结构的局限、在压差较大时漏电较大，从而影响芯片端口的输出电压的问题，确保了芯片输出的稳定性。
请参阅图10，在一些实施例中，本申请还提供了一种芯片，包括：
端口，用于根据控制信号输出数字信号或模拟信号；其中，控制信号来源于芯片的处理器。
上述实施例中所提供的电压稳定电路，该电压稳定电路设置于芯片内，且电压稳定电路的输出端与芯片的端口连接。
电压稳定电路包括第一输入模块1、第一保护模块2、隔离模块3和第二输入模块4，用于在芯片输出模拟信号时，芯片处理器通过控制隔离模块3，将第一电压连接至第一保护模块2的输出端，以使芯片端口的输出电压维持在目标电压，避免了第一保护模块2和开关由于工艺结构的局限、在压差较大时漏电较大，从而影响芯片端口的输出电压的问题，确保了芯片输出的稳定性。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (12)

1.一种电压稳定电路，其特征在于，所述电路包括：第一输入模块、第一保护模块、隔离模块和第二输入模块；
所述第一输入模块，用于根据芯片的控制信号，将接收的数字信号依次经过所述第一保护模块和所述隔离模块输出至芯片端口；
所述第二输入模块，用于根据所述芯片的控制信号，将接收的模拟信号输出至芯片端口；
所述第一保护模块，用于将数字信号输出回路中产生的瞬态电压接入地线；其中，所述第一输入模块、所述第一保护模块和所述隔离模块构成所述数字信号输出回路；
所述隔离模块，用于在所述芯片端口输出模拟信号时，断开所述第一保护模块和所述芯片端口之间的连接，并将第一电压连接至所述第一保护模块的输出端，以将所述芯片端口的输出电压维持在目标电压；所述隔离模块包括第三开关、第四开关、第五开关和电压产生单元；所述第三开关的一端分别与所述第四开关的一端和所述第一保护模块连接；所述电压产生单元的输入端与所述第五开关的一端连接，所述电压产生单元的输出端与所述第四开关的另一端连接，用于根据所述第五开关的控制信号，输出第一电压；所述第五开关的另一端与所述芯片端口连接；
其中，在充电阶段，所述第二输入模块和所述第五开关关闭，所述第一输入模块、所述第三开关和所述第四开关断开，所述模拟信号通过所述第二输入模块为电容充电，直至所述电容的充电电压达到目标电压，进入保持阶段；在所述保持阶段，所述第三开关、所述第四开关和所述第五开关关闭，所述第一输入模块和所述第二输入模块断开，所述电容的电荷用于为外部电路采样；
其中，当所述芯片端口输出所述模拟信号且所述第五开关关闭时，所述电压产生单元基于所述芯片端口的输出电压产生所述第一电压。
2.根据权利要求1所述的电压稳定电路，其特征在于，所述电路还包括：
第二保护模块，串接在所述隔离模块和所述芯片端口之间，用于将所述芯片端口引入的过冲电压引导至地线；
其中，所述第三开关的另一端与所述第二保护模块连接。
3.根据权利要求2所述的电压稳定电路，其特征在于，所述电路还包括：
第三保护模块，所述第三保护模块的一端与所述第二输入模块连接，所述第三保护模块的另一端连接在所述隔离模块和所述第二保护模块之间，用于将模拟信号输出回路中产生的瞬态电压接入地线；其中，所述第二输入模块和所述第三保护模块构成所述模拟信号输出回路。
4.根据权利要求3所述的电压稳定电路，其特征在于，所述第一输入模块包括：
第一开关，所述第一开关的一端与数字信号连接，所述第一开关的另一端与所述第一保护模块连接，所述第一开关的控制端与所述芯片的处理器连接。
5.根据权利要求4所述的电压稳定电路，其特征在于，所述第一输入模块还包括：
驱动模块，所述驱动模块的输入端与所述第一开关的另一端连接，所述驱动模块的输出端与所述第一保护模块连接，用于增加输入的数字信号的驱动能力。
6.根据权利要求3所述的电压稳定电路，其特征在于，所述第一保护模块包括第一晶体管和第二晶体管；其中，所述第一晶体管为PMOS管、所述第二晶体管为NMOS管；
所述第一晶体管的第一端分别与电源电压和所述第一晶体管的控制端连接，所述第二晶体管的第二端分别与所述第二晶体管的第二端、所述第一输入模块和所述第二保护模块连接；
所述第二晶体管的第一端分别与所述第二晶体管的控制端和地线连接。
7.根据权利要求3所述的电压稳定电路，其特征在于，所述第二输入模块包括：
第二开关，所述第二开关的一端与模拟信号连接，所述第二开关的另一端与所述芯片端口连接，所述第二开关的控制端与所述芯片的处理器连接。
8.根据权利要求1所述的电压稳定电路，其特征在于，所述电压产生单元包括：电流源、第三晶体管、第四晶体管和第五晶体管；其中，所述第三晶体管、所述第四晶体管和所述第五晶体管为NMOS管；
所述第三晶体管的控制端与所述第五开关的一端连接，所述第三晶体管的第二端与电源电压连接，所述第三晶体管的第一端分别与所述第四晶体管的第二端和所述第四开关的另一端连接；
所述电流源的输入端与电源电压连接，所述电流源的输出端分别与所述第五晶体管的控制端和第二端连接，所述第五晶体管的第一端与地线连接；
所述第五晶体管的控制端还与所述第四晶体管的控制端连接；
所述第四晶体管的第一端与地线连接。
9.根据权利要求3所述的电压稳定电路，其特征在于，所述第二保护模块包括：
正向串联的第一二极管和第二二极管，且串联后的负极端与电源电压连接，串联后的正极端与地线连接，串联后的中间节点分别与所述隔离模块和所述芯片端口连接。
10.根据权利要求3所述的电压稳定电路，其特征在于，所述第三保护模块包括：
正向串联的第三二极管和第四二极管，且串联后的负极端与电源电压连接，串联后的正极端与地线连接，串联后的中间节点分别与所述第二输入模块，以及所述隔离模块和所述第二保护模块连接。
11.根据权利要求10所述的电压稳定电路，其特征在于，所述第三保护模块还包括：限流电阻；
所述限流电阻的一端与所述第三二极管和所述第四二极管的中间节点连接，所述限流电阻的另一端连接在所述隔离模块和所述第二保护模块之间。
12.一种芯片，其特征在于，所述芯片包括：
端口，用于根据控制信号输出数字信号或模拟信号；其中，所述控制信号来源于所述芯片的处理器；
权利要求1-11中任一项所述的电压稳定电路，设置于所述芯片内，用于在所述芯片输出模拟信号时，降低所述芯片的第一保护模块的漏电流，以将所述端口的输出电压维持在目标电压。
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Citations (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096594A (ja) * 2005-09-28 2007-04-12 Seiko Epson Corp 信号保持回路、駆動回路、電気光学装置および電子機器
CN101859766A (zh) * 2009-04-13 2010-10-13 苏州芯美微电子科技有限公司 从电源vdd到io管脚之间的一种新型nmos箝位及其应用方法
CN103917012A (zh) * 2013-10-22 2014-07-09 新乡学院 一种具有欠压锁定和过温保护模块的白光led驱动系统
CN104883172A (zh) * 2015-05-26 2015-09-02 周玲 模拟开关电路结构
CN105938831A (zh) * 2015-03-04 2016-09-14 美国亚德诺半导体公司 具有有源泄漏电流补偿的过压开关的装置和方法
CN106463953A (zh) * 2014-05-29 2017-02-22 高通股份有限公司 用于减少电路中的泄漏电流的偏置技术和电路布置
CN206100257U (zh) * 2016-08-05 2017-04-12 浙江大华技术股份有限公司 一种数字信号和模拟信号兼容处理装置
US9979396B1 (en) * 2017-02-23 2018-05-22 Stmicroelectronics (Grenoble 2) Sas Bidirectional analog multiplexer
CN108132903A (zh) * 2018-01-19 2018-06-08 杭州士兰微电子股份有限公司 通用输入输出接口电路及其控制方法
CN108199362A (zh) * 2018-01-10 2018-06-22 龙迅半导体（合肥）股份有限公司 一种io接口esd漏电保护电路
CN109683836A (zh) * 2018-12-04 2019-04-26 珠海妙存科技有限公司 一种兼容多种显示协议硬件接口的驱动装置
CN110855266A (zh) * 2019-11-27 2020-02-28 西安博瑞集信电子科技有限公司 单电压正压驱动的单片数控衰减器芯片
CN110912098A (zh) * 2019-11-25 2020-03-24 南京尔芯电子有限公司 防止静电释放esd保护在电源关断下引起漏电流的电路
CN111106815A (zh) * 2018-10-26 2020-05-05 安世有限公司 用于电子电路的输出滤波器
CN111624903A (zh) * 2019-02-28 2020-09-04 意法半导体股份有限公司 处理系统、对应装置及对应方法
CN112737552A (zh) * 2019-10-28 2021-04-30 圣邦微电子（北京）股份有限公司 一种信号传输电路
CN113272956A (zh) * 2019-01-10 2021-08-17 亚德诺半导体国际无限责任公司 用于耐高电压高速接口的具有低漏电流的电过应力保护
CN113992199A (zh) * 2020-07-27 2022-01-28 瑞昱半导体股份有限公司 集成电路及其信号传输方法
CN114002659A (zh) * 2021-10-29 2022-02-01 湖北三江航天万峰科技发展有限公司 一种四路窄脉冲峰值保持电路
CN114244336A (zh) * 2021-12-13 2022-03-25 贵州振华风光半导体股份有限公司 一种带超低漏电流补偿技术的模拟开关
CN114785337A (zh) * 2022-04-19 2022-07-22 中科芯集成电路有限公司 一种微控制器中输入/输出阻抗可配置的gpio口电路结构
CN114895738A (zh) * 2022-05-25 2022-08-12 苏州华太电子技术有限公司 一种fail-safe控制电压产生电路、防倒灌电路
CN114900180A (zh) * 2022-05-25 2022-08-12 苏州华太电子技术有限公司 一种gpio电路、芯片、电子设备
CN217693294U (zh) * 2022-07-11 2022-10-28 深圳市金科泰通信设备有限公司 一种gpio复用电路
CN115268540A (zh) * 2021-04-29 2022-11-01 圣邦微电子（北京）股份有限公司 一种具有采样保持功能的带隙基准电路
CN115842524A (zh) * 2021-09-21 2023-03-24 株式会社东芝 半导体电路
CN116054796A (zh) * 2023-01-05 2023-05-02 核芯互联科技(青岛)有限公司 防漏电开关
CN116388744A (zh) * 2021-12-23 2023-07-04 华大半导体有限公司 一种用于提升控制精度的系统
CN116525607A (zh) * 2022-04-06 2023-08-01 台湾积体电路制造股份有限公司 用于静电放电保护的器件和方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009007790B3 (de) * 2009-02-06 2010-08-12 Continental Automotive Gmbh Treiberchip zum Treiben einer induktiven Last
US9048777B2 (en) * 2012-12-31 2015-06-02 Silicon Laboratories Inc. Apparatus for integrated circuit interface and associated methods
US11038345B2 (en) * 2019-03-25 2021-06-15 Nxp B.V. Over-voltage tolerant analog test bus
US11658575B2 (en) * 2020-09-09 2023-05-23 Cypress Semiconductor Corporation Regulator architecture with load dependent biasing and inrush current control
US11689014B2 (en) * 2021-06-24 2023-06-27 Qualcomm Incorporated Electrostatic discharge circuit for multi-voltage rail thin-gate output driver

Patent Citations (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096594A (ja) * 2005-09-28 2007-04-12 Seiko Epson Corp 信号保持回路、駆動回路、電気光学装置および電子機器
CN101859766A (zh) * 2009-04-13 2010-10-13 苏州芯美微电子科技有限公司 从电源vdd到io管脚之间的一种新型nmos箝位及其应用方法
CN103917012A (zh) * 2013-10-22 2014-07-09 新乡学院 一种具有欠压锁定和过温保护模块的白光led驱动系统
CN106463953A (zh) * 2014-05-29 2017-02-22 高通股份有限公司 用于减少电路中的泄漏电流的偏置技术和电路布置
CN105938831A (zh) * 2015-03-04 2016-09-14 美国亚德诺半导体公司 具有有源泄漏电流补偿的过压开关的装置和方法
CN104883172A (zh) * 2015-05-26 2015-09-02 周玲 模拟开关电路结构
CN206100257U (zh) * 2016-08-05 2017-04-12 浙江大华技术股份有限公司 一种数字信号和模拟信号兼容处理装置
US9979396B1 (en) * 2017-02-23 2018-05-22 Stmicroelectronics (Grenoble 2) Sas Bidirectional analog multiplexer
CN108199362A (zh) * 2018-01-10 2018-06-22 龙迅半导体（合肥）股份有限公司 一种io接口esd漏电保护电路
CN108132903A (zh) * 2018-01-19 2018-06-08 杭州士兰微电子股份有限公司 通用输入输出接口电路及其控制方法
CN111106815A (zh) * 2018-10-26 2020-05-05 安世有限公司 用于电子电路的输出滤波器
CN109683836A (zh) * 2018-12-04 2019-04-26 珠海妙存科技有限公司 一种兼容多种显示协议硬件接口的驱动装置
CN113272956A (zh) * 2019-01-10 2021-08-17 亚德诺半导体国际无限责任公司 用于耐高电压高速接口的具有低漏电流的电过应力保护
CN111624903A (zh) * 2019-02-28 2020-09-04 意法半导体股份有限公司 处理系统、对应装置及对应方法
CN112737552A (zh) * 2019-10-28 2021-04-30 圣邦微电子（北京）股份有限公司 一种信号传输电路
CN110912098A (zh) * 2019-11-25 2020-03-24 南京尔芯电子有限公司 防止静电释放esd保护在电源关断下引起漏电流的电路
CN110855266A (zh) * 2019-11-27 2020-02-28 西安博瑞集信电子科技有限公司 单电压正压驱动的单片数控衰减器芯片
CN113992199A (zh) * 2020-07-27 2022-01-28 瑞昱半导体股份有限公司 集成电路及其信号传输方法
CN115268540A (zh) * 2021-04-29 2022-11-01 圣邦微电子（北京）股份有限公司 一种具有采样保持功能的带隙基准电路
CN115842524A (zh) * 2021-09-21 2023-03-24 株式会社东芝 半导体电路
CN114002659A (zh) * 2021-10-29 2022-02-01 湖北三江航天万峰科技发展有限公司 一种四路窄脉冲峰值保持电路
CN114244336A (zh) * 2021-12-13 2022-03-25 贵州振华风光半导体股份有限公司 一种带超低漏电流补偿技术的模拟开关
CN116388744A (zh) * 2021-12-23 2023-07-04 华大半导体有限公司 一种用于提升控制精度的系统
CN116525607A (zh) * 2022-04-06 2023-08-01 台湾积体电路制造股份有限公司 用于静电放电保护的器件和方法
CN114785337A (zh) * 2022-04-19 2022-07-22 中科芯集成电路有限公司 一种微控制器中输入/输出阻抗可配置的gpio口电路结构
CN114900180A (zh) * 2022-05-25 2022-08-12 苏州华太电子技术有限公司 一种gpio电路、芯片、电子设备
CN114895738A (zh) * 2022-05-25 2022-08-12 苏州华太电子技术有限公司 一种fail-safe控制电压产生电路、防倒灌电路
CN217693294U (zh) * 2022-07-11 2022-10-28 深圳市金科泰通信设备有限公司 一种gpio复用电路
CN116054796A (zh) * 2023-01-05 2023-05-02 核芯互联科技(青岛)有限公司 防漏电开关

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