CN108199362A

CN108199362A - 一种io接口esd漏电保护电路

Info

Publication number: CN108199362A
Application number: CN201810022994.5A
Authority: CN
Inventors: 徐希; 陶成; 夏洪锋; 季翔宇; 陈余
Original assignee: Long Xun Semiconductor (hefei) Ltd By Share Ltd
Current assignee: Long Xun Semiconductor (hefei) Ltd By Share Ltd
Priority date: 2018-01-10
Filing date: 2018-01-10
Publication date: 2018-06-22
Anticipated expiration: 2038-01-10
Also published as: CN108199362B

Abstract

本发明公开一种IO接口ESD漏电保护电路，包括：控制开关电路，用于根据发送端、接收端以及ESD二极管节点上的电压控制开关闭合或断开，其中：控制开关电路的第一端与发送端电源V_CC1相连，其第二端与ESD二极管的第一二极管的阴极相连，其第三端通过ESD二极管的第一二极管和第二二极管的公共端以及端接电阻与接收端电源V_CC2相连，第一二极管的阳极与第二二极管的阴极相连。本发明提供的IO接口ESD漏电保护电路针对ESD二极管的电源进行单独的分割，确保在发送端断电时，可控开关能被关断，以阻止漏电电流流入主电源轨，断开通过ESD二极管的放电路径，降低不必要的漏电功耗，并且提高IO芯片的使用寿命。

Description

一种IO接口ESD漏电保护电路

技术领域

本发明涉及电路设计技术领域，特别是涉及一种IO接口ESD漏电保护电路。

背景技术

在特殊情况下，电流可以通过传输线(例如HDMI电缆)从诸如监视器或电视的高清晰度多媒体接口(HDMI)端口的前端接收电路的接收端流过泄漏路径，到诸如笔记本或计算机的HDMI端口的前端传输电路的传输端。在典型的情况下，接收端在发送端之前是开启的。在电路设计时，芯片IO接口上通常都需要ESD二极管保护功能，以防止外部静电打坏芯片内部结构。但是IO接口上的ESD二极管，在某些应用中，比如TMDS驱动级，会存在当发送端的芯片IO接口上已经断电的情况下，IO还连接着接收端，如pad上仍然有高电平，这会导致ESD二极管被导通，持续抽取接收端的电流，从pad倒灌到发送端电源轨上，TMDS驱动级通常使用CML结构，如图1所示，NMOS作为开关管，接收前端驱动级的控制信号，控制流经端接电阻的电流，输出HDMI信号。发送端电源Vcc1和接收端电源Vcc2根据HDMI规范要求，都使用3.3V电源，发送端和接收端通过导线或PCB(Printed Circuit Board印刷电路板)连接。

TMDS用于传输HDMI信号在日常生活非常常见，经常会发生发送端，比如机顶盒或电脑主机已经断电，但是接收端并没有关闭的情况，比如电视或者电脑显示器。在漏电电流发生时，如图2所示，漏电路径为:IO pad->ESD二极管->电源轨->电源轨接的其他电路->电源地。具体的，当发送端电源Vcc1如果断电，那么此时会有漏电电流直接流到发送端电源Vcc1，考虑到Vcc1通常不会单独一个引脚只给驱动级供电，会连到包括但不限于前驱级的核心电路等，甚至包括IO芯片内部其他模块，最终发送端电源Vcc1上的电荷又会通过前述模块中放电通路到达电源地，形成完整的从接收端电源Vcc2到电源地的漏电路径。

对于发送端电源Vcc1和接收端电源Vcc2之间的漏电保护，目前主要通过对端接电阻和电流源进行关闭，如图3所示，即使驱动级本身的漏电路径被关断，但是由于IO接口上的ESD二极管，当发送端电源Vcc1断电后降到二极管导通电压后，ESD二极管依然会导通，仍然会有漏电路径，无法确保完全切断漏电电流的路径，造成不必要的漏电功耗，降低IO芯片的使用寿命。

发明内容

本发明的目的在于提出一种IO接口ESD漏电保护电路，以确保在发送端已经断电的情况下，ESD二极管所导致的漏电问题，保证完全切断漏电电流的放电路径，降低不必要的漏电功耗，提高IO芯片的使用寿命。

为达到上述目的，本发明提供了以下技术方案：

一种IO接口ESD漏电保护电路，包括：控制开关电路，所述控制开关电路用于根据发送端、接收端以及ESD二极管节点上的电压控制开关闭合或断开，其中：

所述控制开关电路的第一端与发送端电源V_CC1相连，所述控制开关电路的第二端与ESD二极管的第一二极管的阴极相连，所述控制开关电路的第三端通过所述ESD二极管的第一二极管和第二二极管的公共端以及端接电阻与接收端电源V_CC2相连，所述第一二极管的阳极与所述第二二极管的阴极相连。

优选的，所述控制开关电路包括：可控开关和控制电路，其中：

所述控制电路的控制端与所述可控开关相连，控制所述可控开关的闭合或断开；

所述可控开关的第一端与所述控制电路的第一端的公共端作为所述控制开关电路的第一端与所述发送端电源V_CC1相连；

所述可控开关的第二端与所述控制电路的第二端的公共端作为所述控制开关电路的第二端与所述ESD二极管的第一二极管的阴极相连；

所述控制电路的第三端作为所述控制开关电路的第三端通过所述第一二极管和所述第二二极管的公共端以及所述端接电阻与所述接收端电源V_CC2相连。

优选的，所述可控开关为开关管。

优选的，所述开关管为PMOS开关管，所述PMOS开关管的栅极作为所述可控开关的控制信号输入端，所述PMOS开关管的源极作为所述可控开关的第一端，所述PMOS开关管的漏极作为所述可控开关的第二端。

优选的，所述控制电路包括：第六电阻、第七电阻、第一MOS管、第二MOS管、第三MOS管、第四MOS管以及电容，其中：

所述第六电阻的第一端与所述第一MOS管的源极和所述第二MOS管的栅极相连，其公共端作为所述控制电路的第一端与所述PMOS开关管的源极相连；

所述第六电阻的第二端与所述第一MOS管的栅极和所述第七电阻的第一端相连，所述第七电阻的第二端与所述第三MOS管的漏极、所述第四MOS管的漏极以及所述电容的第二端相连，并其公共端接地；

所述第一MOS管的漏极与所述第三MOS管的源极相连，所述第三MOS管的源极和栅极相连，所述第三MOS管的栅极与所述第四MOS管的栅极相连；

所述第二MOS管的漏极与所述第四MOS管的源极和所述电容的第一端相连，其公共端作为所述控制电路的控制端与所述PMOS开关管的栅极相连，控制所述PMOS开关管的闭合或断开；

所述第二MOS管的源极作为所述控制电路的第三端通过所述第一二极管和所述第二二极管的公共端与所述接收端电源V_CC2相连。

优选的，所述第一MOS管和所述第二MOS管为PMOS开关管。

优选的，所述第三MOS管和所述第四MOS管为NOMS开关管。

经由上述的技术方案可知，与现有技术相比，本发明公开了一种IO接口ESD漏电保护电路，包括：控制开关电路，控制开关电路用于根据发送端、接收端以及ESD二极管节点上的电压控制开关闭合或断开，其中：控制开关电路的第一端与发送端电源V_CC1相连，其第二端与ESD二极管的第一二极管的阴极相连，其第三端通过ESD二极管的第一二极管和第二二极管的公共端以及端接电阻与接收端电源V_CC2相连，第一二极管的阳极与第二二极管的阴极相连。本发明提供的IO接口ESD漏电保护电路针对ESD二极管的电源进行单独的分割，使用可控制的开关和主电源轨相连，确保在发送端断电的情况下，可控开关能被关断，以阻止漏电电流流入主电源轨，进而断开通过ESD二极管的放电路径，降低不必要的漏电功耗，并且提高IO芯片的使用寿命；同时，在正常工作时，或者ESD发生时，可控开关确保导通，以保证正常工作和ESD的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术提供的TMDS驱动级通常使用的CML结构；

图2为现有技术提供的TMDS驱动级通常使用的CML结构的漏电电流路径原理图；

图3为现有技术提供的TMDS驱动级通常使用的CML结构的由IO接口上的ESD二极管的漏电电流路径原理图；

图4为本发明实施例提供的一种IO接口ESD漏电保护电路结构示意图；

图5为本发明实施例提供的一种IO接口ESD漏电保护电路原理示意图；

图6为本发明实施例提供的当IO接口发生断电时电压和电流的变化趋势图；

图7为本发明实施例提供的另一种IO接口ESD漏电保护电路应用示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

术语解释：

IO:input/output，输入输出；

ESD：electro-static discharge，静电释放；

TMDS:Transition Minimized DifferentialSignaling，低摆幅差分信号；

HDMI:High Definition Multimedia Interface，高分辨率多媒体接口。

为了本发明实施例的简化说明，目前主要通过对端接电阻和电流源进行关闭，具体如何关闭是另一个技术点，不属于本发明所要强调的内容，比如US9628069B2以及US8384445B2为两个解决TMDS最后驱动级在电源关闭情况下，关断驱动级漏电的专利。因此其具体实现和技术方案，不过多展开。

本发明实施例在图3的基础上，去掉了已经不再需要考虑漏电的驱动级，发送端电源V_CC1所连接的其他模块统称为负载2，并且为了简化起见，本说明书中只考虑单端接口即可。如图4所示，其需要强调的是，图4中的解决方案，应用于所有在本模块断电，同时IO接口连接着高电平，而造成的通过ESD二极管漏电的情况，并不仅仅限于HDMI应用。

参见图4所示，本发明实施例提供了一种IO接口ESD漏电保护电路结构示意图。如图1所示，本发明实施例提供了一种IO接口ESD漏电保护电路，该漏电保护电路包括：控制开关电路1，该控制开关电路1用于根据发送端、接收端以及ESD二极管节点上的电压控制开关闭合或断开，其中：

控制开关电路1的第一端与发送端电源V_CC1相连，控制开关电路1的第二端与ESD二极管的第一二极管d1的阴极相连，控制开关电路1的第三端通过ESD二极管的第一二极管d1和第二二极管d2的公共端以及端接电阻R5与接收端电源V_CC2相连，第一二极管d1的阳极与第二二极管d2的阴极相连。

具体的，如图4所示，该控制开关电路1包括：可控开关11和控制电路12，其中：控制电路12的控制端与可控开关11相连，控制可控开关11的闭合或断开；可控开关11的第一端与控制电路12的第一端的公共端作为控制开关电路1的第一端与发送端电源V_CC1相连；可控开关11的第二端与控制电路12的第二端的公共端作为控制开关电路1的第二端与ESD二极管的第一二极管的阴极相连；控制电路12的第三端作为控制开关电路1的第三端通过第一二极管和第二二极管的公共端以及端接电阻R5与接收端电源V_CC2相连。

在本实施例中，如图4所示，虚线框内即为漏电保护电路1，其可以通过可控开关11将ESD二极管的电源端与主电源轨隔离开，图中Vcc_esd；控制电路12通过分析发送端、接收端以及ESD二极管节点上的电压，控制可控开关11闭合或断开。

需要说明的是，图4中只是示意图，上述可控开关可以是具体的开关，也可以是具有开关功能的能效电路。

本发明提供的该漏电保护电路可以实现如下功能：芯片正常工作时(发送端电源Vcc1为正常电压)，则可控开关导通，Vcc_esd即为正常电平，ESD二极管反向截止；在发生断电时，可控开关关断，电源轨上漏电路径截断；控制电路连接到pad上，必须确保正常工作时为高阻，不影响IO正常性能；断电稳定后，控制电路需要保证不能抽pad上电流，否则控制电路本身形成新的漏电路径；无论可控开关之前状态如何，当pad对电源的ESD事件发生时，可控开关必须打开，保证ESD二极管放电路径。

本实施例提供的IO接口ESD漏电保护电路，包括：控制开关电路，该控制开关电路用于根据发送端、接收端以及ESD二极管节点上的电压控制开关闭合或断开，其中：控制开关电路的第一端与发送端电源V_CC1相连，控制开关电路的第二端与ESD二极管的第一二极管的阴极相连，控制开关电路的第三端通过ESD二极管的第一二极管和第二二极管的公共端以及端接电阻与接收端电源V_CC2相连，第一二极管的阳极与第二二极管的阴极相连。本发明提供的IO接口ESD漏电保护电路针对ESD二极管的电源进行单独的分割，使用可控制的开关和主电源轨相连，确保在发送端断电的情况下，可控开关能被关断，以阻止漏电电流流入主电源轨，进而断开通过ESD二极管的放电路径，降低不必要的漏电功耗，并且提高IO芯片的使用寿命；同时，在正常工作时，或者ESD发生时，可控开关确保导通，以保证正常工作和ESD的性能。

参见图5所示，本发明实施例提供了一种IO接口ESD漏电保护电路原理示意图。如图5所示，可控开关11可以为开关管，开关管为PMOS开关管P0，PMOS开关管P0的栅极作为可控开关11的控制信号输入端，PMOS开关管P0的源极作为可控开关11的第一端，PMOS开关管P0的漏极作为可控开关11的第二端。

如图5所示，控制电路12包括：第六电阻R6、第七电阻R7、第一MOS管P1、第二MOS管P2、第三MOS管N1、第四MOS管N2以及电容C，其中：

可参见图5所示，第六电阻R6的第一端与第一MOS管P1的源极和第二MOS管P2的栅极相连，其公共端作为控制电路12的第一端与PMOS开关管P0的源极相连；第六电阻R6的第二端与第一MOS管P1的栅极和第七电阻R7的第一端相连；第七电阻R7的第二端与第三MOS管N1的漏极、第四MOS管N2的漏极以及电容C的第二端相连，并其公共端接地；第一MOS管P1的漏极与第三MOS管N1的源极相连，第三MOS管N1的源极和栅极相连，第三MOS管N1的栅极与第四MOS管N2的栅极相连；第二MOS管P2的漏极与第四MOS管N2的源极和电容C的第一端相连，其公共端作为控制电路12的控制端与PMOS开关管P0的栅极相连，控制PMOS开关管P0的闭合或断开；第二MOS管P2的源极作为控制电路12的第三端通过第一二极管d1和第二二极管d2的公共端以及端接电阻R5与接收端电源V_CC2相连。

根据图5所示可知，上述第一MOS管P1和第二MOS管P2为PMOS开关管；第三MOS管N1和第四MOS管N2为NOMS开关管。

如图5中所示，图中，使用一个衬底接在Vcc_esd端的PMOS开关管P0作为可控开关11，由第六电阻R6、第七电阻R7、第一MOS管P1、第二MOS管P2、第三MOS管N1、第四MOS管N2以及电容C组成控制电路12。

需要说明的是，本发明实施例中涉及的PMOS开关管P0的尺寸要确保导通电流能力不能低于ESD二极管d1的放电能力，为了保证放电能力，PMOS开关管P0可以使用较大的尺寸。对于第一MOS管P1与第二MOS管P2，第三MOS管N1与第四MOS管N2尺寸各自相同，只需要能判断芯片断电，对电流能力要求小，可以使用较小的尺寸。分压电路的第六电阻R6，第七电阻R7的阻值选择要使得正常工作时第一MOS管P1的栅源电压VsgP1略大于PMOS门槛电压，同时小于ESD二极管的正向导通电压。比如，PMOS门槛电压0.3V，ESD二极管正向导通电压0.7V，则第六电阻R6两端的分压可以设置在0.5V左右。

本发明提供的IO接口ESD漏电保护电路的工作原理：

a，当发送端正常工作时，发送端电源Vcc1为高电平，第二MOS管P2截止，第二MOS管P2、第三MOS管N1支路不影响IO正常工作。同时，第一MOS管P1由于第六电阻R6的分压导通，第三MOS管N1自偏置后，电流镜像到第四MOS管N2，将控制信号Sc拉低。控制信号Sc将PMOS开关管P0打开，使得Vcc_esd充电到正常电源电压。

b，当发送端断电时，如图6所示，各电压及电流的变化趋势图。为简化分析，在断电启动漏电保护的过程中，由于端接电阻R5通常只有50欧姆且漏电一般不大，因此，可以假设pad上电压是电源电压。

如图6所示，假设t0时刻发生断电，在t0时刻之前，发送端电源Vcc1和Vcc_esd都为正常电源电压，第一MOS管P1的栅源电压VsgP1大约0.5V，第二MOS管P2的栅源电压VsgP2为0，则控制信号Sc为低电平，I1和I2的电流为0。在t0时刻之后，发送端电源Vcc1和Vcc_esd由于负载的漏电开始下降，在此过程中，第二MOS管P2的栅源电压VsgP2增加，逐步导通第二MOS管P2，第一MOS管P1的栅源电压VsgP1随着发送端电源Vcc1的下降也缓慢下降；在t1时刻时，发送端电源Vcc1和Vcc_esd下降了0.7V，第二MOS管P2的栅源电压VsgP2上升到0.7V，而第一MOS管P1的栅源电压VsgP1由t0时刻的0.5V持续下降，因此在t0-t1期间，第二MOS管P2导通，且必然存在第一MOS管P1的栅源电压VsgP1和第二MOS管P2的栅源电压VsgP2的交叉点，交叉点后，I2开始给电容C充电，则Sc开始逐步上升。t1时刻之后，由于Vcc_esd的电压下降导通了ESD第一二极管d1，使得Vcc_esd和发送端电源Vcc1都暂时保持在低于电源电压0.7V的电压停止下降，此时I1开始有漏电流，I2继续持续给Sc节点充电。在t2时刻时，Sc到达了PMOS开关管P0的关闭点，由于PMOS开关管P0的关闭，发送端电源Vcc1与接收端电源Vcc2的漏电路径被关断，发送端电源Vcc1开始从暂稳态继续下降，由此带来的第一MOS管P1的栅源电压VsgP1和第二MOS管P2的栅源电压VsgP2差值迅速扩大，加速了Sc上升速度，最终到达电源电压。在t3时刻时，发送端电源Vcc1逐渐下降到0，第一MOS管P1彻底关断，第二MOS管P2彻底打开，第三MOS管N1逐渐进入截止区，自偏置的电压关断第四MOS管N2，由于第四MOS管N2的关断和PMOS开关管P0的关断，I2和I1漏电流都关闭，因此，当t3时刻之后，漏电保护行为建立，所有漏电流路径全部掐断。在这个过程中，需要注意的是，由于发送端电源Vcc1始终等于或低于Vcc_esd，因此PMOS开关管P0的衬底始终接在相对高电平上，确保了Vcc_esd不会通过PMOS开关管P0的寄生二极管向发送端电源Vcc1充电。

需要说明的是，本发明实施例为了分析简化，有意忽略端接电阻R5的漏电压降，即使考虑端接电阻R5漏电压降的存在，由于t0到t1阶段，第二MOS管P2的栅源电压VsgP2上升幅度不变，而发送端电源Vcc1下降的幅度在之前0.7的基础上，要加上端接电阻R5的漏电压降，因此第一MOS管P1的栅源电压VsgP1也相应下降更多，导致t1时刻第一MOS管P1的栅源电压VsgP1和第二MOS管P2的栅源电压VsgP2的压差更大，Sc上升速度更快。因此并不会改变最终关闭漏电路径的结果，相反，关闭的速度还会更快。

c，在可控开关关断时，若ESD事件发生，需要通过ESD的第一二极管d1放电时，由于电容C的存在，使得Sc上升速度较慢，因此对于迅速上升的pad电压和Vcc_esd电压来说，Sc可以视为保持低电平，PMOS开关管P0被Sc和Vcc_esd的压差打开，释放电荷；并且由于这一打开过程是由ESD本身所拉升的Vcc_esd直接打开，不需要经过很多步骤，因此打开速度较快。

需要说明的是，本发明适应性较广，不仅可以解决TMDS接口的ESD漏电问题，并且也可以广泛使用于任何符合以下状况的IO的ESD漏电：

IO有ESD二极管保护，且二极管电源端在关断电源时，pad上仍有高电平而产生倒灌电流到二极管电源端的情形，如图7所示，输出端输出为高电平，而接收端VccRx断电的情况，实际应用和原理可以参见上述描述，在此不再进行赘述。

本发明提供了一种IO接口ESD漏电保护电路，包括：控制开关电路，该控制开关电路用于根据发送端、接收端以及ESD二极管节点上的电压控制开关闭合或断开，其中：控制开关电路的第一端与发送端电源V_CC1相连，控制开关电路的第二端与ESD二极管的第一二极管的阴极相连，控制开关电路的第三端通过ESD二极管的第一二极管和第二二极管的公共端以及端接电阻与接收端电源V_CC2相连，第一二极管的阳极与第二二极管的阴极相连。本发明提供的IO接口ESD漏电保护电路针对ESD二极管的电源进行单独的分割，使用可控制的开关和主电源轨相连，确保在发送端断电的情况下，可控开关能被关断，以阻止漏电电流流入主电源轨，进而断开通过ESD二极管的放电路径，降低不必要的漏电功耗，并且提高IO芯片的使用寿命；同时，在正常工作时，或者ESD发生时，可控开关确保导通，以保证正常工作和ESD的性能。

另外，本发明所使用的控制电路只通过ESD二极管本身的各端口电压就可以判断出可控开关是否闭合或断开，不需要使用额外的电源轨；对于不同电源关断的速度，不同的负载漏电大小，不同的电源去耦电容所体现出较强的鲁棒性，即无论发送端电源Vcc1下降速度的快慢，通过该漏电保护电路，都会不可逆转的最终关断漏电路径。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种IO接口ESD漏电保护电路，其特征在于，包括：控制开关电路，所述控制开关电路用于根据发送端、接收端以及ESD二极管节点上的电压控制开关闭合或断开，其中：

2.根据权利要求1所述的IO接口ESD漏电保护电路，其特征在于，所述控制开关电路包括：可控开关和控制电路，其中：

3.根据权利要求2所述的IO接口ESD漏电保护电路，其特征在于，所述可控开关为开关管。

4.根据权利要求3所述的IO接口ESD漏电保护电路，其特征在于，所述开关管为PMOS开关管，所述PMOS开关管的栅极作为所述可控开关的控制信号输入端，所述PMOS开关管的源极作为所述可控开关的第一端，所述PMOS开关管的漏极作为所述可控开关的第二端。

5.根据权利要求4所述的IO接口ESD漏电保护电路，其特征在于，所述控制电路包括：第六电阻、第七电阻、第一MOS管、第二MOS管、第三MOS管、第四MOS管以及电容，其中：

6.根据权利要求5所述的IO接口ESD漏电保护电路，其特征在于，所述第一MOS管和所述第二MOS管为PMOS开关管。

7.根据权利要求5所述的IO接口ESD漏电保护电路，其特征在于，所述第三MOS管和所述第四MOS管为NOMS开关管。