CN114597881A - 一种晶圆级降低漏电的esd结构 - Google Patents

一种晶圆级降低漏电的esd结构 Download PDF

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Abstract

本发明公开了一种晶圆级降低漏电的ESD结构，包括采用晶圆级封装工艺封装的控制电路、反馈电路、泄放电路及钳位电路；其中，控制电路的第一输入端连接电源VCC1，控制电路的第二输入端连接电源VCC2，控制电路的第一输出端依次连接反馈电路、泄放电路及钳位电路，控制电路的第二输出端与反馈电路连接；反馈电路的输出端与泄放电路的输出端连接；泄放电路的输出端与钳位电路的第一输入端连接，钳位电路的第二输入端连接有电源VDD。通过晶圆级工艺封装的控制电路、反馈电路、泄放电路及钳位电路，能够在有效减小芯片占用面积，提高输出电压稳定性，保证芯片及电路在ESD发生后的安全稳定性，同时降低漏电造成的损耗。

Description

一种晶圆级降低漏电的ESD结构
技术领域
本发明涉及静电保护电路领域，具体来说，涉及一种晶圆级降低漏电的ESD结构。
背景技术
静电泄放(ESD(Electro-Static discharge))是自然界存在的普遍现象。而静电对于集成电路芯片来说更是致命的威胁，它可在短时间之内产生大的电流，对集成电路芯片造成不可逆的损害。据统计，半导体制造业每年因静电泄放所造成的经济损失达数十亿美元。因此，ESD防护设计，也成为了集成电路设计中不可缺失的环节。然而集成电路芯片本身的抗ESD能力与集成电路的发展方向也存在着不可调和的矛盾。ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线，这个低阻旁路不但要能吸收ESD电流，还要能通过钳位工作电路的电压，防止工作电路由于电压过载而受损。
其中，大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部。典型的I/O电路由输出驱动和输入接收器两部分组成。ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。
现有技术中，对于发送端电源和接收端电源之间的漏电保护，目前主要通过对端接电阻和电流源进行关闭，即使驱动级本身的漏电路径被关断，但是由于IO接口上的ESD二极管，当发送端电源断电后降到二极管导通电压后，ESD二极管依然会导通，仍然会有漏电路径，无法确保完全切断漏电电流的路径，造成不必要的漏电功耗，降低IO芯片的使用寿命。
针对相关技术中的问题，目前尚未提出有效的解决方案。
发明内容
针对相关技术中的问题，本发明提出一种晶圆级降低漏电的ESD结构，以克服现有相关技术所存在的上述技术问题。
为此，本发明采用的具体技术方案如下：
一种晶圆级降低漏电的ESD结构，包括采用晶圆级封装工艺封装的控制电路、反馈电路、泄放电路及钳位电路；其中，所述控制电路的第一输入端连接电源VCC1，所述控制电路的第二输入端连接电源VCC2，所述控制电路的第一输出端依次连接所述反馈电路、所述泄放电路及所述钳位电路，所述控制电路的第二输出端与所述反馈电路连接；所述反馈电路的输出端与所述泄放电路的输出端连接；所述泄放电路的输出端与所述钳位电路的第一输入端连接，所述钳位电路的第二输入端连接有电源VDD。
进一步的，所述控制电路包括电阻R1、电阻R2、电阻R3、运算放大器U、PMOS场效应管P1、NMOS场效应管N0及NMOS场效应管N1，所述电阻R1的一端与NMOS场效应管N0的漏极作为所述控制电路的第一输入端连接电源VCC1，电阻R1的另一端分别连接运算放大器U的同相输入端与PMOS场效应管P1的漏极，运算放大器U的输出端分别连接PMOS场效应管P1的栅极与NMOS场效应管N1的栅极，运算放大器U的反向输入端分别连接电阻R2与电阻R3的一端，电阻R2的另一端作为所述控制电路的第二输入端连接电源VCC2，电阻R3的另一端连接NMOS场效应管N1的源极并作为所述控制电路的第二输出端，PMOS场效应管P1的源极与NMOS场效应管N1的漏极均连接NMOS场效应管N0的栅极，NMOS场效应管N0的源极作为所述控制电路的第一输出端；
PMOS场效应管P1的衬底与漏极连接，NMOS场效应管N1的衬底与源极连接，NMOS场效应管N0的衬底与源极连接，电阻R3的另一端连接NMOS场效应管N1的源极并且均接地。
进一步的，NMOS场效应管N0作为可控开关管。
进一步的，所述反馈电路包括电阻R4与NMOS场效应管N2，所述NMOS场效应管N2的漏极与NMOS场效应管N0的源极连接，NMOS场效应管N2的源极连接电阻R4的一端，电阻R4另一端连接NMOS场效应管N2的衬底且与所述控制电路的第二输出端保持连接，NMOS场效应管N2的衬底与电阻R4另一端均接地；
NMOS场效应管N2的栅极作为所述反馈电路的输出端。
进一步的，所述泄放电路包括PAD、电阻R5、二极管D1、二极管D2、三极管Q1及三极管Q2，所述二极管D1的阴极与三极管Q1的发射极均连接NMOS场效应管N0的源极，二极管D1的阳极分别连接二极管D2的阴极、PAD、三极管Q1的集电极与三极管Q2的发射极，二极管D2的阴极分别连接PAD、二极管D1的阳极、三极管Q1的集电极与三极管Q2的发射极，二极管D2的阳极连接三极管Q2的集电极并作为所述泄放电路的输出端，三极管Q1的集电极连接三极管Q2的发射极，三极管Q1与三极管Q2的基极均连接电阻R5的一端，电阻R5的另一端接地。
进一步的，所述钳位电路包括电阻R6、电阻R7、电容C1、NMOS场效应管N3、NMOS场效应管N4及反相器INV，所述电阻R6一端连接所述泄放电路的输出端与所述反馈电路的输出端，电阻R6的另一端分别连接电阻R7的一端、NMOS场效应管N3的漏极及NMOS场效应管N4的源极，电阻R7的另一端分别连接NMOS场效应管N3的源极、反相器INV的输入端与电容C1的一端，NMOS场效应管N3的栅极连接NMOS场效应管N4的栅极，NMOS场效应管N3的衬底连接漏极，反相器INV的输出端连接NMOS场效应管N4的栅极，NMOS场效应管N4的漏极与电容C1的另一端连接电源VDD，NMOS场效应管N4的源极接地。
本发明的有益效果为：通过采用晶圆级工艺封装的控制电路、反馈电路、泄放电路及钳位电路，能够在有效减小芯片及保护结构的占用面积，提高其输出电压稳定性的同时，保证芯片及电路在ESD发生后的安全稳定性，保证芯片的正常工作及ESD性能，同时降低漏电造成的损耗，提高使用寿命。
其中，通过设置反馈回路的ESD瞬态检测电路结构，减小了场效应管栅极-衬底之间电压差，降低了检测电路的泄漏电流，抑制了ESD泄放器件的亚阈值电流，从而降低了整个ESD钳位电路的泄漏功耗。即通过实时匹配运算放大器及反馈电路在内的多组NMOS场效应管与PMOS场效应管，能够实现调节运算放大器精确反馈，达到调节可控开关管输出电流的目的，增强电路整体的稳定性以及电压对电流从零开始的准确调控的技术效果，进而降低电路功耗。而通过控制电路内部可控开关与主体控制结构的分离设计，使用可控制的开关和主电源相连，确保在发送端断电的情况下，可控开关能被关断，以阻止漏电电流流入主电源轨迹，进而断开通过ESD二极管的放电路径，降低不必要的漏电功耗，并且提高芯片及电路的使用寿命；同时，在正常工作时，或者ESD发生时，可控开关确保导通，以保证正常工作和ESD的性能。
此外，通过设置泄放电路与具备反相器及场效应管组合的钳位电路，能够实现电源至芯片之间电荷泄放的，保护芯片及主体电路的安全，且适用于多种不同的情况，而钳位电路通过设置用于接收反馈信号的反相器，能够改变检测延时时长和泄放时长，可以根据反馈信号合理地设置ESD检测延时的时长，又能提高ESD的泄放时长，在保证ESD检测的准确性的同时保证ESD防护效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的一种晶圆级降低漏电的ESD结构的结构示意图；
图2是根据本发明实施例的一种晶圆级降低漏电的ESD结构中控制电路结构示意图；
图3是根据本发明实施例的一种晶圆级降低漏电的ESD结构中反馈电路结构示意图；
图4是根据本发明实施例的一种晶圆级降低漏电的ESD结构中泄放电路结构示意图；
图5是根据本发明实施例的一种晶圆级降低漏电的ESD结构中钳位电路结构示意图。
图中：
1、控制电路；2、反馈电路；3、泄放电路；4、钳位电路。
具体实施方式
为进一步说明各实施例，本发明提供有附图，这些附图为本发明揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理，配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本发明的优点，图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。
根据本发明的实施例，提供了一种晶圆级降低漏电的ESD结构。
现结合附图和具体实施方式对本发明进一步说明，如图1-图5所示，根据本发明实施例的晶圆级降低漏电的ESD结构，包括采用晶圆级封装工艺封装的控制电路1、反馈电路2、泄放电路3及钳位电路4；
其中，所述控制电路1的第一输入端(VIN1)连接电源VCC1，所述控制电路1的第二输入端(VIN2)连接电源VCC2，所述控制电路1的第一输出端(VOUT1)依次连接所述反馈电路2、所述泄放电路3及所述钳位电路4，所述控制电路1的第二输出端(VOUT2)与所述反馈电路2连接；所述反馈电路2的输出端(VOUT3)与所述泄放电路3的输出端(VoUT4)连接；所述泄放电路3的输出端(VOUT4)还与所述钳位电路4的第一输入端(VIN3)连接，所述钳位电路4的第二输入端(VIN4)连接有电源VDD。
在一个实施例中，如图2所示，所述控制电路1包括电阻R1、电阻R2、电阻R3、运算放大器U、PMOS场效应管P1、NMOS场效应管N0及NMOS场效应管N1；
其中，所述电阻R1的一端与NMOS场效应管N0的漏极作为所述控制电路1的第一输入端连接电源VCC1，电阻R1的另一端分别连接运算放大器U的同相输入端与PMOS场效应管P1的漏极，运算放大器U的输出端分别连接PMOS场效应管P1的栅极与NMOS场效应管N1的栅极，运算放大器U的反向输入端分别连接电阻R2与电阻R3的一端，电阻R2的另一端作为所述控制电路1的第二输入端连接电源VCC2，电阻R3的另一端连接NMOS场效应管N1的源极并作为所述控制电路1的第二输出端，PMOS场效应管P1的源极与NMOS场效应管N1的漏极均连接NMOS场效应管N0的栅极，NMOS场效应管N0的源极作为所述控制电路1的第一输出端；
PMOS场效应管P1的衬底与漏极连接，NMOS场效应管N1的衬底与源极连接，NMOS场效应管N0的衬底与源极连接，电阻R3的另一端连接NMOS场效应管N1的源极并且均接地。
在一个实施例中，如图3所示，所述反馈电路2包括电阻R4与NMOS场效应管N2。
其中，所述NMOS场效应管N2的漏极与NMOS场效应管N0的源极连接，NMOS场效应管N2的源极连接电阻R4的一端，电阻R4另一端连接NMOS场效应管N2的衬底且与所述控制电路1的第二输出端保持连接，NMOS场效应管N2的衬底与电阻R4另一端均接地；
NMOS场效应管N2的栅极作为所述反馈电路2的输出端。
在一个实施例中，如图4所示，所述泄放电路3包括PAD、电阻R5、二极管D1、二极管D2、三极管Q1及三极管Q2。
其中，所述二极管D1的阴极与三极管Q1的发射极均连接NMOS场效应管N0的源极，二极管D1的阳极分别连接二极管D2的阴极、PAD、三极管Q1的集电极与三极管Q2的发射极，二极管D2的阴极分别连接PAD、二极管D1的阳极、三极管Q1的集电极与三极管Q2的发射极，二极管D2的阳极连接三极管Q2的集电极并作为所述泄放电路3的输出端，三极管Q1集电极连接三极管Q2的发射极，三极管Q1与三极管Q2的基极均连接电阻R5的一端，电阻R5的另一端接地。
在一个实施例中，如图5所示，所述钳位电路4包括电阻R6、电阻R7、电容C1、NMOS场效应管N3、NMOS场效应管N4及反相器INV。
其中，所述电阻R6一端连接所述泄放电路3的输出端与所述反馈电路2的输出端，电阻R6的另一端分别连接电阻R7的一端、NMOS场效应管N3的漏极及NMOS场效应管N4的源极，电阻R7的另一端分别连接NMOS场效应管N3的源极、反相器INV的输入端与电容C1的一端，NMOS场效应管N3的栅极连接NMOS场效应管N4的栅极，NMOS场效应管N3的衬底连接漏极，反相器INV的输出端连接NMOS场效应管N4的栅极，NMOS场效应管N4的漏极与电容C1的另一端连接电源VDD，NMOS场效应管N4的源极接地。在一个实施例中，NMOS场效应管N0作为可控开关管。
在具体应用中，芯片正常工作时(发送端电源VCC1为正常电压)，则可控开关导通，此时ESD即为正常电平，ESD泄放电路3内的二极管反向截止；在发生断电时，可控开关管关断，VCC1形成的主电源上漏电路径截断；控制电路连接到PAD上，必须确保正常工作时为高阻，不影响IO正常性能；断电稳定后，控制电路需要保证不能抽PAD上电流，否则控制电路本身形成新的漏电路径；无论可控开关之前状态如何，当PAD对电源的ESD事件发生时，可控开关必须打开，保证泄放电路3内的二极管放电路径。
而利用运算放大器和可控开关管将控制电压信号转换成电流信号，并在运算放大器接入5V电源，然后通过调节电阻R2和反馈电阻R3将电压信号转换成电流信号来调节运算放大器反馈支路的电流。基于运算放大器的负反馈机制，利用负反馈机制使电路处于闭环状态，由于闭环系统的自我调节性，使得系统拥有良好的稳定性。
具体应用中，反馈电路2输出端接钳位电路4的栅极以辅助其在ESD应力下的快速导通。当ESD脉冲发生在VDD上时，ESD电压会给电容C1充电，但由于RC延迟，电容C1上极板的电压会赶不上ESD脉冲电压的上升速度约10ns。此时，反相器INV会输出一个高电位来辅助钳位电路4的开启。但由于反馈的原因，反馈网络中的NMOS场效应管N2的栅极同样会感应出高电位而产生导电沟道，此时给电容C1充电的电流会被此NMOS场效应管所旁路，并通过反馈电阻R5流入GND。此时，电容C1上极板的电位会缓慢上升，但反相器INV输入端的电位仍不会升至很高的值。因此反馈电路2输出端仍然会保持一个高电位来辅助钳位电路的开启，但此高电位是随着输入端电位的缓慢上升而缓慢下降的。随着输出端电位的缓慢下降，反馈网络中NMOS场效应管N2的饱和漏源电压会随之缓慢的下降。当某一时刻反馈网络中NMOS场效应管N2进入饱和区时，反馈网络中NMOS管N2的旁路效果消失。ESD电压会快速将电容C1充至高电位，此时电路输出变为低电位并会一直保持。同时，反馈网络关断。通过选择合适的反馈电阻R5的阻值，可以设计出不同导通时间的电路。
具体应用中，当从PAD到参考地GND发生正静电时，PWELL阱区域等效为NPN三极管Q1的发射极，向外放电；当从PAD到参考地GND发生正负电时，PWELL阱区域等效为PN二极管D2的负极，向外放电；当从PAD到电源端VCC发生正静电时，此时NWELL阱区域等效为PN二极管D2的正极，向外放电；当从PAD到电源端VCC发生正负电时，NWELL阱区域等效为NPN三极管Q2的发射极，向外放电；因此本电路可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏。
此外，通过设置反相器INV，相对于多级的逻辑电路，能够使检测信号的传输延时大大降低，保证了NMOS场效应管N4动作的及时性，提高了ESD防护的可靠性，同时可以节省所占用的面积。
综上所述，借助于本发明的上述技术方案，通过采用晶圆级工艺封装的控制电路、反馈电路、泄放电路及钳位电路，能够在有效减小芯片及保护结构的占用面积，提高其输出电压稳定性的同时，保证芯片及电路在ESD发生后的安全稳定性，保证芯片的正常工作及ESD性能，同时降低漏电造成的损耗，提高使用寿命。
其中，通过设置反馈回路的ESD瞬态检测电路结构，减小了场效应管栅极-衬底之间电压差，降低了检测电路的泄漏电流，抑制了ESD泄放器件的亚阈值电流，从而降低整个了ESD钳位电路的泄漏功耗。即通过实时匹配运算放大器及反馈电路在内的多组NMOS场效应管与PMOS场效应管，能够实现调节运算放大器精确反馈，达到调节可控开关管输出电流的目的，增强电路整体的稳定性以及电压对电流从零开始的准确调控的技术效果，进而降低电路功耗。而通过控制电路内部可控开关与主体控制结构的分离设计，使用可控制的开关和主电源相连，确保在发送端断电的情况下，可控开关能被关断，以阻止漏电电流流入主电源轨迹，进而断开通过ESD二极管的放电路径，降低不必要的漏电功耗，并且提高芯片及电路的使用寿命；同时，在正常工作时，或者ESD发生时，可控开关确保导通，以保证正常工作和ESD的性能。
此外，通过设置泄放电路与具备反相器及场效应管组合的钳位电路，能够实现电源至芯片之间电荷泄放的，保护芯片及主体电路的安全，且适用于多种不同的情况，而钳位电路通过设置用于接收反馈信号的反相器，能够改变检测延时时长和泄放时长，可以根据反馈信号合理地设置ESD检测延时的时长，又能提高ESD的泄放时长，在保证ESD检测的准确性的同时保证ESD防护效果。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种晶圆级降低漏电的ESD结构，其特征在于，包括采用晶圆级封装工艺封装的控制电路(1)、反馈电路(2)、泄放电路(3)及钳位电路(4)；
其中，所述控制电路(1)的第一输入端连接电源VCC1，所述控制电路(1)的第二输入端连接电源VCC2，所述控制电路(1)的第一输出端依次连接所述反馈电路(2)、所述泄放电路(3)及所述钳位电路(4)，所述控制电路(1)的第二输出端与所述反馈电路(2)连接；
所述反馈电路(2)的输出端与所述泄放电路(3)的输出端连接；
所述泄放电路(3)的输出端与所述钳位电路(4)的第一输入端连接，所述钳位电路(4)的第二输入端连接有电源VDD。
2.根据权利要求1的一种晶圆级降低漏电的ESD结构，其特征在于，所述控制电路(1)包括电阻R1、电阻R2、电阻R3、运算放大器U、PMOS场效应管P1、NMOS场效应管N0及NMOS场效应管N1。
3.根据权利要求2的一种晶圆级降低漏电的ESD结构，其特征在于，所述电阻R1的一端与NMOS场效应管N0的漏极作为所述控制电路(1)的第一输入端连接电源VCC1，电阻R1的另一端分别连接运算放大器U的同相输入端与PMOS场效应管P1的漏极，运算放大器U的输出端分别连接PMOS场效应管P1的栅极与NMOS场效应管N1的栅极，运算放大器U的反向输入端分别连接电阻R2与电阻R3的一端，电阻R2的另一端作为所述控制电路(1)的第二输入端连接电源VCC2，电阻R3的另一端连接NMOS场效应管N1的源极并作为所述控制电路(1)的第二输出端，PMOS场效应管P1的源极与NMOS场效应管N1的漏极均连接NMOS场效应管N0的栅极，NMOS场效应管N0的源极作为所述控制电路(1)的第一输出端；
PMOS场效应管P1的衬底与漏极连接，NMOS场效应管N1的衬底与源极连接，NMOS场效应管N0的衬底与源极连接，电阻R3的另一端连接NMOS场效应管N1的源极并且均接地。
4.根据权利要求3的一种晶圆级降低漏电的ESD结构，其特征在于，NMOS场效应管N0作为可控开关管。
5.根据权利要求4的一种晶圆级降低漏电的ESD结构，其特征在于，所述反馈电路(2)包括电阻R4与NMOS场效应管N2。
6.根据权利要求5的一种晶圆级降低漏电的ESD结构，其特征在于，所述NMOS场效应管N2的漏极与NMOS场效应管N0的源极连接，NMOS场效应管N2的源极连接电阻R4的一端，电阻R4另一端连接NMOS场效应管N2的衬底且与所述控制电路(1)的第二输出端保持连接，NMOS场效应管N2的衬底与电阻R4另一端均接地；
NMOS场效应管N2的栅极作为所述反馈电路(2)的输出端。
7.根据权利要求6所述的一种晶圆级降低漏电的ESD结构，其特征在于，所述泄放电路(3)包括PAD、电阻R5、二极管D1、二极管D2、三极管Q1及三极管Q2。
8.根据权利要求7所述的一种晶圆级降低漏电的ESD结构，其特征在于，所述二极管D1的阴极与三极管Q1的发射极均连接NMOS场效应管N0的源极，二极管D1的阳极分别连接二极管D2的阴极、PAD、三极管Q1的集电极与三极管Q2的发射极，二极管D2的阴极分别连接PAD、二极管D1的阳极、三极管Q1的集电极与三极管Q2的发射极，二极管D2的阳极连接三极管Q2的集电极并作为所述泄放电路(3)的输出端，三极管Q1的集电极连接三极管Q2的发射极，三极管Q1与三极管Q2的基极均连接电阻R5的一端，电阻R5的另一端接地。
9.根据权利要求8所述的一种晶圆级降低漏电的ESD结构，其特征在于，所述钳位电路(4)包括电阻R6、电阻R7、电容C1、NMOS场效应管N3、NMOS场效应管N4及反相器INV。
10.根据权利要求9所述的一种晶圆级降低漏电的ESD结构，其特征在于，所述电阻R6一端连接所述泄放电路(3)的输出端与所述反馈电路(2)的输出端，电阻R6的另一端分别连接电阻R7的一端、NMOS场效应管N3的漏极及NMOS场效应管N4的源极，电阻R7的另一端分别连接NMOS场效应管N3的源极、反相器INV的输入端与电容C1的一端，NMOS场效应管N3的栅极连接NMOS场效应管N4的栅极，NMOS场效应管N3的衬底连接漏极，反相器INV的输出端连接NMOS场效应管N4的栅极，NMOS场效应管N4的漏极与电容C1的另一端连接电源VDD，NMOS场效应管N4的源极接地。
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