CN105515566A - 高速数据输入输出接口 - Google Patents

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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Abstract

本发明涉及一种使用普通MOS管搭建的耐5V电压高速数据输入输出接口。通过将MOS管串联保护与二极管保护结构相结合，利用MOS管实现耐压保护，利用二极管实现ESD电荷释放，使高速输入输出电路达到耐受5V电压且具有较高泄放能力的效果。

Description

高速数据输入输出接口
技术领域
本发明涉及集成电路芯片高速数据输入输出接口(IO)领域，具体涉及一种使用普通MOS管搭建的耐5V电压高速数据输入输出接口。
背景技术
通常情况下，常规数据输入输出接口(IO)随着芯片制作工艺和芯片集成度的提升，会导致MOS管耐压能力下降，使得任意两端之间的电压只能在1.8V左右，难以实现输出摆幅3.3V数据信号的要求。如果IO短接到5V的情况下，常规IO会存在耐压问题而且会向电源注入大电流，影响内部电路的工作甚至烧毁芯片。
通过串联泄放管的方法能解决耐压问题，但是同时会极大削弱ESD(静电放电)的电荷泄放能力，使ESD的保护作用严重下降，而且难以应用到高速数据发送输入输出接口上。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种由普通MOS管构成的耐5V电压高速数据输入输出接口，克服了高集成度条件下，高速数据输入输出接口对3.3V以上电压耐受性较差的缺陷。同时保持了较大的静电放电泄放能力，提高了输入输出接口的速度与性能。
本发明提供的高速数据输入输出接口，包括第一MOS管(MN0)及第二MOS管(MN1)；第一二极管(D0)及第二二极管(D1)；IO引脚，其中，所述第一、第二MOS管(MN0、MN1)位于所述第一、第二二极管(D0、D1)与所述IO引脚之间。
优选的，所述第一MOS管(MN0)源极与所述第一二极管(D0)正极相连，漏极与所述IO引脚相连，所述第一二极管(D0)负极连接电源(Vcc)。
优选的，所述第二MOS管(MN1)源极与所述IO引脚相连，漏极与所述第二二极管(D1)负极相连，所述第二二极管(D0)正极接地。
优选的，所述高速数据输入输出接口还包括第一分压电阻(R0)、第二分压电阻(R1)和保护电阻(Resd)。
优选的，第一、第二MOS管(MN0、MN1)的栅极相连，连接点位于所述第一、第二分压电阻(R0、R1)之间。
优选的，所述第一分压电阻(R0)一端连接所述保护电阻(Resd)，另一端与所述第二分压电阻(R1)连接。
优选的，所述第二分压电阻(R1)一端连接所述第一分压电阻(R0)，另一端接地。
本发明的有益效果在于，通过将MOS管串联保护与二极管保护结构相结合，利用MOS管实现耐压保护，利用二极管实现ESD电荷释放，使高速输入输出电路达到耐受5V电压且具有较高泄放能力的效果。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是本发明高速数据输入输出接口一实施例的基本电路图。
其中：
R0、R1为分压电阻；MN0、MN1为MOS管；D0、D1为二极管；Resd为保护电阻。
具体实施方式
现结合附图，对本发明的较佳实施例作详细说明。
如图1所示，本实施例中，电源Vcc在正常工作时为3.3V，当IO端输出3.3V数据信号时，节点n2经过电阻R0与R1分压，处于2.2V左右，由于二极管D0、D1均不导通，因此n0与n1点电压大约比n2点小一个阈值电压，本发明约为0.4V，因此有：
VIO＝3.3V
Vn2＝2.2V
Vn1＝1.8V
Vn0＝1.8V
因此所有MOS管与二极管都没有耐压问题，信号收发器中的信号摆幅能够达到3.3V，解决了3.3V数据摆幅要求。
当IO端短接到5V时，由于MOS管的栅极电压为3.7V,MN0与MN1的源极电压为3.3V，各个节点电压满足以下关系：
VIO＝5V
Vn2＝3.7V
Vn1＝3.3V
Vn0＝3.3V
因此二极管保持截止，MOS管本身不会有耐压问题。
所述耐5V电压的高速数据输入输出接口电路在向电源泄放ESD电荷时，节点IO引脚的电压相对于Vcc为高，分压电阻分压后将MN0与MN1栅极拉高，MN0开启，将IO引脚的电荷通过二极管泄放到电源上。地对IO引脚泄放电荷时，IO引脚的电压相对于地为低，分压电阻分压后将MN0与MN1栅极拉高，MN1开启，将地的电荷通过二极管泄放到IO引脚上。通过以上分析可以知道，本发明与除具有3.3V信号摆幅之外，还保持了普通IO到电源以及地到IO的泄放路径，因此泄放能力较强。
进一步，在电路中使用MOS管分压来代替分压电阻R0、R1进行分压；或使用串联MOS管代替二极管D0、D1或使用其他类型的二极管代替二极管D0、D1均属于本发明的等效技术方案。
应当理解的是，以上实施例仅用以说明本发明的技术方案，而非对其限制，对本领域技术人员来说，可以对上述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而所有这些修改和替换，都应属于本发明所附权利要求的保护范围。

Claims (7)

1.一种高速数据输入输出接口，包括第一MOS管(MN0)及第二MOS管(MN1)；第一二极管(D0)及第二二极管(D1)；IO引脚，其特征在于：所述第一、第二MOS管(MN0、MN1)位于所述第一、第二二极管(D0、D1)与所述IO引脚之间。
2.根据权利要求1所述的高速数据输入输出接口，其特征在于：
所述第一MOS管(MN0)源极与所述第一二极管(D0)正极相连，漏极与所述IO引脚相连，所述第一二极管(D0)负极连接电源(Vcc)。
3.根据权利要求1所述的高速数据输入输出接口，其特征在于：
所述第二MOS管(MN1)源极与所述IO引脚相连，漏极与所述第二二极管(D1)负极相连，所述第二二极管(D0)正极接地。
4.根据权利要求1所述的高速数据输入输出接口，其特征在于，还包括：
第一分压电阻(R0)、第二分压电阻(R1)和保护电阻(Resd)。
5.根据权利要求4所述的高速数据输入输出接口，其特征在于：
第一、第二MOS管(MN0、MN1)的栅极相连，连接点位于所述第一、第二分压电阻(R0、R1)之间。
6.根据权利要求4所述的高速数据输入输出接口，其特征在于：
所述第一分压电阻(R0)一端连接所述保护电阻(Resd)，另一端与所述第二分压电阻(R1)连接。
7.根据权利要求4所述的高速数据输入输出接口，其特征在于：
所述第二分压电阻(R1)一端连接所述第一分压电阻(R0)，另一端接地。
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