CN108667451A - 用于io焊盘的负电压容限io电路系统 - Google Patents

用于io焊盘的负电压容限io电路系统 Download PDF

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Abstract

本公开涉及用于IO焊盘的负电压容限IO电路系统。在此公开了一种电子器件，该电子器件包括IO节点，具有被耦合以用于从该IO节点接收输入的接收器。发射器驱动器具有第一n沟道DMOS，该第一n沟道DMOS具有耦合至该IO节点的源极。传输门电路基于在该IO节点处存在负电压而将该IO节点与该接收器解耦并且基于在该IO节点处不存在该负电压而将该IO节点耦合至该接收器。发射器保护电路基于该IO节点处存在该负电压而将该负电压从该IO节点施加到该第一n沟道DMOS的该栅极和体。

Description

用于IO焊盘的负电压容限IO电路系统
技术领域
本公开涉及用于集成电路的IO焊盘的负电压容限IO电路系统，并且具体地涉及一种IO焊盘，该IO焊盘具有在正常操作期间从外部施加至其的负电压，诸如在利用功率因数校正进行的配置中。
背景技术
用于串行通信的集成电路的输入输出(IO)焊盘具有接收器电路以及与其相关联的发射器电路两者。为了帮助控制这种电路中的功耗，期望的是，使用功率因数校正电路系统来尽可能接近理想地帮助提升功率因数。
然而，功率因数校正电路系统可能导致在外部向IO焊盘施加负电压。这可能导致对与IO焊盘相关联的接收器和发射器电路中的这些晶体管的损坏。具体地，这些晶体管的栅极氧化物可能被损坏，从而影响晶体管的正常操作，最终致使IO焊盘无法操作。这进而可致使集成电路的电子器件的某些功能无法操作。
因此，需要发展用于集成电路的IO焊盘的、抗负电压的IO电路系统。
发明内容
提供本发明内容以介绍在以下具体实施方式中进一步描述的一系列概念。本发明内容既不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用来帮助限定所要求保护的主题的范围。
在此公开了一种电子器件，该电子器件包括IO节点，具有被耦合以用于从该IO节点接收输入信号的接收器电路。发射器驱动器电路被耦合以用于向该IO节点发送输出信号。接收器保护电路被配置成用于基于在该IO节点处存在负电压而将该IO节点与该接收器电路解耦。发送器保护电路被配置成用于基于该IO节点处存在该负电压而通过将该负电压从该IO节点施加至该发射器驱动器电路内的未直接耦合至该IO节点的器件端子来防止对该发射器驱动器电路的损坏。
该发射器驱动器电路可以包括第一n沟道晶体管，该第一n沟道晶体管具有耦合至该IO节点的栅极和源极，并且该发射器驱动器电路内的该器件端子可以为该第一n沟道晶体管的该栅极。
该发射器保护电路可以包括第二n沟道晶体管，该第二n沟道晶体管具有耦合至该IO节点的源极、耦合至该第一n沟道晶体管的该栅极的漏极、以及耦合至当在该IO节点处存在该负电压时为负的第一控制信号的栅极。
该发射器保护电路还可以包括第一p沟道晶体管，该第一p沟道晶体管具有耦合至电源电压的源极、耦合至该第一n沟道晶体管的该栅极的漏极、以及耦合至当在该IO节点处存在该负电压时为正的第二控制信号的栅极。
该第二n沟道晶体管和该第一p沟道晶体管中的至少一项可以为DMOS器件。
该第一控制信号在该IO节点处存在该负电压时可以为负，并且在该IO节点处不存在该负电压时可以接地。
控制电压生成电路可以被配置成用于生成该第一控制信号。该控制电压生成电路可以包括第三n沟道晶体管，该第三n沟道晶体管具有耦合至该IO节点的源极、漏极以及耦合至该第三n沟道晶体管的该漏极的栅极。第四n沟道晶体管可以具有耦合至该第三n沟道晶体管的该漏极的源极、漏极以及耦合至该第四n沟道晶体管的该漏极的栅极。第五n沟道晶体管可以具有耦合至该第四n沟道晶体管的该漏极的漏极、耦合至地的栅极以及耦合至输出节点的源极。第六n沟道晶体管可以具有耦合至该输出节点的源极、漏极以及耦合至该第六n沟道晶体管的该漏极的栅极。第七n沟道晶体管可以具有耦合至该第六n沟道晶体管的该漏极的漏极、耦合至地的源极、以及被耦合以用于接收当该IO节点处存在该负电压时接地的第四控制信号的栅极。该第一控制信号可以在该控制电压生成电路的该输出节点处生成。
该接收器保护电路可以包括耦合在该IO节点与该接收器电路之间的传输门，其中该传输门被配置成用于基于该IO节点处存在负电压将该IO节点与该接收器电路解耦并且基于该IO节点处不存在该负电压将该IO节点耦合至该接收器电路。
该传输门可以包括第一n沟道晶体管，该第一n沟道晶体管具有耦合至该IO节点的源极、耦合至该接收器电路的漏极、以及耦合至当在该IO节点处存在该负电压时为负的第三控制信号的栅极。第一p沟道晶体管可以具有耦合至该第一n沟道晶体管的该源极的漏极、耦合至该第一n沟道晶体管的该漏极的源极、以及被耦合以用于接收当在该IO节点处存在该负电压时为正的第二控制信号的栅极。
该第一n沟道晶体管可以具有本体，并且该接收器保护电路可以包括用于该第一n沟道晶体管的本体保护电路。该本体保护电路可以被配置成用于当该IO节点处存在该负电压时将该第一n沟道晶体管的该本体偏置为该负电压，并且当该IO节点处不存在该负电压时将该第一n沟道晶体管的该本体偏置为地。
该本体保护电路包括第二n沟道晶体管，该第二n沟道晶体管具有耦合至该IO节点的漏极、耦合至该第一n沟道晶体管的该本体的源极、以及被耦合以用于接收当该IO节点处存在该负电压时为负的第一控制信号的栅极。
该本体保护电路可以包括第二p沟道晶体管，该第二p沟道晶体管具有耦合至电源电压的源极、耦合至当在该IO节点处存在该负电压时为正的第二控制信号的栅极、以及漏极。第三p沟道晶体管可以具有耦合至该第二p沟道晶体管的该漏极的源极、耦合至该第一n沟道晶体管的该本体的漏极、以及耦合至该电源电压的栅极。第三n沟道晶体管可以具有耦合至该第三p沟道晶体管的该漏极的源极、漏极、以及被耦合以用于接收该第三控制信号的栅极。第四n沟道晶体管可以具有耦合至该第三n沟道晶体管的该漏极的漏极、耦合至地的源极、以及被耦合以用于接收当该IO节点处存在该负电压时接地的第四控制信号的栅极。
该本体保护电路还可以包括第四p沟道晶体管，该第四p沟道晶体管具有耦合至该第三n沟道晶体管的该栅极的漏极、耦合至该电源电压的源极、以被耦合以用于接收该第二控制信号的栅极。第五n沟道晶体管可以具有耦合至该IO节点的源极、耦合至该第三n沟道晶体管的该栅极的漏极、以及被耦合以用于接收该第一控制信号的栅极。该第四控制信号可以在该第五n沟道晶体管的该漏极处生成。
一种方法方面包括：基于在IO节点处检测到负电压而将该IO节点与接收器解耦；以及基于在该IO节点处检测到该负电压而将该负电压从该IO节点施加到未直接耦合至该IO节点并且在该发射器驱动器内的器件端子和体。
将该IO节点与该接收器解耦可以包括：断开耦合在该IO节点与该接收器之间的传输门。
将该负电压从该IO节点施加到未耦合至该IO节点并且在该发射器驱动器内的器件端子可以是：将该负电压施加到该发射器驱动器内的第一n沟道晶体管。
附图说明
图1是用于IO焊盘的能够承受负电压的IO电路系统的示意性框图。
图2是图1的发射器保护电路系统的示意图。
图3是生成图2中所使用的第一控制信号的电路系统的示意图。
图4是图1的接收器保护电路系统的示意图。
具体实施方式
以下将描述本公开的一个或多个实施例。这些所描述的实施例仅是目前公开的技术的示例。此外，为了提供简洁的描述，本说明书中可能没有描述实际实现方式的一些特征。当介绍本公开的各实施例的元件时，冠词“一个”、“一种”和“该”旨在指具有这些元件中的一个或多个元件。术语“包括(comprising)”、“包括(including)”和“具有(having)”旨在是包容性的并且意味着可以存在除了所列出的元件以外的额外元件。
首先参考图1，现描述IO焊盘99的IO电路系统10。该IO电路系统包括发射器电路系统50和接收器电路系统60。
发射器电路系统50包括多路复用器52，该多路复用器被配置成用于将数据信号选择性地传递至前置驱动器54，该前置驱动器进而生成p沟道控制信号PD和n沟道ND。发射器电路系统50进一步包括p沟道晶体管MP1，该p沟道晶体管MP1使其源极耦合至电源电压Vdde、使其漏极耦合至节点N1、使其栅极通过控制信号PD被偏置并且使其体耦合至该电源电压Vdde。N沟道晶体管MN1使其源极耦合至节点N1并且使其体耦合至节点N5。N沟道晶体管MN2使其漏极耦合至N沟道晶体管MN1的漏极，使其源极耦合至地Gnde，使其体耦合至地Gnde，并且使其栅极通过控制信号ND被偏置。栅极保护电路56在n沟道晶体管MN1的栅极与IO焊盘99之间并且用于保护n沟道晶体管MN1的栅极免受被施加到IO焊盘99的负电压。在IO焊盘99处不存在负电压的情况下，栅极保护电路56还为n沟道晶体管MN1提供正常的偏置。
接收器电路系统60包括p沟道晶体管TP1，该p沟道晶体管TP1使其源极耦合至电源电压Vdde，使其体耦合至电源电压Vdde，并且使其栅极耦合至节点N2。P沟道晶体管TP2使其源极耦合至p沟道晶体管TP1的漏极，使其体耦合至电源电压Vdde，使其漏极耦合至节点N3，并且使其栅极耦合至节点N2。N沟道晶体管TN1具有其耦合至节点N3的源极、其耦合至地Gnde的体、以及其耦合至节点N2的栅极。N沟道晶体管TN2使其漏极耦合至n沟道晶体管TN1的漏极，使其源极耦合至地，使其体耦合至地Gnde，并且使其栅极耦合至节点N2。栅极和本体保护电路系统64耦合在节点N2与IO焊盘99之间并且用于保护晶体管TP1、TP2、TN1、TN2免受被施加到IO焊盘99的负电压。电平转换器62耦合至节点N3并且用于将接收信号的电压变为针对片上使用合适的电压。
另外参照图2，现描述栅极保护电路56。栅极保护电路56包括p沟道晶体管MP2，该p沟道晶体管MP2使其源极耦合至vdde，使其漏极耦合至n沟道晶体管MN1的栅极，使其体耦合至电源电压Vdde，并且使其栅极通过控制信号detminus而被偏置。N沟道晶体管MN3使其源极耦合至IO焊盘99，使其漏极耦合至n沟道晶体管MN1的栅极，使其体耦合至地，并且使其栅极被耦合以通过控制电压minus2d5而被偏置。当IO焊盘99上的电压为负时，控制电压detminus为高(例如，在Vdde处)，并且当IO焊盘99上的电压为负时，控制电压minus2d5为负。当IO焊盘99上的电压不为负时，控制电压detminus为低(例如，在Gnde处)，并且当IO焊盘99上的电压不为负时，控制电压minus2d5也为低。控制信号负vdd在IO焊盘99为负时由n沟道晶体管MN3来产生，在IO焊盘99电压不为负时由p沟道晶体管MP2来生成，并且用于对n沟道晶体管MN1的栅极进行偏置。在IO焊盘99上的电压为负时，控制信号负vdd等于IO焊盘99上的电压(通过MN3)，并且在IO焊盘99上的电压不为负时为高(通过MP2)。
现参照图3，现描述用于生成控制信号minus2d5的电路70。电路70包括二极管耦合n沟道晶体管MN4，该二极管耦合n沟道晶体管MN4使其源极耦合至IO焊盘99，使其栅极耦合至其漏极，并且使其体耦合至地Gnde。二极管耦合n沟道晶体管MN5使其源极耦合至n沟道晶体管MN4的漏极，使其栅极耦合至其漏极，并且使其体耦合至接地Gnde。N沟道晶体管MN6使其漏极耦合至n沟道晶体管MN5的漏极，使其源极耦合至节点N4，使其栅极耦合至地Gnde，并且使其体耦合至地Gnde。二极管耦合n沟道晶体管MN7使其源极耦合至节点N4，使其栅极耦合至其漏极，并且使其体耦合至接地Gnde。N沟道晶体管MN8使其漏极耦合至n沟道晶体管MN7的漏极，使其源极耦合至地Gnde，使其栅极被耦合以通过控制信号detminusb而被偏置，并且使其耦合至地Gnde。
现在将参照图2至图3来描述栅极保护电路56的操作。当在IO焊盘99处检测到负电压时，控制电压detminusb为低，从而断开n沟道晶体管MN8，允许n沟道晶体管MN4-MN6将节点N4拉升至大于IO焊盘99处的负电压的负电压。例如，如果IO焊盘99处的负电压为-7V，则在节点N4处产生的控制信号minus2d5为-2.5V。
当在IO焊盘99处检测到负电压时，控制信号detminus为高，从而关断p沟道晶体管MP2。如所述的，控制电压minus2d5将为负，导通n沟道晶体管MN3(由于其栅极到源极电压大于其阈值电压)，从而将n沟道晶体管MN1的栅极拉升到IO焊盘99处电压。由于n沟道晶体管MN1的栅极和源极两者都将被偏置到IO焊盘99处的电压，因此将关断n沟道晶体管MN1，从而确保n沟道晶体管MN1不具有大于安全量的栅极到源极电压。
另一方面，当在IO焊盘99处未检测到负电压时，控制信号detminusb将为高，导通n沟道晶体管MN8，从而将节点N4以及因此控制信号minus2d5拉升到地。这将关断n沟道晶体管MN3。如所述的，当在IO焊盘99处未检测到负电压时控制信号detminus将为低，从而接通P沟道晶体管MP2，并且将n沟道晶体管MN1的栅极拉升到电源电压Vdde。这导通了n沟道晶体管MN1，允许发生p沟道晶体管MP1和n沟道晶体管MN2的正常操作。
另外参照图4，现在将描述栅极和本体保护电路64。栅极和本体保护电路64包括耦合在IO焊盘99与接收器60的节点N2之间的传输门63。
传输门63由n沟道晶体管TN6组成，该n沟道晶体管TN6使源极其耦合至IO焊盘99，使其漏极耦合至接收器60，使其栅极通过控制信号负vdd被偏置，使其体耦合至节点N5。传输门63还包括p沟道晶体管TP6，该p沟道晶体管TP6使其源极耦合至接收器60的节点N2，使其漏极耦合至IO焊盘99，使其体耦合至电源电压Vdde，并且使其栅极通过控制信号detminus而被偏置。
N沟道晶体管TN7使其耦合至节点N5的源极，使其漏极耦合至IO焊盘99，使其体耦合至地Gnde，并且使其栅极通过控制信号minus2d5而被偏置。P沟道晶体管TP4使其漏极耦合至节点N5，使其体耦合至电源电压Vdde，使栅极其通过电源电压Vdde而被偏置。P沟道晶体管TP3使其源极耦合至电源电压Vdde，使其漏极耦合至p沟道晶体管TP4的源极，使其体耦合至电源电压Vdde，使其栅极耦合至控制信号detminus。N沟道晶体管TN3使其源极耦合至节点N5，并且使其体耦合至地Gnde。N沟道晶体管TN4使其源极耦合至地Gnde，使其漏极耦合至n沟道晶体管TN3的漏极，使其体耦合至地Gnde，并且使其栅极通过控制信号detminusb被偏置。P沟道晶体管TP5使其源极耦合至电源电压Vdde，使其漏极耦合至n沟道晶体管TN3的栅极，使其栅极通过控制信号detminusb而被偏置，并且使体其耦合至电源电压Vdde。n沟道晶体管TN5使其源极耦合至IO节点99，使其漏极耦合至n沟道晶体管TN3的栅极，使其体耦合至地Gnde，并且使其栅极通过控制信号minus2d5而被偏置。
现在将结合图3来描述栅极和本体保护电路64的操作。当在IO焊盘99处检测到负电压时，控制电压detminusb为低，从而断开n沟道晶体管MN8，允许n沟道晶体管MN4-MN6将节点N4拉升至大于IO焊盘99处的负电压的负电压。例如，如果IO焊盘99处的负电压为-7V，则在节点N4处产生的控制信号minus2d5为-2.5V。
这导通了n沟道晶体管TN5。Detminus将为高，从而关断p沟道晶体管TP5。这将用于将在n沟道晶体管TN3的栅极上的控制信号负vdd生成为通过TN5存在于IO焊盘99处的电压。
由于负vdd将为负并且detminus将为高，因此n沟道晶体管TN6和P沟道晶体管TP6将被关断，从而将IO焊盘99与接收器60解耦。Minus2d5为负但大于IO焊盘99处的电压将引起n沟道晶体管TN7导通，从而将节点N5拉升到IO焊盘99处的电压。节点N5处于IO焊盘99处的电压将意味着n沟道晶体管TN3的栅极和源极电压将相同，并且该器件将关断，从而保护其免受负电压。节点N5处于IO焊盘99处的电压也将意味着n沟道晶体管TN6的体将处于IO焊盘99的电压处，从而保护该体。
另一方面，当IO焊盘99处不存在负电压时，控制信号detminusb将为高，接通n沟道晶体管MN8，从而将节点N4以及因此控制信号minus2d5拉升到到地。这关断了n沟道晶体管TN5，并且控制信号detminus将为低，从而导通了p沟道晶体管TP5。这进而将生成如在n沟道晶体管TN3的栅极上一样高的控制信号负vdd。控制信号负vdd为高并且控制信号detminus为低将用于导通n沟道晶体管TN6和p沟道晶体管TP6两者，从而将IO焊盘99耦合至接收器60。节点N5还向发射器电路系统50的n沟道晶体管MN1本体提供保护。
在此描述的p沟道和n沟道晶体管可被实现为DMOS晶体管，但是在某些情况下可以使用MOSFET。p沟道DMOS器件可以是15V的器件，而n沟道DMOS器件可以是10V或15V的器件。
虽然关于有限数量的实施例已经描述了本公开，但是受益于本公开的本领域的技术人员将理解的是，可以构想出不偏离如在此所公开的本公开的范围的其他实施例。因此，本发明的范围应仅受所附的权利要求书的限定。

Claims (22)

1.一种电子器件，包括：
IO节点；
接收器电路，所述接收器电路被耦合以用于从所述IO节点接收输入信号；
发射器驱动器电路，所述发射器驱动器电路被耦合以用于向所述IO节点发送输出信号；
接收器保护电路，所述接收器保护电路被配置成用于基于在所述IO节点处存在负电压而将所述IO节点与所述接收器电路解耦；以及
发射器保护电路，所述发射器保护电路被配置成用于基于所述在所述IO节点处存在所述负电压而通过将所述负电压从所述IO节点施加至所述发射器驱动器电路内的未直接耦合至所述IO节点的器件端子来防止对所述发射器驱动器电路的损坏。
2.如权利要求1所述的电子器件，其中，所述发射器驱动器电路包括第一n沟道晶体管，所述第一n沟道晶体管具有耦合至所述IO节点的栅极和源极；并且其中，所述发射器驱动器电路内的所述器件端子为所述第一n沟道晶体管的所述栅极。
3.如权利要求2所述的电子器件，其中，所述发射器保护电路包括第二n沟道晶体管，所述第二n沟道晶体管具有耦合至所述IO节点的源极、耦合至所述第一n沟道晶体管的所述栅极的漏极、以及耦合至当在所述IO节点处存在所述负电压时为负的第一控制信号的栅极。
4.如权利要求3所述的电子器件，其中，所述发射器保护电路进一步包括第一P沟道晶体管，所述第一P沟道晶体管具有耦合至电源电压的源极、耦合至所述第一n沟道晶体管的所述栅极的漏极、以及耦合至当在所述IO节点处存在所述负电压时为正的第二控制信号的栅极。
5.如权利要求4所述的电子器件，其中，所述第二n沟道晶体管和所述第一p沟道晶体管中的至少一项为DMOS器件。
6.如权利要求3所述的电子器件，其中，所述第一控制信号在所述IO节点处存在所述负电压时为负，并且在所述IO节点处不存在所述负电压时接地。
7.如权利要求6所述的电子器件，进一步包括控制电压生成电路，所述控制电压生成电路被配置成用于生成所述第一控制信号；并且其中，所述控制电压生成电路包括：
第三n沟道晶体管，所述第三n沟道晶体管具有耦合至所述IO节点的源极、漏极以及耦合至所述第三n沟道晶体管的所述漏极的栅极；
第四n沟道晶体管，所述第四n沟道晶体管具有耦合至所述第三n沟道晶体管的所述漏极的源极、漏极以及耦合至所述第四n沟道晶体管的所述漏极的栅极；
第五n沟道晶体管，所述第五n沟道晶体管具有耦合至所述第四n沟道晶体管的所述漏极的漏极、耦合至地的栅极以及耦合至输出节点的源极；
第六n沟道晶体管，所述第六n沟道晶体管具有耦合至所述输出节点的源极、漏极以及耦合至所述第六n沟道晶体管的所述漏极的栅极；
第七n沟道晶体管，所述第七n沟道晶体管具有耦合至所述第六n沟道晶体管的所述漏极的漏极、耦合至地的源极、以及被耦合以用于接收当所述IO节点处存在所述负电压时接地的第四控制信号的栅极；
其中，所述第一控制信号在所述控制电压生成电路的所述输出节点处生成。
8.如权利要求1所述的电子器件，其中，所述接收器保护电路包括耦合在所述IO节点与所述接收器电路之间的传输门，所述传输门被配置成用于基于所述在所述IO节点处存在所述负电压而将所述IO节点与所述接收器电路解耦，并且基于在所述IO节点处不存在所述负电压而将所述IO节点耦合至所述接收器电路。
9.如权利要求8所述的电子器件，其中，所述传输门包括：
第一n沟道晶体管，所述第一n沟道晶体管具有耦合至所述IO节点的源极、耦合至所述接收器电路的漏极、以及耦合至当在所述IO节点处存在所述负电压时为负的第三控制信号的栅极；以及
第一p沟道晶体管，所述第一p沟道晶体管具有耦合至所述第一n沟道晶体管的所述源极的漏极、耦合至所述第一n沟道晶体管的所述漏极的源极、以及被耦合以用于接收当所述IO节点处存在所述负电压时为正的第二控制信号的栅极。
10.如权利要求9所述的电子器件，其中，所述第一n沟道晶体管具有本体；并且其中，所述接收器保护电路进一步包括用于所述第一n沟道晶体管的本体保护电路。
11.如权利要求10所述的电子器件，其中，所述本体保护电路被配置成用于当所述IO节点处存在所述负电压时将所述第一n沟道晶体管的所述本体偏置为所述负电压，并且当所述IO节点处不存在所述负电压时将所述第一n沟道晶体管的所述本体偏置为地。
12.如权利要求11所述的电子器件，其中，所述本体保护电路包括：
第二n沟道晶体管，所述第二n沟道晶体管具有耦合至所述IO节点的漏极、耦合至所述第一n沟道晶体管的所述本体的源极、以及被耦合以用于接收当所述IO节点处存在所述负电压时为负的第一控制信号的栅极。
13.如权利要求12所述的电子器件，其中，所述本体保护电路进一步包括：
第二p沟道晶体管，所述第二p沟道晶体管具有耦合至电源电压的源极、耦合至当在所述IO节点处存在所述负电压时为正的第二控制信号的栅极、以及漏极；
第三p沟道晶体管，所述第三p沟道晶体管具有耦合至所述第二p沟道晶体管的所述漏极的源极、耦合至所述第一n沟道晶体管的所述本体的漏极、以及耦合至所述电源电压的栅极；
第三n沟道晶体管，所述第三n沟道晶体管具有耦合至所述第三p沟道晶体管的所述漏极的源极、漏极、以及被耦合以用于接收所述第三控制信号的栅极；以及
第四n沟道晶体管，所述第四n沟道晶体管具有耦合至所述第三n沟道晶体管的所述漏极的漏极、耦合至地的源极、以及被耦合以用于接收当所述IO节点处存在所述负电压时接地的第四控制信号的栅极。
14.如权利要求13所述的电子器件，其中，所述本体保护电路进一步包括：
第四p沟道晶体管，所述第四p沟道晶体管具有耦合至所述第三n沟道晶体管的所述栅极的漏极、耦合至所述电源电压的源极、以及被耦合以用于接收所述第二控制信号的栅极；以及
第五n沟道晶体管，所述第五n沟道晶体管具有耦合至所述IO节点的源极、耦合至所述第三n沟道晶体管的所述栅极的漏极、以及被耦合以用于接收所述第一控制信号的栅极；
其中，所述第四控制信号在所述第五n沟道晶体管的所述漏极处生成。
15.一种方法，包括：
基于在IO节点处检测到负电压而将所述IO节点与接收器解耦；以及
基于所述IO节点处的所述负电压，将所述负电压从所述IO节点施加到未直接耦合至所述IO节点并且在所述发射器驱动器内的器件端子。
16.如权利要求15所述的方法，其中，将所述IO节点与所述接收器解耦包括：闭合耦合在所述IO节点与所述接收器之间的传输门。
17.如权利要求15所述的方法，其中，将所述负电压从所述IO节点施加到未耦合至所述IO节点并且在所述发射器驱动器内的所述器件端子包括：将所述负电压施加到所述发射器驱动器内的第一n沟道晶体管。
18.一种电子器件，包括：
IO节点；
接收器，所述接收器被耦合以用于从所述IO节点接收输入；
发射器驱动器，所述发射器驱动器包括第一n沟道DMOS，所述第一n沟道DMOS具有耦合至所述IO节点的源极、以及栅极；
传输门电路，所述传输门电路被配置成用于基于在所述IO节点处存在负电压而将所述IO节点与所述接收器解耦并且基于在所述IO节点处不存在所述负电压而将所述IO节点耦合至所述接收器；以及
发射器保护电路，所述发射器保护电路被配置成用于基于所述在所述IO节点处存在所述负电压而将所述负电压从所述IO节点施加到所述第一n沟道DMOS的所述栅极。
19.如权利要求18所述的电子器件，其中，所述发射器保护电路包括第二n沟道DMOS，所述第二n沟道DMOS具有耦合至所述IO节点的源极、耦合至所述第一n沟道DMOS的所述栅极的漏极、以及耦合至当在所述IO节点处存在所述负电压时为负的第一控制信号的栅极。
20.如权利要求19所述的电子器件，其中，所述发射器保护电路进一步包括第一P沟道DMOS，所述第一P沟道DMOS具有耦合至电源电压的源极、耦合至所述第一n沟道DMOS的所述栅极的漏极、以及耦合至当在所述IO节点处存在所述负电压时为正的第二控制信号的栅极。
21.如权利要求18所述的电子器件，其中，所述传输门电路包括：
第三n沟道DMOS，所述第三n沟道DMOS具有耦合至所述IO节点的源极、耦合至所述接收器的漏极、本体、以及耦合至当在所述IO节点处存在所述负电压时为负的第三控制信号的栅极；以及
第二p沟道DMOS，所述第二p沟道DMOS具有耦合至所述第三n沟道DMOS的所述源极的漏极、耦合至所述第三n沟道DMOS的所述漏极的源极、以及被耦合以用于接收当所述IO节点处存在所述负电压时为正的第二控制信号的栅极。
22.如权利要求21所述的电子器件，进一步包括：第四n沟道DMOS，所述第四n沟道DMOS具有耦合至所述IO节点的漏极、耦合至所述第三n沟道DMOS的所述本体的源极、以及被耦合以用于接收当在所述IO节点处存在所述负电压时为负的第一控制信号的栅极。
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