CN100502193C - 高电压输入输出缓冲电路结构 - Google Patents
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Abstract
本发明公开了一种高电压输入输出缓冲电路结构，该电路结构的输入输出端的静电放电保护部分采用二级保护电路结构，且在电源和地之间采用本地的静电放电箝位电路。本发明能提高输入输出缓冲电路的静电放电保护能力，具有结构简单，容易实现，保护能力高的特点。
Description
技术领域
本发明涉及一种电路结构，尤其涉及一种高电压输入输出缓冲(Input/0utput Buffer，I/O Buffer)电路结构。
背景技术
静电放电(Electrostatic Discharge，ESD)保护对CMOS(Complementary Metal Oxide Semiconductor，互补金属-氧化物半导体)集成电路的可靠性非常重要。当带静电的物体靠近集成电路芯片，静电会释放到芯片的引脚，进入芯片内部，可能损坏芯片电路。这就需要在芯片中加入静电放电保护单元，将从引脚进入的静电泻放到地，防止内部电路损坏。
描述静电放电现象的一种常用方式是使用HBM模型(人体模型)，如图1所示。此模型描述了人体上的静电释放时的电流电压特性。芯片能承受的静电放电电压越大，则静电放电保护能力越强。
常用的输入输出缓冲电路的结构如图2所示。从PAD(输入输出端)进入的静电主要由第一级保护释放到地：一部分电荷直接从保护电路流到地，另一部分则先通过保护电路到电源，再从电源通过箝位电路流到地。第二级保护电路进一步提高静电放电保护能力。需要输出的信号通过输出驱动送到PAD。
保护电路的结构有各种形式，大部分都是利用器件击穿放电，能够将静电迅速释放，在芯片正常工作时，保护电路处于关闭状态，不影响芯片的功能。影响静电放电保护能力的因素主要有：器件的击穿条件，放电能力等等。静电放电事件到来时，在内部电路被损坏之前，保护电路必须启动，将电荷释放；电荷释放的越快，则保护能力越强。
发明内容
本发明所要解决的技术问题是提供一种高电压输入输出缓冲电路结构，该电路结构能提高静电放电保护能力。
为解决上述技术问题，本发明提供一种高电压输入输出缓冲电路结构，该电路结构输入输出端的静电放电保护部分采用二级保护电路结构，电源和地之间采用静电放电箝位电路；
第一级保护电路结构为：输入输出端接在第一NMOS晶体管MN1、第一PMOS晶体管MP1的漏极，其中第一NMOS晶体管MN1的源极接地，第一NMOS晶体管MN1的栅极接第二NMOS晶体管MN2的漏极，第二NMOS晶体管MN2的源极接地，第二NMOS晶体管MN2的栅极通过第一电阻R1接电源；第一PMOS晶体管MP1的源极接电源，第一PMOS晶体管MP1的栅极接第二PMOS晶体管MP2的漏极，第二PMOS晶体管MP2的源极接电源，第二PMOS晶体管MP2的栅极通过第二电阻R2接地；
第二级保护电路结构为：输入输出端与第三电阻R3串联后接在第三NMOS晶体管MN3的漏极，第三NMOS晶体管MN3的源极接地，其栅极通过第四电阻R4接地；
电源和地之间的静电放电箝位电路结构为：电源经过第六电阻R6，接到第三PMOS晶体管MP3的源极，第三PMOS晶体管MP3的栅极通过第七电阻R7接地，第三PMOS晶体管MP3的漏极接到第五NMOS晶体管MN5的栅极，第五NMOS晶体管MN5的源极和漏极接地，作为一个电容使用；同时，第三PMOS晶体管MP3的漏极通过一个反相器接到第四NMOS晶体管MN4的栅极，第四NMOS晶体管MN4的漏极通过第五电阻R5接电源，第四NMOS晶体管MN4的源极接地。
电路结构中使用的NMOS晶体管和PMOS晶体管是耐高压增强型的。
和现有技术相比，本发明具有以下有益效果：通过采用二级保护和箝位电路，本发明提供了一种高静电放电保护能力的高压输入输出缓冲电路结构，其具有结构简单，容易实现，保护能力高的特点。静电放电测试结果达到了8000V。
附图说明
图1是现有的静电放电的HBM模型的示意图；
图2是现有的输入输出缓冲电路结构示意图；
图3是本发明高电压输入输出缓冲电路结构的示意图；
图4是本发明高电压输入输出缓冲电路结构的输入输出的二级保护电路结构示意图；
图5是图4中第一级保护电路的工作原理示意图；
图6是图4中第二级保护电路的工作原理示意图；
图7是本发明高电压输入输出缓冲电路结构的电源和地之间的箝位电路结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
如图3所示，本发明采用高压CMOS工艺，使用输入输出的二级静电放电保护电路以及电源和地之间的箝位电路，提高输入输出缓冲的静电放电保护能力。该电路采用3个PMOS晶体管，5个NMOS晶体管和7个电阻。
输入输出的二级保护电路结构如图4所示，第一级包括由PMOS晶体管MP1、MP2，NMOS晶体管MN1、MN2，电阻R1、R2组成的主要保护电路，其中NMOS晶体管MN1和PMOS晶体管MP1是静电放电保护管，提供电荷释放的通路，NMOS晶体管MN1、MN2，PMOS晶体管MP1、MP2，电阻R1、R2组成动态浮动栅结构，为第一级保护；第二级包括NMOS晶体管MN3，电阻R3、R4，其在第一级保护电路启动之前起保护作用，NMOS晶体管MN3，电阻R3、R4组成栅极耦合结构，为第二级保护。
第一级保护电路的工作原理如图5所示。Dn1和Dp1是寄生二极管，Cn1、Cn2、Cp1和Cp2是寄生电容。
当VSS接地，如果PAD上有负的静电放电电压，则寄生二极管Dn1导通，电流通过寄生二极管Dn1流到地；如果PAD上有正的静电放电电压，则寄生二极管Dp1导通，将VDD拉至高电压，并通过电阻R1给寄生电容Cn2充电，在寄生电容Cn2上的电压达到NMOS晶体管MN2的阈值电压之前，NMOS晶体管MN2保持关断，即NMOS晶体管MN1的栅极保持浮动状态。同时，静电放电电压通过寄生电容Cn1把NMOS晶体管MN1的栅极电压拉高，NMOS晶体管MN1导通，为静电放电电流提供到地的通路。
当VDD接地，如果PAD上有正的静电放电电压，则寄生二极管Dp1导通，电流通过寄生二极管Dp1流到地；如果PAD上有负的静电放电电压，则寄生二极管Dn1导通，将VSS拉至负电压，并通过电阻R2给寄生电容Cp2充电，在寄生电容Cp2上的电压达到PMOS晶体管MP2的阈值电压之前，PMOS晶体管MP2保持关断，即PMOS晶体管MP1的栅极保持浮动状态。同时，静电放电电压通过寄生电容Cp1把PMOS晶体管MP1的栅极电压拉低，PMOS晶体管MP1导通，为静电放电电流提供到地的通路。
第二级保护电路的工作原理如图6所示。Dn3是寄生二极管，Cn3是寄生电容。当VSS接地，如果PAD上有负的静电放电电压，则寄生二极管Dn3导通，电流通过寄生二极管Dn3流到地；如果PAD上有正的静电放电电压，则通过寄生电容Cn3把NMOS晶体管MN3的栅极电压拉高，NMOS晶体管MN3导通，为静电放电电流提供到地的通路。
VDD和VSS之间的箝位电路如图7所示。Dn4是寄生二极管，NMOS晶体管MN5结成电容形式。箝位电路在输入输出缓冲内部提供从电源到地的静电放电放电回路。当VDD到VSS之间有负的静电放电电压时，寄生二极管Dn4导通，为静电放电电流提供到地的通路；当VDD到VSS之间有正的静电放电电压时，PMOS晶体管MP3导通，通过电阻R6给NMOS晶体管MN5充电，在充电初期，VA为低电平，VB为高电平，NMOS晶体管MN4导通，静电放电电流通过NMOS晶体管MN4流到地。电阻R5的作用是限制NMOS晶体管MN4通过的电流，及时启动Power Buffer(电源缓冲)和GroundBuffer(地缓冲)的静电放电保护电路。在正常工作状态下，NMOS晶体管MN5的充电速度比VDD上升速度快很多，VA始终为高电平，VB为低电平，NMOS晶体管MN4关断，此时内部电路正常工作。
Claims (2)
1、一种高电压输入输出缓冲电路结构，其特征在于：该电路结构输入输出端的静电放电保护部分采用二级保护电路结构，电源和地之间采用静电放电箝位电路；
第一级保护电路结构为：输入输出端PAD接在第一NMOS晶体管(MN1)、第一PMOS晶体管(MP1)的漏极，其中第一NMOS晶体管(MN1)的源极接地，第一NMOS晶体管(MN1)的栅极接第二NMOS晶体管(MN2)的漏极，第二NMOS晶体管(MN2)的源极接地，第二NMOS晶体管(MN2)的栅极通过第一电阻(R1)接电源；第一PMOS晶体管(MP1)的源极接电源，第一PMOS晶体管(MP1)的栅极接第二PMOS晶体管(MP2)的漏极，第二PMOS晶体管(MP2)的源极接电源，第二PMOS晶体管(MP2)的栅极通过第二电阻(R2)接地；
第二级保护电路结构为：输入输出端与第三电阻(R3)串联后接在第三NMOS晶体管(MN3)的漏极，第三NMOS晶体管(MN3)的源极接地，其栅极通过第四电阻(R4)接地；
电源和地之间的静电放电箝位电路结构为：电源经过第六电阻(R6)，接到第三PMOS晶体管(MP3)的源极，第三PMOS晶体管(MP3)的栅极通过第七电阻(R7)接地，第三PMOS晶体管(MP3)的漏极接到第五NMOS晶体管(MN5)的栅极，第五NMOS晶体管(MN5)的源极和漏极接地，作为一个电容使用；同时，第三PMOS晶体管(MP3)的漏极通过一个反相器接到第四NMOS晶体管(MN4)的栅极，第四NMOS晶体管(MN4)的漏极通过第五电阻(R5)接电源，第四NMOS晶体管(MN4)的源极接地。
2、如权利要求1所述的高电压输入输出缓冲电路结构，其特征在于：电路结构中使用的NMOS晶体管和PMOS晶体管是耐高压增强型的。
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