CN102385927B - 钳位电路及闪速电可擦写存储器 - Google Patents

Abstract

本发明涉及一种钳位电路，包括二极管和控制装置，控制装置由栅极接地NMOS晶体管(GGNMOS)构成。其中，衬底接地，源极、漏极与二极管的负极相电连接，二极管正极接外部电源。本发明通过使用由栅极接接地NMOS晶体管构成的控制装置，在外部电压作用下产生由雪崩击穿和齐纳击穿共同构成的GGNMOS？GIDL击穿，从而有效改善钳位电路的温度系数，减小钳位电路的消耗效应。相应地，本发明还涉及一种采用新颖钳位电路的闪速电可擦写存储器，较现有的闪速电可擦写存储器，本发明所提供的闪速电可擦写存储器的温度效应显著改善，在-40～125℃的温度范围内工作电压的稳定性得到改善。

Description

钳位电路及闪速电可擦写存储器

技术领域

本发明涉及半导体器件，特别涉及能改进闪速电可擦写存储器温度效应的钳位电路及其对应闪速电可擦写存储器。

背景技术

在当前的闪速电可擦写存储器(Flash EEPROM)的电源电路中，由电荷泵所提供的电压(V_cp)被用于存储单元的写入和擦除。Flash EEPROM的工作温度范围是-40～125℃，在-40～125℃工作温度范围内，存储单元的安全工作电压是15.5～16.5V，若实际的工作电压超过安全工作电压的范围会造成存储单元中的NMOS管被击穿或造成写操作不充分，所以V_cp的稳定性对器件的性能至关重要。然而，目前的情况是电荷泵的输出电压特性不稳定，振幅波动较大，因此钳位电路被用于将电荷泵的输出电压钳位在一定的范围之内。

图1是现有闪速电可擦写存储器电路结构中，电荷泵、钳位电路以及存储器阵列的的电路结构示意图。如图1所示的，现有闪速电可擦写存储器的结构包含电荷泵11、钳位电路12、存储器阵列13。现有的钳位电路通常由两个二极管以背对背的结构组成，具体包括第一二极管和第二二极管。第一二极管正极接电荷泵输出端，第一二极管负极接第二二极管负极，第二二极管正极接地。钳位电路与存储器阵列相电连接。在向电荷泵注入电荷时，电荷泵对钳位电路输出电压，电荷泵的输出电压(V_CP)通常大于钳位电路的击穿电压(Diodo_BVD)，此时钳位电路被击穿，有电流通过钳位电路，一部分电荷经过钳位电路流入大地，从而将电荷泵的输出电压调低，通常，经钳位电路钳位后的输出电压(Vpp)等于钳位电路的击穿电压。从而，钳位电路为闪速电可擦写存储器提供安全的电源电压。

但是实际的情况是，现有钳位电路的输出电压受温度影响严重。这使得现有钳位电路无法在-40～125℃的工作温度范围内为闪速电可擦写存储器提供安全稳定的电源电压。图2中描述了现有钳位电路的工作温度与输出电压的关系。从图中可以明显看出，在-55～125℃的温度范围内，钳位电路的输出电压随温度变化明显，在10℃以及更低的温度下的输出电压超过了闪速电可擦写存储器的安全工作电压的范围。

公告号为CN1465074A的专利中公开了一种提供低温度系数的闪速电可擦写存储器电路，包括分别具有第一和第二阈值电压，第一和第二控制电极的第一和第二闪速电可擦写存储器单元，所述第一和第二控制电极相互连接，从而以第一阈值电压与第二阈值电压的差的形式来提供低温度系数的输出电压。但是这种电路相对复杂，不利于简化工艺。

发明内容

本发明解决的一个问题是提供一种结构简单，温度系数低，消耗效应小的钳位电路，本发明解决的另外一个问题是提供包含温度系数低的钳位电路的闪速电可擦写存储器。

本发明所提供的钳位电路包含二极管和NMOS晶体管，其中，二极管的正极接外部电源，二极管的负极与NMOS晶体管的源极和/或漏极相电连接，NMOS晶体管的栅极与衬底接地。

所述的NMOS晶体管的沟道长度不小于1μm。

所述的钳位电路的工作温度为-40～125℃。

在-40～125℃的工作温度范围内，所述钳位电路的输出电压为15.5～16.5V。

所述的NMOS晶体管中形成GIDL电流时，NMOS晶体管处于沟道未开启状态。

本发明所提供的闪速电可擦写存储器包含电荷泵，钳位电路，存储器阵列，其中，钳位电路包含二极管和栅极接地NMOS晶体管，

二极管的正极接电荷泵输出端，二极管的负极与NMOS晶体管的源极和/或漏极相电连接，NMOS晶体管衬底接地，

存储器阵列与钳位电路相电连接。

所述Flash EEPROM的工作温度范围为-40～125℃。

在-40～125℃的工作温度范围内，所述钳位电路的击穿电压为存储器阵列的安全工作电压。

在-40～125℃的工作温度范围内，所述钳位电路的击穿电压为15.5～16.5V。

所述钳位电路中，NMOS晶体管的沟道长度不小于1μm。

工作时，钳位电路中NMOS晶体管处于沟道未开启状态。

与现有技术相比，本发明具有以下优点：利用NMOS晶体管替代二极管，减小了钳位电路的温度效应；另外，本发明中，栅诱导势垒降低，雪崩击穿与齐纳击穿共同发挥作用，对晶体晶格结构的影响远小于雪崩击穿单独发挥作用时的影响，从而减小器件的消耗效应。

进一步，通过改善闪速电可擦写存储器中钳位电路的温度效应，减小钳位电路的消耗效应，使得闪速电可擦写存储器在-40～125℃的工作温度范围内稳定工作。

附图说明

图1是现有闪速电可擦写存储器电路结构示意图；

图2是现有钳位电路的输出电压随工作温度变化的关系的示意图；

图3是本发明的实施例的钳位电路中NMOS晶体管的结构示意图；

图4是本发明的第一实施例的钳位电路的电路示意图；

图5a是NMOS晶体管中漏极未接正压时能带结构示意图；

图5b是NMOS晶体管中漏极接正压时能带结构示意图；

图6是本发明的实施例的钳位电路的输出电压随工作温度变化的关系的示意图；

图7是本发明的第二实施例的钳位电路的示意图；

图8是本发明的第三实施例的钳位电路的示意图；

图9是本发明的实施例的闪速电可擦写存储器结构中，电荷泵与钳位电路以及存储阵列的电路结构示意图。

具体实施方式

图1所示是现有闪速电可擦写存储器电路结构示意图，电荷泵的输出电压不小于钳位电路的钳位电压。当电荷泵对钳位电路输出电压时，钳位电路两端就会产生电场，在电场的作用下，第一二极管导通，第二二极管被击穿，钳位电路的输出电压等于第二二极管的击穿电压，但是第二二极管的击穿电压受温度影响严重，在工作温度范围内不能为存储器阵列提供安全稳定的工作电压。

本发明的发明人研究发现，在电场作用下，第二二极管内电子由p区向势垒区迁移，空穴由n区向p区迁移，由于电场的作用，电子和空穴在迁移过程中能量会增加，当电子、空穴的能量大到一定程度并与耗尽区原子内的电子碰撞时，会产生新的电子-空穴对，这种过程叫做碰撞电离，新的电子空穴对又会撞击其他原子内的电子，发生雪崩效应，产生雪崩击穿。在电场的作用下，新产生的电子与空穴会朝相反的方向运动，于是新的电流成分便产生了，新的电流叠加在现有的反向电流上，形成雪崩击穿电流，此时钳位电路两端的电压为雪崩击穿电压，该电压等于钳位电路的钳位电压。通常用电离率来描述碰撞电离效应的强弱。它定义为一个载流子通过单位距离平均所产生的电子空穴对的数目。电离率强烈依赖于电场，由于温度升高，点阵散射增强，载流子的平均自由程减小，电离率降低，所以电离率也是温度的函数，通常电离率随温度的升高而下降，所以雪崩击穿的击穿电压随温度的升高而增加，即雪崩击穿受温度影响严重。

此外，本发明的发明人通过研究还发现，在雪崩击穿的过程中，高能态的电子与耗尽区内的原子碰撞的过程中，会对晶格结构产生损伤，使得器件消耗严重，从而影响器件的性能。现有的钳位电路在85℃的环境下工作13个小时后钳位电压偏移1.3V。

本发明的发明人研究发现利用场效应晶体管中的栅诱导势垒降低漏电流(GIDL电流)作为击穿电流，可以减小击穿电压受温度的影响。同时，GIDL电流作为击穿电流有效减小钳位电路的消耗效应，同时使得采用上述钳位电路的闪速电可擦写存储器在工作温度范围内工作电压安全、稳定，消耗效应小。

本发明利用栅极接地NMOS晶体管取代现有钳位电路中的反接二极管，其中，所述NMOS晶体管的栅极与衬底接地，源极和/或漏极与正向二极管的负极相电连接，二极管的正极与外部电源相电连接。在本发明中，在外部电压大于NMOS晶体管的击穿电压时，在有源区产生栅诱导势垒降低漏电流(GIDL电流)，GIDL电流由雪崩击穿电流与齐纳击穿电流共同构成，由于齐纳击穿受温度的影响小，且齐纳击穿的温度系数为负，大约是-0.001V/℃，雪崩击穿的温度系数为正，大约是0.014V/℃，所以合理调节雪崩击穿电流与齐纳击穿电流的比例可以有效降低器件的温度效应。在本发明的一个实施例中，是通过调节沟道边界的浓度来调节雪崩击穿电流和齐纳击穿电流的比例。同时，齐纳击穿对晶体晶格结构的影响远小于雪崩击穿的影响，从而可以减小器件的消耗效应。下文将结合实施例和附图对本发明做进一步描述。

本发明的实施例的钳位电路中NMOS晶体管的结构如图3所示，包含衬底100，位于衬底100内的隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，位于衬底101表面的栅介质层102，位于栅介质层表面的多晶硅栅103，多晶硅栅103外围形成有用于保护多晶硅栅103的边缘的氧化硅层104，衬底内位于栅极结构与两侧隔离结构101之间的重掺杂区112，位于栅极结构两侧衬底100内的轻掺杂区105(LDD)以及衬底表面位于栅极结构两侧的侧墙106。

在本发明的第一实施例中所提供的钳位电路的示意图如图4所示，所示钳位电路包括二极管002和NMOS晶体管003，其中NMOS晶体管的源极和漏极与二极管002负极相电连接，栅极与衬底接地，二极管的正极与外部电源相电连接。在NMOS晶体管中，在漏极接正压的情况下，能带结构产生如图5a和图5b所示的变化，产生GIDL电流。GIDL电流主要由雪崩击穿电流和齐纳击穿电流组成，其产生机制各不相同。在下文中结合图5a、图5b对GIDL电流的产生机制予以说明。

首先，当二极管002与外部电源相电连接时，二极管002被导通，在NMOS晶体管的漏极施加正电压，能带结构发生如图5a和5b所示变化，图5a是未施加正电压时能带的结构，图5b是施加正压时能带的结构。即，势垒的高度不变，宽度变小，此时电子势垒已被栅和漏之间的电势差调制成很薄的三角形势垒。同时，外部电压越大，势垒宽度越小。因此，在低掺杂区发生能带隧穿效应，价带电子直接隧穿到重掺杂区，在低掺杂区域临近栅极表面有大量空穴聚集，在电场的作用下，所聚集的空穴受到衬底的低电势的吸引流向衬底，形成图5b中所示的电流a。电流a包含由于电子隧穿所形成的齐纳击穿电流分量，另外，在栅极正下方，相对于电流a远离栅极的区域，部分电子能量被电场加速到大于禁带高度(E_g)的高能态，从价带跃迁到导带，产生由于电子跃迁所引起的雪崩击穿电流分量。

对于齐纳击穿，温度对击穿电压的影响表现为温度对衬底界面处价带顶部与导带底部之间的带隙的影响，温度升高，带隙减小，击穿电压减小。而且在齐纳击穿中，温度的影响远小于在雪崩击穿中温度的影响，且齐纳击穿电流与雪崩击穿电流对温度的依赖关系相反，合理调整两者的关系，可以有效改进器件的温度效应。图6显示了本发明的实施例的钳位电路的输出电压随温度的变化关系，比较图6与图2所示的利用雪崩击穿的现有钳位电路的输出电压随温度的变化关系可以看出，采用本发明所提供的钳位电路在-40～125℃的工作温度范围内击穿电压的范围是15.5～16.5v，符合存储器阵列工作时对电压的要求，而利用雪崩击穿的现有钳位电路在-40～125℃的工作温度范围内击穿电压的范围是14.8～16.7v，远远超过存储器阵列工作时对电压的要求。

在本发明中，NMOS晶体管处于未开启状态，在本发明的实施例中，NMOS晶体管的阈值电压是0.75V，但不应该以此来限制本发明的保护范围。另外，在本发明中，沟道长度不小于1μm，以免产生短沟道效应，影响钳位电路的工作，在本发明的一个实施例中，沟道长度为1.6μm。此外，为了确保器件不因为电流过大而热失效，GIDL电流的大小应该不超过100μA。

需要指出的是，在场效应晶体管形成导电沟道之前，栅极两侧的有源区在本质上是相同的，因此无论源极或是漏极在场效应晶体管未开启时，均有形成GIDL漏电流的可能性。所以在重掺杂的源极附近有同样的GIDL电流产生，其机理在此不再赘述。

在本发明的第二实施例中，如图7所示，钳位电路包括二极管002和NMOS晶体管003，其中NMOS晶体管的漏极033与二极管002负极相电连接，源极032空接，栅极与衬底接地，二极管的正极与外部电源相电连接。在外部电源的作用下，在重掺杂的漏极有GIDL电流产生。

在本发明的第三实施例中，如图8所示，钳位电路包括二极管002和NMOS晶体管003，其中NMOS晶体管的源极032与二极管002负极相电连接，漏极033空接，栅极与衬底接地，二极管的正极与外部电源相电连接。在外部电源的作用下，在重掺杂的源极有GIDL电流产生。

进一步地，在现有的钳位电路中，击穿电流主要包括雪崩击穿电流，高能态的电子在空间电荷区迁移的过程中对晶格损伤较大，导致器件消耗严重。在本发明所提供的钳位电路中，击穿电流包括齐纳击穿电流和雪崩击穿电流，其中，齐纳击穿电流的产生机制主要是电子在价带和导带之间的隧穿，齐纳隧穿电子的能量也远小于雪崩击穿电子的能量，其对晶格的损伤也会被降低，从而减小器件的消耗效应。对于现有的钳位电路，在85℃下工作13个小时后，由于消耗效应，钳位电路的输出电压升高1.2～1.4v，而在本发明所提供的钳位电路中，在85℃下工作13小时后，钳位电路的输出电压升高0.2～0.4V。

综上，利用本发明所提供的钳位电路，可以明显减小温度对钳位电路输出电压的影响，使得钳位电路在工作温度范围内输出安全、稳定的电压。此外，利用本发明所提供的钳位电路可以减小电路的消耗效应，延长电路的寿命。

相应地，本发明还提供一种闪速电可擦写存储器，如图9所示，本发明所提供的闪速电可擦写存储器包含电荷泵11、包括二极管和栅极接地NMOS晶体管(GGNMOS)的钳位电路22、存储器阵列13，其中二极管的正极接电荷泵输出端，二极管的负极与NMOS晶体管的源极、漏极相电连接，NMOS晶体管衬底接地。

本发明还提供另外一种闪速电可擦写存储器，包含电荷泵11、包括二极管和栅极接地NMOS晶体管的钳位电路22、存储器阵列13，其中二极管的正极接电荷泵输出端，二极管的负极与NMOS晶体管的漏极相电连接，NMOS晶体管的源极空接，NMOS晶体管衬底接地。

本发明还提供另外一种闪速电可擦写存储器，包含电荷泵11、包括二极管和栅极接地NMOS晶体管的钳位电路22、存储器阵列13，其中二极管的正极接电荷泵输出端，二极管的负极与NMOS晶体管的源极相电连接，NMOS晶体管的漏极空接，NMOS晶体管衬底接地。

进一步，所述闪速电可擦写存储器的工作温度范围为-40～125℃。

进一步，所述闪速电可擦写存储器中，钳位电路在工作温度范围内的输出电压为存储器阵列的安全工作电压。

进一步，所述闪速电可擦写存储器中，钳位电路的输出电压为15.5～16.5V。

进一步，所述闪速电可擦写存储器中，钳位电路中的NMOS晶体管的沟道长度不小于1μm。

进一步，所述闪速电可擦写存储器工作时，钳位电路中NMOS处于沟道未开启状态。

综上，本发明所提供的闪速电可擦写存储器，存储单元的工作电压安全、稳定，并且闪速电可擦写存储器损耗效应小，寿命得到延长。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种钳位电路，包括二极管；其特征在于：

还包括：NMOS晶体管；

所述NMOS晶体管的栅极与衬底接地；NMOS晶体管的源极和漏极均与二极管的负极相电连接，或者NMOS晶体管的漏极与二极管的负极相电连接，源极空接，或者NMOS管的源极与二极管的负极相电连接，漏极空接；所述二极管的正极接外部电源。

2.依据权利要求1的钳位电路，其特征在于：所述NMOS晶体管的沟道长度不小于1μm。

3.依据权利要求1的钳位电路，其特征在于：所述钳位电路的工作温度为-40～125℃。

4.依据权利要求3的钳位电路，其特征在于：所述钳位电路的输出电压为15.5～16.5V。

5.一种闪速电可擦写存储器，包含电荷泵，钳位电路，存储器阵列，其特征在于：

钳位电路包含二极管和栅极接地NMOS晶体管；

其中：NMOS晶体管的源极和漏极均与二极管的负极相电连接，或者NMOS晶体管的源极与二极管的负极相电连接，漏极空接，或者NMOS晶体管的漏极与二极管的负极相电连接，源极空接；NMOS晶体管衬底接地；二极管的正极接电荷泵输出端；

存储器阵列与钳位电路相电连接。

6.依据权利要求5的闪速电可擦写存储器，其特征在于：所述闪速电可擦写存储器的工作温度范围为-40～125℃。

7.依据权利要求6的闪速电可擦写存储器，其特征在于：所述钳位电路的输出电压为存储器阵列的安全工作电压。

8.依据权利要求7的闪速电可擦写存储器，其特征在于：所述钳位电路的输出电压为15.5～16.5V。

9.依据权利要求8的闪速电可擦写存储器，其特征在于：所述钳位电路中，NMOS晶体管的沟道长度不小于1μm。