CN203013723U - 一种双向三路径导通的高压esd保护器件 - Google Patents

Abstract

一种双向三路径导通的高压ESD保护器件，可用于片上IC高压ESD保护电路。包括P-衬底、N+埋层、左/右N型外延、漂移区、高压P阱、漏区、源区、多晶硅栅、阳极/阴极接触区。其中漂移区、高压P阱、漏区、源区、多晶硅栅构成的NLDMOS结构和阳极接触区、N+埋层、高压P阱和源区构成的正向SCR结构，形成两条高压ESD电流泄放路径，可提高器件的二次击穿电流，降低导通电阻和触发电压。阴极接触区、左N型外延、高压P阱、N+埋层和漏区构成的反向SCR结构，形成一条反向高压ESD电流泄放路径。上述两种SCR结构的电流路径较长，可提高器件的维持电压，还能实现ESD电流双向泄放，具有双向ESD保护功能。

Description

一种双向三路径导通的高压ESD保护器件

技术领域

本发明属于集成电路的静电保护领域，涉及一种高压ESD保护器件，具体涉及一种双向三路径导通的高压ESD保护器件，可用于提高片上IC高压ESD保护的可靠性。 

背景技术

ESD是指处于不同电势的物体之间静电电荷转移的一种物理现象，它在IC中引起产品失效的现象日益受到关注。目前，针对亚微米、深亚微米以及纳米尺度片上IC的低压静电放电防护已得到较广泛和深入的研究，已有多种结构的低压ESD防护器件如二极管、三极管、可控硅(SCR)和栅接地NMOS等器件，在国内外相关文献中已有报道。从研究中的实验数据来看，这些器件已具有高鲁棒性、低触发电压以及高灵敏度快速响应等特点，形成了较为成熟的片上IC低压ESD保护方案。但是，随着智能BCD工艺的快速发展和便携式智能电子产品需求的扩大，智能电子电路中既有低压CMOS电路，又有高压驱动电路和高低压接口电路，因此，不仅需要在低压CMOS电路接口处设置低压ESD保护，同时还要在高低压接口及高压驱动电路中建立高压ESD保护。相对片上IC低压ESD保护器件，高压ESD保护器件的设计面临的挑战很大。这是因为要得到可靠实用的高压ESD保护器件，既要考虑电路中较高的工作电压，又不能使电路中MOS器件的栅氧发生击穿，因此要准确设计一个高性能的ESD高压器件，既需要较高的维持电压，又要有界于工作电压与栅氧击穿电压之间较低的触发电压，上述因素使得可用的ESD设计窗口变窄，加大了高压ESD保护器件的设计难度。 

上述片上IC低压ESD保护器件因高压电路的工作电压较高，很容易进入闩锁状态，大多器件不再适用于高压ESD保护，而现有高压ESD防护器件如常见的LDMOS，其击穿电压不是由源漏注入条件决定，却主要取决于漂移区的离子注入。如果单一通过优化LDMOS器件漂移区注入杂质的分布，会增加触发时漂移区表面电场，使栅氧较易受到损坏。因此，寻求一种高性能结构的高压ESD保护器件，成为当前智能电子产品片上高压ESD保护方案的迫切需求。 

发明内容

基于上述片上IC高压ESD保护器件和BCD高压工艺的特点，充分利用触发电压低、导通电阻小的SCR器件和维持电压高、二次击穿电流大的LDMOS器件的优势，本发明提出了一种SCR与NLDMOS相结合的双向三路径导通的高压ESD保护器件，其触发电压主要受重掺杂的N型埋层杂质浓度的影响，与现有高压ESD保护器件相比，本发明能有效降低器件的触发电压、提高ESD保护器件的维持电压和二次击穿电流，同时具有双向ESD电流泄放路径、漏电流小、导通电阻小、响应速度快等优点。 

本发明通过以下技术方案实现： 

一种双向三路径导通的高压ESD保护器件，主要包括P-衬底，N+埋层，左N型外延、 右N型外延，高压P阱，漂移区、第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区，一些主要的电学接触区域：源区、漏区、阴极接触区、阳极接触区、多晶硅栅及多晶硅栅覆盖的薄栅氧化层和多晶硅栅左侧的第一氮化硅侧墙、多晶硅栅右侧的第二氮化硅侧墙； 

所述N+埋层在所述P-衬底的表面部分区域中，在所述N+埋层和部分所述P-衬底的表面生长一层4～6μm厚的N型外延，所述高压P阱形成于N型外延的中间部分区域，且所述高压P阱把N型外延隔离分成所述左N型外延和所述右N型外延，所述高压P阱底部区域的一半面积与所述N+埋层相连，另一半面积与所述P-衬底相连； 

所述左N型外延上从左到右依次设有所述第一场氧隔离区和所述阴极接触区； 

所述高压P阱上设有所述源区，所述阴极接触区和所述源区之间设有所述第二场氧隔离区； 

所述右N型外延上从左至右依次设有所述漂移区、所述阳极接触区和所述第五场氧隔离区； 

所述漂移区从左至右依次设有所述第三场氧隔离区和所述漏区；所述漏区和所述阳极接触区之间设有所述第四场氧隔离区； 

所述源区和所述漏区之间从左到右分别设有所述多晶硅栅左侧的第一氮化硅侧墙、所述多晶硅栅覆盖的薄栅氧化层、所述多晶硅栅和所述多晶硅栅右侧的第二氮化硅侧墙，所述多晶硅栅通过所述多晶硅栅覆盖的薄栅氧化层和部分所述第三场氧隔离区与所述高压P阱、所述右N型外延隔离，所述多晶硅栅覆盖了全部所述多晶硅栅覆盖的薄栅氧化层和部分所述第三场氧隔离区； 

所述阴极接触区与所述源区通过左侧金属1相连接，用作器件测试的阴极接触区，所述阳极接触区与所述漏区通过右侧金属1相连接，用作器件测试的阳极接触区； 

所述漏区、所述漂移区、所述右N型外延、所述N+埋层、所述高压P阱、所述源区、所述多晶硅栅覆盖的薄栅氧化层和所述多晶硅栅形成一NLDMOS结构； 

所述阳极接触区、所述右N型外延、所述N+埋层、所述高压P阱和所述源区形成一正向SCR结构； 

所述阴极接触区、所述左N型外延、所述高压P阱、所述右N型外延、所述漂移区和所述漏区形成一反向SCR结构。 

所述N+埋层，通过在所述P-衬底的表面部分区域中重掺杂N型杂质离子形成，其横向长度约为所述P-衬底横向长度的0.6-0.8倍，这不仅可以降低器件在ESD脉冲作用下的触发电压，还能为器件在半导体制造工艺中的扩散预留适当的冗余量，保证器件能正常工作。 

所述正向SCR结构的基区宽度由所述右N型外延承担，其较长的基区宽度可提高器件维持电压。 

所述多个场氧隔离层在器件表面不仅具有隔离作用，同时可以削弱器件的表面电场，从而提高器件的栅氧抗击穿能力。 

当ESD脉冲电压达到器件的触发电压时，所述N+埋层与所述高压P阱界面交界处的反向PN结被击穿，所述NLDMOS结构和所述正向SCR结构的放电路径同时开启，形成两条ESD电流泄放路径，可以提高器件的二次击穿电流。且所述NLDMOS与所述正向SCR放电路径是一种并联的连接方式，可降低导通电阻。所述反向SCR结构中反向击穿的PN结位于所述左N型外延与所述高压P阱的界面交界处，由于所述N型外延和所述高压P阱的杂质掺杂浓度均较小，能够承受较高的击穿电压，从而使所述反向SCR结构不仅可以抵抗反向高压ESD脉冲的冲击，还能减小正向ESD脉冲作用下的漏电流。 

本发明所述正、反向SCR与所述NLDMOS两结构相结合的高压ESD保护器件，既能充分利用SCR器件响应速度快、触发电压低，导通电阻小的优点，又能充分利用LDMOS在ESD保护中维持电压高和二次击穿电流大的特点，不仅降低了触发电压、增加了ESD电流的泄放路径，还能实现ESD脉冲电压的双向保护。相比现有技术，改正了以往LDMOS高压保护中出来的鲁棒性弱、响应速度缓慢不能及时开启、单向ESD保护等缺点，更好地实现高压ESD保护的需求。 

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明： 

图1是本发明实施例的结构示意图； 

图2是本发明实例用于高压ESD保护的电路连接图； 

图3是本发明实例中NLDMOS的ESD电流泄放路径； 

图4是本发明实例中正向SCR的ESD电流泄放路径； 

图5是本发明实例中反向SCR的ESD电流泄放路径； 

具体实施方式

本发明提出了一种SCR与NLDMOS相结合的双向三路径导通的高压ESD保护器件，因其触发电压主要受重掺杂的N型埋层杂质浓度的影响，且具有较长的电流导通路径，所以能效降低器件的触发电压、提高维持电压和二次击穿电流，同时具有双向ESD保护功能，还兼有漏电流小、导通电阻小、响应速度快等优点。 

如图1所示，为本发明实例器件的结构剖面图，具体为一SCR与NLDMOS相结合的双向三路径导通的高压ESD保护器件，包括P-衬底201，N+埋层202，左/右N型外延203、205，高压P阱204，漂移区206、多个场氧隔离211、212、213、214、215，一些主要的电学接触 区域：源区208、漏区209、阳极/阴极接触区207、210，多晶硅栅218及其覆盖的薄栅氧化层217和多晶硅栅左右两侧的氮化硅侧墙216、219。 

所述N+埋层202，在所述P-衬底201上使用掩膜版在其右大半部分的表面区域中注入N型重掺杂离子形成，为给器件在半导体制造工艺中扩散预留适当的冗余量，以及保证器件在所述N+埋层202与所述高压P阱交界面处反向击穿，从而降低触发电压，本实例器件推荐所述N+埋层202的横向长度约为所述P-衬底横向长度的0.6-0.8倍。 

所述N型外延，在部分所述P-衬底201和所述N+埋层202的表面生长一厚度约为4～6μm的N型外延层。 

所述高压P阱204，在所述N型外延的中间部分区域大能量注入P型掺杂离子形成。所述高压P阱204把所述N型外延隔离分成所述左N型外延203和所述右N型外延205，所述高压P阱204底部区域的一半面积与所述N+埋层202相连，另一半面积与所述P-衬底层201相连，所述高压P阱204上设有第一N+有源注入区208。 

所述左N型外延203，在所述P-衬底201左上方，所述左N型外延203上从左到右依次设有所述第一场氧隔离区211和第一P+有源注入区207，所述第一P+有源注入区207和所述第一N+有源注入区208之间设有所述第二场氧隔离区212。 

所述右N型

外延205，在所述N+埋层202的右上方，考虑到半导体制造工艺扩散冗余量，同时为了降低触发电压，并保证器件工作时不漏电，所述右N型外延205的横向长度必须小于所述N+埋层202的横向长度，本发明实例推荐所述右N型外延205的横向长度等于所述N+埋层202横向长度的0.5-0.8倍。 

一沟道，形成于所述高压P阱204中的所述第一N+有源注入区208与所述右N型外延205之间，用作NLDMOS器件的导电沟道。 

所述漂移区206，在所述右N型外延205的部分区域中注入N型轻掺杂离子形成，所述漂移区206从左至右依次设有所述第三场氧隔离区213和第二N+有源注入区209。 

所述右N型外延205从左至右依次设有所述漂移区206、第二P+有源注入区210和所述第五场氧隔离区215，所述第二N+有源注入区209与所述第二P+有源注入区210之间设有所述第四场氧隔离区214。 

所述第一N+有源注入区208和所述第二N+有源注入区209之间从左到右分别设有所述的第一氮化硅侧墙216、薄栅氧化层217、多晶硅栅218和第二氮化硅侧墙219，所述多晶硅栅218通过所述薄栅氧化层217和部分场氧隔离区213和所述的高压P阱204、右N型外延205隔离，所述多晶硅栅覆盖了全部所述薄栅氧化层217和部分所述场氧隔离区213。 

所述第一P+有源注入区207亦用作器件的阴极接触区207，所述第一N+有源注入区208用作器件的源区208，所述第二N+有源注入区209用作器件的漏区209，所述第二P+有源注入区210用作器件的阳极接触区210。 

从所述阴极接触区207引出一金属1铝220，与器件的阴极接触区207相连接；从所述源区208引出一金属1铝221，与器件的所述源区208相连接；从所述多晶硅栅218引出一金属1铝222电极，做器件的栅极；从所述漏区209引出一金属1铝223，与器件的所述漏区209相连接；从所述阳极接触区210引出一金属1铝224，与器件的所述阳极接触区210相连接。 

所述的金属1铝220、221和222与一金属2铝225相连接，用作器件测试时的电学阴极，所述的金属1铝223、224与一金属2铝226相连接，用作器件测试时的电学阳极，如图2所示。 

本发明实例器件应用于高压正向ESD保护时，所述电学阳极接高电位，所述电学阴极接低电位。如图3所示，当没有ESD脉冲冲击时，发明实例器件处于关断状态；当电学阳极出现高电位的ESD脉冲时，所述N+埋层202与所述高压P阱204界面交接处的反向PN结在瞬间大ESD脉冲电压作用下被击穿，此时所述NLDMOS结构和所述正向SCR结构同时开启，形成两条ESD电流泄放路径，分别如图3和图4所示，可以泄放高压ESD脉冲电流，从而使被保护电路不会受到正向高压ESD脉冲的冲击，避免受到损坏。当发明实例器件应用于高压反向ESD保护时，即所述电学阴极出现高电位的ESD脉冲时，所述P-衬底上的左N型外延203与高压P阱204界面交接处形成的反向PN结被击穿，此时所述反向SCR结构开启，泄放反向ESD电流，电流路径如图5所示。图3～5中的电流路径可以说明该发明实例器件具有双向ESD保护功能。 

本发明实例器件结构还存在一个所述的N+埋层202、右N型外延203、漂移区206和漏区209的掺杂离子浓度逐步递增分布的版图层次设计，由此可以减小器件的触发电压和导通电阻，又能延长器件在ESD脉冲作用下发生击穿后的电流路径，提高维持电压。 

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。 

Claims (5)

1.一种双向三路径导通的高压ESD保护器件，其包括两条正向高压ESD电流泄放路径和一条反向高压ESD电流泄放路径，以降低触发电压和导通电阻，提高维持电压和二次击穿电流，其特征在于：包括P-衬底(201)，N+埋层(202)，左N型外延(203)、右N型外延(205)，高压P阱(204)，漂移区(206)、第一场氧隔离区(211)、第二场氧隔离区(212)、第三场氧隔离区(213)、第四场氧隔离区(214)、第五场氧隔离区(215)，一些主要的电学接触区域：源区(208)、漏区(209)、阴极接触区(207)、阳极接触区(210)、多晶硅栅(218)及多晶硅栅覆盖的薄栅氧化层(217)和多晶硅栅左侧的第一氮化硅侧墙(216)、多晶硅栅右侧的第二氮化硅侧墙(219)； 

所述N+埋层(202)在所述P-衬底(201)的表面部分区域中，在所述N+埋层(202)和部分所述P-衬底(201)的表面生长一层4～6μm厚的N型外延，所述高压P阱(204)形成于N型外延的中间部分区域，且所述高压P阱(204)把N型外延隔离分成所述左N型外延(203)和所述右N型外延(205)，所述高压P阱(204)底部区域的一半面积与所述N+埋层(202)相连，另一半面积与所述P-衬底(201)相连； 

所述左N型外延(203)上从左到右依次设有所述第一场氧隔离区(211)和所述阴极接触区(207)； 

所述高压P阱(204)上设有所述源区(208)，所述阴极接触区(207)和所述源区(208)之间设有所述第二场氧隔离区(212)； 

所述右N型外延(205)上从左至右依次设有所述漂移区(206)、所述阳极接触区(210)和所述第五场氧隔离区(215)； 

所述漂移区(206)从左至右依次设有所述第三场氧隔离区(213)和所述漏区(209)；所述漏区(209)和所述阳极接触区(210)之间设有所述第四场氧隔离区(214)； 

所述源区(208)和所述漏区(209)之间从左到右分别设有所述多晶硅栅左侧的第一氮化硅侧墙(216)、所述多晶硅栅覆盖的薄栅氧化层(217)、所述多晶硅栅(218)和所述多晶硅栅右侧的第二氮化硅侧墙(219)，所述多晶硅栅(218)通过所述多晶硅栅覆盖的薄栅氧化层(217)和部分所述第三场氧隔离区(213)与所述高压P阱(204)、所述右N型外延(205)隔离，所述多晶硅栅(218)覆盖了全部所述多晶硅栅覆盖的薄栅氧化层(217)和部分所述第三场氧隔离区(213)； 

所述阴极接触区(207)与所述源区(208)通过左侧金属相连接，用作器件测试的阴极接触区(207)，所述阳极接触区(210)与所述漏区(209)通过右侧金属相连接，用作器件测试的阳极接触区(210)； 

所述漏区(209)、所述漂移区(206)、所述右N型外延(205)、所述N+埋层(202)、所述高压P阱(204)、所述源区(208)、所述多晶硅栅覆盖的薄栅氧化层(217)和所述多晶硅栅(218)形成一NLDMOS结构； 

所述阳极接触区(210)、所述右N型外延(205)、所述N+埋层(202)、所述高压P阱(204)和所述源区(208)形成一正向SCR结构； 

所述阴极接触区(207)、所述左N型外延(203)、所述高压P阱(204)、所述右N型外延(205)、所述漂移区(206)和所述漏区(209)形成一反向SCR结构。 

2.如权利要求1所述的双向三路径导通的高压ESD保护器件，其特征在于：所述的NLDMOS和正向SCR结构，当ESD脉冲电压达到器件的触发电压时，所述的NLDMOS和正向SCR两结构同时开启，形成两条ESD电流泄放路径，以提高器件的二次击穿电流，且所述的NLDMOS与正向SCR结构是一种并联连接方式，以降低导通电阻。 

3.如权利要求1所述的双向三路径导通的高压ESD保护器件，其特征在于：通过重掺杂N型杂质离子形成的所述N+埋层(202)，其横向长度约为所述P-衬底(201)横向长度的0.6-0.8倍，这不仅可以降低器件在ESD脉冲作用下的触发电压，还给器件在半导体制造过程中的扩散预留适当的冗余量，保证器件正常工作。 

4.如权利要求1所述的双向三路径导通的高压ESD保护器件，其特征在于：所述正向SCR结构中的基区宽度由所述右N型外延(205)承担，其较长的基区宽度可提高器件维持电压。 

5.如权利要求1所述的双向三路径导通的高压ESD保护器件，其特征在于：所述正向SCR结构和所述反向SCR结构中的阳极接触区(210)和阴极接触区(207)，分别位于所述NLDMOS结构的两侧，拉长了ESD脉冲电压作用下触发导通后的电流路径，以提高器件的维持电压。 

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