KR101042521B1 - 커패시터리스 디램, 그 쓰기방법 및 읽기방법 - Google Patents
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Abstract
본 발명은 커패시터리스 디램에 관한 것이다. 보다 구체적으로, 기생 바이폴라 트랜지스터 성분을 갖는 커패시터리스 디램과 그 쓰기방법 및 읽기방법에 관한 것이다.
본 발명에 따른 커패시터리스 디램은 기판상에 형성된 홀 장벽층, 홀 장벽층상에 형성된 부유 바디셀, 홀 장벽층상에 형성되되 부유 바디셀 양측에 각각 형성된 소오스 및 드레인, 부유 바디셀상에 형성된 게이트 절연층, 게이트 절연층상에 형성된 게이트를 포함하며, 소오스 및 드레인은 부유 바디셀보다 큰 에너지 밴드갭을 갖는 물질로 형성된 것을 특징으로 한다.
본 발명에 따르면, 커패시터리스 디램에 있어서 기존보다 낮은 드레인 전압에서도 기생 바이폴라 트랜지스터의 항복 효과를 이용하여 안정적인 쓰기 동작과 읽기 동작이 가능하며, 동시에 큰 센싱 마진을 얻을 수 있는 효과가 있다.
커패시터리스 디램(capacitor-less DRAM), 기생 바이폴라 트랜지스터, 애벌런치 항복(avalanche breakdown), 에너지 밴드갭
Description
본 발명은 커패시터리스 디램에 관한 것이다. 보다 구체적으로, 기생 바이폴라 트랜지스터 성분을 갖는 커패시터리스 디램과 그 쓰기방법 및 읽기방법에 관한 것이다.
기존의 휘발성 메모리 소자인 디램의 경우 단위 셀(unit cell)이 단일 트랜지스터와 단일 커패시터(capacitor)로 이루어져 있어, 그 구성이 비교적 간단하며, 고속으로 동작하기 때문에 시스템 메모리 장치로서 많이 사용되고 있다. 그러나 고집적화를 위한 소자 크기의 축소 시에는 단위 셀의 전체 면적에 대한 커패시터 면적의 축소가 어렵다는 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에 커패시터리스 디램에 대한 연구가 보고 되고 있다.
커패시터리스 디램에는 각 메모리 셀의 쓰기 동작을 위해 여러 가지의 동작 원리가 이용되고 있다. 이러한 동작 원리로는 충돌 이온화 효과(impact ionization effect), 게이트 누설전류 효과(gate induced drain leakage current) 및 기생 바이폴라 트랜지스터의 애벌런치 항복(avalanche breakdown) 효과를 이용한 방법이 있다.
이러한 세 가지의 방법들은 모두 커패시터리스 디램의 부유 바디셀에 홀을 축적시키기 위한 방법이다. 이와 같은 방법들을 통하여 커패시터리스 디램의 부유 바디셀에 홀이 축적되고 읽기 동작을 수행할 경우, 채널의 전위를 감지하고, 그 전위의 변화로 인한 드레인 전류의 변화의 차이를 읽어냄으로써 셀의 상태 '1' 또는 '0'을 구분하게 된다.
홀의 축적은 중성 영역(neutral region)에 존재하는 부분 공핍형 절연층 매몰 실리콘 기판(partially depleted silicon on insulator, PD SOI)에서 가능하다. 또한, 백 게이트 전압(back gate, 음의 전압)을 이용하는 완전 공핍형 절연층 매몰 실리콘 기판(fully depleted silicon on insulator, FD SOI)에서도 혹의 축적이 가능하다. FD SOI 기판을 사용한 커패시터리스 디램의 경우, 그 셀의 면적이 PD SOI 기판보다 훨씬 작고, 단채널 효과(short-channel effect)에 있어서 보다 우수한 효과를 나타내기 때문에 차세대 커패시터리스 디램의 단일 소자로써 유망하게 보고되고 있다. 또한, SOI 기판이 아닌 벌크 기판(bulk substrate)에 게르마늄(Ge) 또는 높은 도우즈(dose)의 N형 불순물(impurity)을 이온주입(implantation)하는 등의 방법을 이용하여도 커패시터리스 디램의 동작이 구현 가능하다.
상술한 커패시터리스 디램의 쓰기 방법을 이용하여 부유 바디셀에 홀을 축적할 경우, 축적된 홀에 의한 전류 변화를 읽어내기 위해 채널을 통해 흐르는 드레인 전류 또는 기생 바이폴라 트랜지스터 전류를 이용한다. 이러한 과정을 '읽기 과정'이라 한다. 그러나 축적된 홀은 부유 바디셀 내에 무한히 긴 시간 동안 저장되어 있는 것이 아니라, 시간이 지남에 따라 여러 가지 메커니즘으로 인해 상실될 수 있다. 이러한 홀의 상실 시간을 리텐션 타임(retention time)이라고도 한다. 디램의 리프레쉬(reflesh)의 주기는 리텐션 타임에 따라 결정되게 되므로 리텐션 타임은 디램에 있어 중요한 파라미터로 취급된다.
커패시터리스 디램에 있어 가장 이상적인 읽기 과정은 부유 바디셀에 홀이 축적되어 있는 경우, 읽기 동작 과정에서 홀의 축적 여부를 따른 데이터 상태를 읽음과 동시에 홀을 생성하는 것이다. 또한, 홀이 축적되어 있지 않은 경우, 읽기 동작 과정에서 홀이 생성되지 않는 것이 가장 이상적인 읽기 방법일 것이다. 이러한 읽기 방식은 기생 바이폴라 트랜지스터의 전류를 이용함으로써 가능하다. 기생 바이폴라 트랜지스터의 전류를 이용한 읽기 방식과 더불어 기생 바이폴라 트랜지스터의 항복효과를 이용한 쓰기 방식을 조합하여 현재 커패시터리스 디램이 상용화 단계에 까지 이른 상태이다.
그러나 기생 바이폴라 트랜지스터의 항복 효과를 이용하여 커패시터리스 디램을 동작 시킬 경우, 드레인 전극에 과도하게 높은 전압을 필요로 하게 된다. 이는 디램 동작에 있어 큰 전력 소모를 유발하게 됨을 의미한다. 따라서 낮은 동작 전압에서도 센싱 마진을 보다 증가시킬 수 있는 커패시터리스 디램의 구현과 제작이 필요한 실정이다.
이러한 문제점을 해결하기 위해 본 발명의 목적은, 낮은 드레인 전압에서도 기생 바이폴라 트랜지스터의 항복 효과를 이용하여 안정적인 쓰기 동작과 읽기 동작이 가능하며, 동시에 큰 센싱 마진을 얻을 수 있는 커패시터리스 디램을 제공하는 것이다.
또한, 본 발명의 커패시터리스 디램을 이용한 쓰기 동작과 읽기 동작 방법을 제공하는 것이다.
본 발명에 따른 커패시터리스 디램은, 기판상에 형성된 홀 장벽층, 홀 장벽층상에 형성된 부유 바디셀, 홀 장벽층상에 형성되되 부유 바디셀 양측에 각각 형성된 소오스 및 드레인, 부유 바디셀상에 형성된 게이트 절연층, 게이트 절연층상에 형성된 게이트를 포함하며, 소오스 및 드레인은 부유 바디셀보다 큰 에너지 밴드갭을 갖는 물질로 형성된 것을 특징으로 한다.
홀 장벽층은 부유 바디셀과 밸런스 밴드 에너지 차를 갖는 물질로 형성된 것이 바람직하다.
홀 장벽층은 기판 내부에 게르마늄 또는 N형 불순물이 이온 주입되어 형성된 것이 바람직하다.
홀 장벽층은 기판 내부에 산소 이온을 주입하여 형성된 매몰 산화층인 것이 바람직하다.
홀 장벽층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, 및 실리콘 게르마늄 중 적어도 하나를 포함하여 형성된 것이 바람직하다.
부유 바디셀은 실리콘을 포함하여 형성되고,
소오스 및 드레인은 실리콘 카바이드, 갈륨 나이트라이드, 인듐 나이트라이드, 및 징크 설파이드 중 하나를 포함하여 형성된 것이 바람직하다.
부유 바디셀은 게르마늄 및 실리콘 게르마늄 중 하나를 포함하여 형성되고,
소오스 및 드레인은 실리콘, 실리콘 카바이드, 갈륨 나이트라이드, 인듐 나이트라이드, 및 징크 설파이드 중 하나를 포함하여 형성된 것이 바람직하다.
부유 바디셀은 평면형 구조, 수직한 핀 구조 또는 나노와이어 형태로 형성된 것이 바람직하다.
본 발명에 따른 커패시터리스 디램의 쓰기방법은, (a) 기생 npn 바이폴라 트랜지스터의 동작을 온 시키기 위해 부유 바디셀과 드레인 사이에 역방향 전압을 인가하여 부유 바디셀에 홀을 1차 생성하는 단계, (b) 1차 생성된 홀에 의해 발생하는 애벌런치 항복 효과를 이용하여 부유 바디셀에 홀을 2차 생성하는 단계를 포함한다.
(a) 단계는,
소오스에는 접지전압을 인가하고 드레인에 양의 전압을 인가하고 게이트에 음의 전압을 인가하여 부유 바디셀과 드레인 사이에 역방향 전압이 인가되도록 하는 것이 바람직하다.
본 발명에 따른 커패시터리스 디램의 읽기방법은, 부유 바디셀과 드레인 사이의 역방향 전압을 인가하여 드레인 전류의 흐름 유무를 판별하는 단계를 포함하 며, 드레인을 통해 전류가 흐를 경우, 기생 npn 바이폴라 트랜지스터의 동작이 온 되어 부유 바디셀에 홀을 생성하는 것을 특징으로 한다.
전류 흐름 유무를 판별하는 단계에서는,
소오스에는 접지전압을 인가하고, 드레인에 양의 전압을 인가하고, 게이트에 음의 전압을 인가하여 부유 바디셀과 드레인 사이에 역방향 전압이 인가되도록 하되,
부유 바디셀과 드레인 사이의 역방향 전압이, 쓰기 동작을 위해 인가되는 부유 바디셀과 드레인 사이의 역방향 전압보다 작게 인가되도록 하는 것이 바람직하다.
본 발명에 따르면, 커패시터리스 디램 동작에 있어서 기존 보다 낮은 드레인 전압에서도 기생 바이폴라 트랜지스터의 항복 효과를 이용하여 안정적인 쓰기 동작과 읽기 동작이 가능하며, 동시에 큰 센싱 마진을 얻을 수 있는 효과가 있다.
이하에는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 커패시터리스 디램에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 커패시터리스 디램(100)의 구성을 나타낸 단면도이다.
도1을 참조하면, 본 발명의 실시예에 따른 디램(100)은, 기판(101)상에 형성된 홀 장벽층(102), 홀 장벽층(102)상에 형성된 부유 바디셀(103), 홀 장벽층(102) 상에 형성되되, 부유 바디셀(103) 양측에 각각 형성된 소오스와 드레인(104a, 104b), 부유 바디셀(103)상에 형성된 게이트 절연층(102), 게이트 절연층(105)상에 형성된 게이트(106)를 포함한다.
부유 바디셀(103)은 기판(101)상에 홀을 축적하기 위한 공간으로서 그 두께가 게이트(106)에 의한 최대 공핍층(depletion width)보다 두껍게 형성된 부분 공핍형 절연층 매몰 실리콘(partially depleted silicon on insulator, PD SOI) 기판 또는 최대 공핍층보다 얇게 형성된 완전 공핍형 절연층 매몰 실리콘(fully depleted silicon on insulator, FD SOI) 기판에 의해 형성된 것일 수 있다.
부유 바디셀(103)은 실리콘(silicon), 실리콘 게르마늄(silicon germanium), 인장 실리콘(strained silicon), 인장 실리콘 게르마늄(strained silicon germanium) 및 실리콘 카본 화합물(silicon carbon) 중 적어도 하나 이상을 포함하여 형성된 것일 수 있다.
부유 바디셀(103)은 평면형 구조(planar structure)로 형성된 것일 수 있으며, 단채널 효과를 억제하기에 적합한 수직한 핀(fin) 구조 또는 나노 와이어(nanowire) 형태로 형성된 것일 수 있다.
홀 장벽층(102)은 기판(101) 내부에 형성되어 부유 바디셀(103)에 축적된 홀이 축출되는 것을 방지하기 위한 층으로서, 밸런스 에너지가 부유 바디셀(103)의 밸런스 에너지와 차이가 나는 물질로 형성된 것이 바람직하다. 따라서, 홀 장벽층(102)은 상술한 PD SOI 기판에 의해 형성된 것에 한정되지 않고, 게르마늄 또는 높은 도우즈의 N형 불순물을 벌크 기판에 이온 주입하여 형성된 것일 수 있다. 또 한, 매몰 n형 우물(buried-well)을 형성하여 부유 바디셀(103)이 형성됨으로써 제작된 것일 수도 있다. 또한, 기판(101) 내부에 산소 이온을 주입하여 형성된 매몰 산화층일 수도 있다. 또한, 홀 장벽층(102)은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄, 및 실리콘 카본 화합물 중 적어도 하나를 포함하여 형성된 것일 수 있으며, 밸런스 에너지가 부유 바디셀(103)의 밸런스 에너지와 차이가 나는 물질이면 모두 가능하다.
게이트(106)는 폴리 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 금속 또는 전도성(conductance) 물질로 형성된 것일 수 있다.
소오스 및 드레인(104a, 104b)은 부유 바디셀(103)보다 더 큰 에너지 밴드갭을 갖는 물질로 형성된 것이 바람직하다. 이와 같은 특징은 본 발명의 실시예에 따른 커패시터리스 디램의 쓰기 및 읽기 동작 시 이용하는 기생 바이폴라 트랜지스터의 항복 효과를 저전압에서 사용 가능하도록 하기 위해서이며, 이러한 특징에 대해서는 후술하도록 한다.
일반적으로 커패시터리스 디램에서 사용하는 트랜지스터 즉, MOSFET에는 기생적으로 바이폴라 트랜지스터의 성분을 지니고 있다. 따라서 본 발명의 실시예에서는 커패시터리스 디램의 동작 원리를 바이폴라 트랜지스터에 적용하여 설명할 것이다. 이러한 경우 디램의 소오스(104a), 부유 바디셀(103) 및 드레인(104b)은 각각, 바이폴라 트랜지스터의 에미터(104a), 베이스(103) 및 컬렉터(104b)에 해당된다.
도 2는 본 발명의 실시예에 따른 커패시터리스 디램의 쓰기 동작 원리를 설 명하기 위한 도 1의 A-A'방향에서 에너지 밴드 다이어그램을 나타낸 도면이다.
도 2에 도시된 첫 번째 에너지 밴드 다이어그램(301)은 기존의 npn 바이폴라 트랜지스터의 에미터(104a), 베이스(103) 및 컬렉터(104b)를 동일한 물질로 구성했을 때 나타나는 에너지 밴드를 도시한 것이다. 다음, 두 번째 에너지 밴드 다이어그램(300)은 본 발명에 따른 npn 바이폴라 트랜지스터의 에미터(104a) 및 컬렉터(104b)가 베이스(103)보다 큰 에너지 밴드갭을 갖는 물질로 형성한 경우의 에너지 밴드를 도시한 것이다. 디램의 각 전극의 노드를 통해 흐르는 전류는 에미터 전류(Ie), 베이스 전류(Ib), 컬렉터 전류(Ic)로 구성된다. 각각의 전류 성분은 다음과 같이 수식으로 나타낼 수 있다.
수학식 1을 이용하여 본 발명에 따른 기생 바이폴라 트랜지스터의 항복 효과를 이용한 디램의 쓰기 동작 원리를 간략하게 설명하면 다음과 같다.
먼저, 디램의 기생 바이폴라 트랜지스터 성분을 활성화시키기 위하여 베이스(103)에 적은 양의 홀이 주입된다. 홀을 주입하기 위한 방법으로서 베이스(103)와 컬렉터(104b) 사이에 역전압을 인가하는 방법이 있다. 이러한 방법을 통해 베이스(103)에 주입된 홀은 기생 바이폴라 트랜지스터에서 베이스 전류(Ib)로 나타나게 된다. 베이스 전류(Ib)의 생성으로 인해 디램의 기생 바이폴라 트랜지스터 성분이 활성화 되고, 에미터(104a)와 베이스(103) 사이에 순방향 전압이 인가되게 된다. 이에 따라 에미터(104a)에서 베이스(103)로 전자가 주입되기 시작하며, 주입된 전자는 컬렉터(104b)로 흘러 들어가게 된다. 컬렉터(104b)로 흘러 들어가는 전류 성분들은 컬렉터(104b)에 인가된 큰 전압으로 인해 베이스(103)와 컬렉터(104b)의 공핍층에서 애벌런치 항복 효과가 일어나게 된다. 그 결과, 많은 양의 홀이 베이스(103)에 생성되어 축적된다. 이때, 애벌런치 항복이 발생될 조건을 수식으로 나타내면 다음과 같다.
여기서, β는 트랜지스터의 이득(β)을 의미하며, 베이스 전류(Ib) 대 컬렉터 전류(Ic)의 비로 나타낼 수 있다. 또한, M은 컬렉터(104b) 전압에 비례하여 증가하는 요소로 생각할 수 있다. 따라서 트랜지스터의 이득(β)을 증가시키게 되면, 증가된 이득(β) 값으로 인해 M값을 낮출 수 있게 된다. 즉, 트랜지스터의 이득(β)을 증가시키게 되면, 낮은 컬렉터(104b) 전압에서도 기생 바이폴라 트랜지스터의 애벌런치 항복 효과를 이용하여 동작할 수 있음을 알 수 있다. 따라서, 애벌런치 항복 효과가 일어날 때의 조건에서 트랜지스터의 이득(β)이 크면 클수록 (M-1) 값을 감소시킬 수 있으며, 낮은 컬렉터(104b) 전압에서도 애벌런치 항복 효과가 나타날 수 있게 된다.
따라서 트랜지스터의 이득(β)을 증가시키기 위해서는 에미터(104a) 및 컬렉 터(104b)가 베이스(103)보다 큰 에너지 밴드갭을 갖는 물질로 형성된 것이 바람직하다. 디램의 경우에는 소오스(104)와 드레인(104b)이 부유 바디셀(103)보다 더 큰 에너지 밴드갭을 갖도록 형성됨을 의미한다.
이와 같이, 에미터(104a)와 컬렉터(104b)의 에너지 밴드갭이 베이스(103)의 에너지 밴드갭보다 클 경우, 기생 바이폴라 트랜지스터의 이득(β)이 증가하는 이유에 대하여 하기의 수식을 통해 설명한다.
여기서, In은 에미터(104a)에서 주입되는 전자전류, Ir은 베이스(103)에서 재결합되는 전류, Ip는 베이스(103)에서 에미터(104a)로 주입되는 홀 전류, Is는 공핍층(202)에서 재결합되는 전류를 나타낸다. 또한, Ne는 에미터(104a)의 도핑 농도, Pb는 베이스(103)의 도핑농도, υnb는 베이스(103) 영역에서의 전자 이동 속도, υpe는 에미터(104a)에서의 홀의 이동 속도를 나타낸다. 또한, Vp는 P형 불순물로 도핑된 부분 즉, 에미터(104a)와 컬렉터(104b)의 전압을 나타내고, Vn은 N형 불순물로 도핑된 부분 즉, 베이스(103)의 전압을 나타낸다. △Eg는 에너지 밴드갭 간의 차이를 나타낸다. 즉, △Eg는 에미터(104a) 및 컬렉터(104b)의 에너지 밴드갭과 베이스(103)의 에너지 밴드갭의 차이를 나타낸다.
수학식 3의 βMAX의 식을 통해 기생 바이폴라 트랜지스터의 이득(β)은 에너지 밴드갭 간의 차이(△Eg)에 비례함을 확인 할 수 있다. 따라서, 에너지 밴드갭 간의 차이(△Eg)를 증가시키게 되면, 기생 바이폴라 트랜지스터의 이득(β)이 증가하게 되고, 바이폴라 트랜지스터의 이득(β) 증가로 인해 컬렉터 즉 드레인(104b) 전압을 감소시킬 수 있게 된다. 따라서, 증가된 기생 바이폴라 트랜지스터의 이득(β)으로 인해 커패시터리스 디램의 쓰기 동작 시 드레인(104b) 전극에 인가되는 전압을 보다 감소시킬 수 있게 되며, 이에 따라 커패시터리스 디램이 저전압에서 동작되도록 할 수 있다.
따라서 커패시터리스 디램이 저전압에서 동작하기 위해서는 상술한 바와 같이 소오스(104a)와 드레인(104b)이 부유 바디셀(103)보다 큰 에너지 밴드갭을 갖는 물질로 형성된 것이 바람직하다.
예를 들어, 부유 바디셀(103)이 실리콘을 포함하여 형성된 것일 경우, 소오스(104a)와 드레인(104b)은 실리콘 카바이드, 갈륨 나이트라이드, 인듐 나이트라이드, 징크 설파이드 중 하나의 물질을 포함하여 형성하는 것이 바람직하다. 여기서, 부유 바디셀(103)이 실리콘으로 구성되며, 소오스(104a)와 드레인(104b)이 실리콘 카바이드로구성될 경우, 상기 진술한 효과 이외에도 부유 바디셀(103)에 스트레스(stress)를 가하는 효과를 얻게 되어 드레인 전류가 증가하게 된다. 따라서, 증가된 드레인 전류로 인해 더욱 낮은 전압에서도 바이폴라 트랜지스터의 동작이 가능하다.
또한, 부유 바디셀(103)이 게르마늄 또는 실리콘 게르마늄을 포함하여 형성된 것일 경우, 소오스(104a)와 드레인(104b)은 실리콘, 실리콘 카바이드, 갈륨 나이트라이드, 인듐 나이트라이드, 징크 설파이드 중 하나의 물질을 포함하여 형성하는 것이 바람직하다. 여기서, 부유 바디셀(103)이 게르마늄 또는 실리콘 게르마늄으로 구성될 경우, 전자의 이동도(mobility)가 증가하게 된다. 따라서, 증가된 전자의 이동도로 인해 드레인 전류가 증가하게 되어 더욱 낮은 전압에서도 바이폴라 트랜지스터의 동작이 가능하다.
이는, 이해를 돕기 위한 소오스(104a)와 드레인(104b)과 부유 바디셀(103)의 구성물질에 대한 예시일 뿐, 이에 한정되는 것이 아니라 소오스(104a)와 드레인(104b)을 구성하는 물질이 부유 바디셀(103)을 구성하는 물질보다 에너지 밴드갭이 큰 물질이면 가능하며, 에너지 밴드갭 간의 차이가 클수록 좋다.
이하에는, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 커패시터리스 디램의 동작 방법에 대하여 상세히 설명한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 기생 바이폴라 트랜지스터의 항복 효과를 이용한 커패시터리스 디램의 쓰기 동작을 설명하기 위해 나타낸 도면이다.
도 3a에 도시된 바와 같이 커패시터리스 디램에서 사용되는 트랜지스터는 기생적으로 바이폴라 트랜지스터(200) 성분을 지니고 있다. 이 때문에, 기생 바이폴라 트랜지스터(200)의 항복 효과를 이용하여 부유 바디셀(103)에 홀을 충전시킴으로써 커패시터리스 디램의 쓰기 동작을 수행할 수 있다.
본 발명의 실시예에 따른 디램이 쓰기 동작을 수행하기 위해서는, 우선, 도 3a에 도시된 바와 같이 기생 바이폴라 트랜지스터(200)를 활성화 시켜야 한다. 기생 바이폴라 트랜지스터(200)를 활성화시키기 위해서는 부유 바디셀(103)과 드레인(104b) 사이에 역방향 전압이 인가되도록 하여 부유 바디셀(103)에 적은 양의 홀(203a)을 주입 시킨다. 즉, 드레인(104b)에 큰 양의 전압을 인가하게 되면, 부유 바디셀(103)과 드레인(104b) 사이에 역방향 전압이 인가되어 그 결과 부유 바디셀(103)과 드레인(104b)의 공핍층(202)에서 홀(203a)이 1차적으로 생성된다. 이때 1차 생성된 홀(203a)은 기생 바이폴라 트랜지스터(200)의 동작을 온 시키는 역할을 한다. 한편, 기생 바이폴라 트랜지스터(200)의 동작을 온 시키기 위한 홀(203a)의 1차 생성 방법으로는 채널에 흐르는 누설 전류를 이용하는 방법이 있다. 이는 게이트(106)가 오프 상태에 있을 때 채널에 흐르는 누설 전류가 드레인(104b)에 인가된 큰 역방향 바이어스로 인한 애벌런치 항복 효과를 이용하여 홀을 생성하는 방법이다.
이와 같은 방법들을 통해 적은 양의 홀(203a)이 부유 바디셀(103)에 1차적으로 생성되면, 기생 바이폴라 트랜지스터(200)가 활성화 된다. 기생 바이폴라 트랜지스터(200)가 활성화 되면, 소오스(104a)와 부유 바디셀(103) 사이에 순방향 전압 이 인가되게 되며, 이에 따라 소오스(104a)에서 부유 바디셀(103)로 전자(201a)가 주입되기 시작한다. 이때 주입된 전자(201a)는 도 3b에 도시된 바와 같이 드레인(104b)으로 흘러 들어가게 된다. 드레인(104b)으로 흘러 들어간 전류 성분은 드레인(104b)에 인가되어 있는 큰 양의 전압(Vds>>0V)에 의해 드레인(104b) 부근에서 애벌런치 항복 효과가 나타나게 된다. 애벌런치 항복 효과에 의해 부유 바디셀(103)에는 1차 생성된 홀(203a)보다 많은 양의 홀(203b)이2차 생성된다. 1차 홀(203a) 생성 단계에서 소오스(104a)에 접지전압(0V)을, 드레인(104b)에 양의 전압(Vds>>0V)을, 게이트(106)에 음의 전압을 인가할 수 있다. 여기서, 게이트(106)에 인가되는 전압 조건은 유동적일 수 있으며, 부유 바디셀(103)과 드레인(104b) 사이에 보다 큰 역방향 전압이 인가되도록 하기 위해서는 음의 전압이 인가되는 것이 바람직하다.
또한, 2차 생성된 홀(203b)에 의해 소오스(104a)와 부유 바디셀(103)에 다시 순방향 바이어스가 가해지게 되고, 이러한 과정이 되풀이 되어 양궤환(positive feedback)을 형성하게 된다. 이는 애벌런치 항복 효과가 반복하여 발생됨을 의미한다. 애벌런치 항복 효과에 의해 생성된 홀(203b)은 부유 바디셀(103)의 저 준위 영역에서 축적되며, 축적된 홀(203b)은 기존의 커패시터리스 디램의 경우보다 많은 양의 홀(203b)을 축적할 수 있게 된다.
따라서 적은 양의 홀(203a)을 부유 바디셀(103)에 주입함으로써, 기생 바이폴라 트랜지스터(200)를 활성화 시키고, 기생 바이폴라 트랜지스터(200)의 활성화에 따라 많은 양의 홀(203b)을 생성하여 축적할 수 있게 된다. 또한, 소오스(104a) 와 드레인(104b)은 부유 바디셀(103)보다 에너지 밴드갭이 큰 물질로 형성되어 있으므로, 상술한 양궤환 과정이 매우 낮은 드레인(104b)에서도 가능하게 됨으로써 커패시터리스 디램의 동작 전압을 크게 낮출 수 있게 된다.
이상에는 애벌런치 항복 효과를 이용하는 방법에 대한 커패시터리스 디램의 쓰기 동작에 관하여 설명을 하였으나, 이 밖에 충돌 이온화 효과 또는 게이트 누설 전류 효과를 이용한 쓰기 동작도 가능하다.
도 4는 본 발명의 실시예에 따른 충돌 이온화 효과를 이용한 커패시터리스 디램의 쓰기 동작을 설명하기 위해 나타낸 도면이다.
충돌 이온화 효과를 이용한 커패시터리스 디램의 쓰기 방법은, 먼저 드레인(104b)에 양의 전압(Vds>0V)을 인가하고, 게이트(106)에도 양의 전압(Vgs>0V)을 인가한다. 이에 따라 소오스(104a)를 통해 전자(201)가 주입되고, 주입된 전자(201)가 드레인(104b) 부근의 강한 전계에 의해 충돌 이온화 효과를 일으키게 된다. 충돌 이온화 효과에 의해 홀(203)이 생성되며, 이렇게 생성된 홀(203)은 부유 바디셀(103)에서 전위가 가장 낮은 영역에 축적된다. 또한, 축적된 홀(203)의 유무에 따라 커패시터리스 디램의 상태를 구분 할 수 있게 된다.
도 5는 본 발명의 실시예에 따른 게이트 누설 전류 효과를 이용한 커패시터리스 디램의 쓰기 동작을 설명하기 위해 나타낸 도면이다.
게이트 누설 전류 효과를 이용한 커패시터리스 디램의 쓰기 방법은, 먼저 게이트(106)에 음의 전압(Vgs<0V)을 인가하고, 드레인(104b)에 양의 전압(Vds>0V)을 인가한다. 이에 따라 전자의 밴드간 터널링 현상이 일어나게 되고, 그 결과 홀(203)이 생성된다. 이렇게 생성된 홀(203)은 부유 바디셀(103)에서 전위가 가장 낮은 영역에 축적 된다. 또한, 축적된 홀(203)의 유무에 따라 커패시터리스 디램의 상태를 구분 할 수 있게 된다.
이하에는 본 발명의 실시예에 따른 커패시터리스 디램의 읽기 방법에 대하여 상세히 설명한다.
본 발명에 따른 커패시터리스 디램의 읽기방법은 쓰기방법과 유사하다. 먼저, 상술한 디램의 쓰기 동작에 의한 홀 축적 여부를 판별하기 위해, 부유 바디셀(103)과 드레인(104b) 사이에 역방향 전압이 인가되도록 한다. 이때, 소오스(104a)에 접지전압(0V)을 인가하고, 드레인(104b)에 양의 전압을 인가하고, 게이트(106)에 음의 전압을 인가하여 부유 바디셀(103)과 드레인(104b) 사이에 역방향 전압이 인가되도록 한다. 부유 바디셀(103)과 드레인(104b) 사이에 인가되는 역방향 전압은 디램 소자의 쓰기 동작 시 인가되는 부유 바디셀(103)과 드레인(104b) 사이의 역방향 전압보다 작은 전압이 인가되도록 하는 것이 바람직하다. 이를 하기의 수식을 통해 나타내면 다음과 같다.
여기서 부유 바디셀(103)에 인가되는 전압은 게이트(106)로 인가되는 전압으로 조절이 가능하다.
부유 바디셀(103)에 홀이 축적되어 있지 않을 경우, 쓰기 동작에서와 같이 게이트(106)에 큰 음의 전압을 인가하게 되면, 드레인(104b)에 큰 역방향 바이어스가 인가되어 읽기 동작 자체만으로 부유 바디셀(103)에 홀을 생성시킬 수 있다. 즉, 홀이 생성될 정도로 부유 바디셀(103)과 드레인(104b) 사이에 큰 역방향 바이어스가 인가되면, 홀 축적 유무를 정확히 판단할 수 없으므로 부유 바디셀(103)과 드레인(104b) 사이의 역방향 전압이 쓰기 동작 시 인가되는 역방향 전압보다 작게 인가되도록 하는 것이 바람직하다. 따라서 부유 바디셀(103)과 드레인(104b) 사이에 역방향 전압이 인가되도록 하되, 쓰기 동작에서의 역방향 전압보다 작게 인가되도록 하여 읽기 동작 과정에서 원치 않은 홀의 생성을 방지한다.
한편, 쓰기 동작을 통해 부유 바디셀(103)에 홀(203)이 축적되어 있는 경우, 부유 바디셀(103)과 드레인(104b) 사이에 인가된 역방향 바이어스에 의해 기생 바이폴라 트랜지스터가 활성화되며, 소오스(104a)에서 부유 바디셀(103)로 전자가 주입되며, 주입된 전자는 다시 애벌런치 항복 효과를 일으키게 됨으로써 부유 바디셀(103)에 홀이 생성된다. 따라서, 읽기 과정을 통해 드레인(104b)에 전류 흐름 유무를 판단함으로써 디램의 상태를 확인할 수 있으며, 이와 동시에 애벌런치 항복 효과에 의한 홀이 생성됨에 따라 디램은 자동적으로 리플레쉬 될 수 있게 된다.
도 6은 본 발명의 실시예에 따른 커패시터리스 디램의 쓰기, 읽기, 지우기 및 홀드 동작을 위한 전압 파형을 나타낸 도면이다.
커패시터리스 디램의 동작을 위한 전압 파형은 도 6에 도시된 바와 같이 절대적으로 정해진 것이 아니며, 유사하거나 상이할 수도 있다.
도 6에 도시된 쓰기 동작(400)에서는, 상술한 바와 같이 기생 바이폴라 트랜지스터의 항복 효과를 이용하여 부유 바디셀에 홀을 축적한다.
또한, 쓰기 동작(400)에 의해 축적된 홀을 지우기 위한 지우기 동작(401)에서는 드레인 전극에 순방향 전압을 인가해 줌으로써 부유 바디셀에 축적되어 있는 홀이 축출될 수 있다.
한편, PD SOI 기판뿐만 아니라 FD SOI 기판에서도 홀을 축적할 수 있으며, 홀드 동작(402)에서는 홀을 축적할 수 있는 영역을 확보하고자 게이트에 음의 전압(Vgs)을 인가한다.
읽기 동작(403)에서는 쓰기 동작(400) 또는 지우기 동작(401)의 결과로 인해 부유 바디셀에 홀이 축적되어 있는지를 판단하기 위한 동작으로서, 축적된 홀이 부유 바디셀에 존재 할 경우 소오스와 부유 바디셀간에 순방향 바이어스가 인가된 것과 같은 상태가 되므로, 기생 바이폴라 트랜지스터의 전류가 흐르게 된다. 그 결과 부유 바디셀에 홀이 또 다시 생성되고, 이러한 과정이 반복된 양궤환 효과가 일어나게 되어 읽기 동작 시 디램의 상태 파악을 위해 흐르는 전류의 값은 감소되지 않고, 긴 시간 유지될 수 있게 된다. 또한, 부유 바디셀에 홀이 존재하지 않을 경우, 소오스과 부유 바디셀간에 순방향 전압이 인가되지 않게 되어 기생 바이폴라 트랜지스터의 전류가 흐르지 않게 된다.
본 발명에 따르면, 소오스와 드레인이 부유 바디셀보다 에너지 밴드갭이 큰 물질로 형성됨으로써, 이러한 경우, 상술한 바와 같이 기생 바이폴라 트랜지스터의 이득(β)이 증가하게 된다. 이에 따라, 커패시터리스 디램은 매우 낮은 드레인 전압에서도 동작 가능하게 된다. 또한, 이와 같은 원리를 이용하여 부유 바디셀의 홀 축적 유무를 판단하기 때문에 낮은 드레인 전압으로 쓰기 동작과 읽기 동작을 수행할 수 있게 된다.
이상, 본 발명의 실시예에서는 p형 기판으로 형성된 부유 바디셀을 기준으로 구현된 디램에 대하여 상세히 설명하였다. 그러나 p형의 부유 바디셀을 갖는 디램에 한정하는 것이 아니라, n형 기판으로 구현하여도 커패시터 디램으로서의 동작이 가능하다는 것은 본 발명의 기술분야의 당업자라면 이해할 수 있을 것이다.
또한, 이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 커패시터리스 디램의 구성을 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 커패시터리스 디램의 동작 원리를 설명하기 위한 도 1의 A-A'방향에서의 에너지 밴드 다이어그램을 나타낸 도면.
도 3a 및 도 3b는 본 발명의 실시예에 따른 기생 바이폴라 트랜지스터의 애벌런치 항복 효과를 이용한 커패시터리스 디램의 쓰기 동작을 설명하기 위해 나타낸 도면.
도 4는 본 발명의 실시예에 따른 충돌 이온화 효과를 이용한 커패시터리스 디램의 쓰기 동작을 설명하기 위해 나타낸 도면.
도 5는 본 발명의 실시예에 따른 게이트 누설 전류 효과를 이용한 커패시터리스 디램의 쓰기 동작을 설명하기 위해 나타낸 도면.
도 6은 본 발명의 실시예에 따른 커패시터리스 디램의 쓰기, 읽기, 지우기 및 홀드 동작을 위한 전압 파형을 나타낸 도면.
********** 도면의 주요부분에 대한 부호의 설명 **********
100: 커패시터리스 디램
101: 기판
102: 홀 장벽층
103: 부유 바디셀
104a/104b: 소오스/드레인
105: 게이트 절연층
106: 게이트
Claims (12)
- 기생 바이폴라 트랜지스터의 애벌런치 항복(avalanche breakdown) 효과를 이용하여 구동하는 커패시터리스 디램으로서,기판상에 형성된 홀 장벽층;상기 홀 장벽층상에 형성된 부유 바디셀;상기 홀 장벽층상에 형성되되, 상기 부유 바디셀 양측에 각각 형성된 소오스 및 드레인;상기 부유 바디셀상에 형성된 게이트 절연층; 및상기 게이트 절연층상에 형성된 게이트를 포함하며,상기 소오스 및 상기 드레인은 상기 부유 바디셀보다 큰 에너지 밴드갭을 갖는 물질로 형성된 것을 특징으로 하는 커패시터리스 디램.
- 제1항에 있어서,상기 홀 장벽층은,상기 부유 바디셀과 밸런스 밴드 에너지 차를 갖는 물질로 형성된, 커패시터리스 디램.
- 제2항에 있어서,상기 홀 장벽층은,상기 기판 내부에 게르마늄 또는 N형 불순물이 이온 주입되어 형성된, 커패시터리스 디램.
- 제2항에 있어서,상기 홀 장벽층은,상기 기판 내부에 산소 이온을 주입하여 형성된 매몰 산화층인, 커패시커리스 디램.
- 제2항에 있어서,상기 홀 장벽층은,실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, 및 실리콘 게르마늄 중 적어도 하나를 포함하여 형성된, 커패시터리스 디램.
- 제1항에 있어서,상기 부유 바디셀은,실리콘을 포함하여 형성되고,상기 소오스 및 상기 드레인은,실리콘 카바이드, 갈륨 나이트라이드, 인듐 나이트라이드, 및 징크 설파이드 중 하나를 포함하여 형성된, 커패시터리스 디램.
- 제1항에 있어서,상기 부유 바디셀은,게르마늄 및 실리콘 게르마늄 중 하나를 포함하여 형성되고,상기 소오스 및 상기 드레인은,실리콘, 실리콘 카바이드, 갈륨 나이트라이드, 인듐 나이트라이드, 및 징크 설파이드 중 하나를 포함하여 형성된, 커패시터리스 디램.
- 제1항에 있어서,상기 부유 바디셀은,평면형 구조, 수직한 핀 구조 또는 나노와이어 형태로 형성된, 커패시터리스 디램.
- 제1항의 커패시터리스 디램의 쓰기 방법으로서,상기 기생 npn 바이폴라 트랜지스터의 동작을 온 시키기 위해 상기 부유 바디셀과 상기 드레인 사이에 역방향 전압을 인가하여 상기 부유 바디셀에 홀을 1차 생성하는 단계; 및상기 1차 생성된 홀에 의해 발생하는 상기 애벌런치 항복 효과를 이용하여 상기 부유 바디셀에 홀을 2차 생성하는 단계를 포함하는 커패시터리스 디램의 쓰기방법.
- 제9항에 있어서,상기 홀을 1차 생성하는 단계는,상기 소오스에는 접지전압을 인가하고 상기 드레인에 양의 전압을 인가하고 상기 드레인에 음의 전압을 인가하여 상기 부유 바디셀과 상기 드레인 사이에 역방향 전압이 인가되도록 하는, 커패시터리스 디램의 쓰기방법.
- 제1항의 커패시터리스 디램의 읽기 방법으로서,상기 부유 바디셀과 상기 드레인 사이의 역방향 전압을 인가하여 상기 드레인 전류의 흐름 유무를 판별하는 단계를 포함하며,상기 드레인을 통해 전류가 흐를 경우, 상기 기생 npn 바이폴라 트랜지스터의 동작이 온 되어 상기 부유 바디셀에 홀을 생성하는 것을 특징으로 하는 커패시터리스 디램의 읽기방법.
- 제11항에 있어서,상기 전류 흐름 유무를 판별하는 단계에서는,상기 소오스에는 접지전압을 인가하고, 상기 드레인에 양의 전압을 인가하고, 상기 게이트에 음의 전압을 인가하여 상기 부유 바디셀과 상기 드레인 사이에 역방향 전압이 인가되도록 하되,상기 부유 바디셀과 상기 드레인 사이의 역방향 전압이 쓰기 동작을 위해 인가되는 상기 부유 바디셀과 상기 드레인 사이의 역방향 전압보다 작게 인가되도록 하는, 커패시터리스 디램의 읽기방법.
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2009
- 2009-06-30 KR KR1020090058992A patent/KR101042521B1/ko active IP Right Grant
Patent Citations (1)
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Also Published As
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