JP2006502581A - 不揮発性メモリーデバイスおよびそれの形成方法 - Google Patents

Abstract

一実施形態において半導体デバイス（１０）は、半導体基板（２０）中に均一に注入された第１の導電型を有する高ドープ層（２６）を有し、基板（２０）の頂部表面と高ドープ層（２６）との間にはチャンネル領域（２８）が配置されている。別の実施形態では半導体デバイス（７０）は、カウンタドープされたチャンネル（８６）およびそのチャンネルの下のパンチスルー防止領域（７４）を有する。ゲートスタック（３２）を基板（２０）上に形成する。第２の導電型を有するソース（５２）およびドレイン（５４，５３）をその基に注入する。得られた不揮発性メモリーセルは、低い自然閾値電圧を与えることで、読取サイクル時の閾値電圧ドリフトを小さくする。さらに、第２の導電型を有し、ドレイン側に斜めで注入されたハロー領域（４６）を用いて、熱キャリア注入を支援することができ、それによってより高いプログラミング速度が可能となる。

Description

本発明は、半導体デバイスに関し、より具体的にはメモリーセルで使用される半導体デバイスに関するものである。

ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）に基づく不揮発性メモリー（ＮＶＭ）セルでは、窒化物への熱キャリア電子注入（ＨＣＩ）を用いて、高閾値電圧（Ｖｔ）状態および低Ｖｔ状態を有するメモリーセルをプログラムすることができる。効率的なＨＣＩプログラミングには、高いチャンネル領域ドーピングおよびシャープなドレイン接合が必要である。しかしながら、高いチャンネル領域ドーピングを有することで、読取障害が悪化する。すなわち、低Ｖｔ状態でのメモリーセルの反復読取によって、メモリーセルのＶｔが連続的に上昇する。Ｖｔは、メモリーセルの状態が低Ｖｔ状態から高Ｖｔ状態に変化する点まで上昇することがあり、よってメモリーセルの信頼性喪失を生じる場合がある。

従って、反復読取時に高信頼性を有するメモリーセルが必要とされている。

本発明の一実施形態においては、ＮＶＭメモリーセルとして使用することができる、パンチスルー防止（ＡＰＴ）領域および任意でドレイン側高ドープ領域（ハロー）を有する半導体デバイスを形成する。ハロー領域が存在すると、半導体デバイスのチャンネル領域とドレイン領域との間のドーパント勾配が大きくなる。ＡＰＴ領域によって、チャンネル領域が比較的低いドーパント濃度を有するようにするか、またはチャンネル領域がＡＰＴ領域に関してカウンタドープされることで自然Ｖｔを低下させることにより読取障害（すなわち、読取サイクル時の閾値電圧ドリフト）を低減することができる。従って、ハロー領域およびＡＰＴ領域を用いることで、半導体デバイスの有効な熱キャリア注入プログラミングを維持しながら、読取障害を低減することができる。

以下、本発明を実施例および添付の図面によって説明するが、それらに限定されるものではない。図面における同様の参照符号は、同様の要素を示すものである。
当業者であれば、図中の要素は簡潔さおよび明瞭さを目的として示されたものであって、必ずしも寸法通りに描かれているわけではないことは明らかであろう。例えば、図中の一部の要素の寸法を他の要素と比較して誇張することで、本発明の実施形態についての理解を深める上で役立てることができる。

図１に、分離溝２２，２４、周囲Ｎ型ウェル１４，１８、分離溝２２と分離溝２４との間の分離Ｎ型ウェル１６ならびにマスク層３０を有する半導体基板１２を備える半導体デバイス１０を示す。留意すべき点として、分離溝２２，２４、周囲Ｎ型ウェル１４，１８、分離Ｎ型ウェル１６ならびにマスク層３０の形成は当業界では公知であり、本明細書では簡単にしか説明しない。分離溝２２，２４を基板１２に形成してから、周囲Ｎ型ウェル１４，１８を形成する。分離溝２２，２４は、例えば、酸化物、窒化物などあるいはそれらの組合せ等のあらゆる種類の絶縁材料などであってよい。周囲Ｎ型ウェル１４，１８を形成した後、パターニングされたマスク層３０を用いて、分離溝２２と分離溝２４との間に開口を画定する。留意すべき点として、パターニングされたマスク層３０は、例えばフ
ォトレジスト層、ハードマスクなどのあらゆる種類のマスク層であり得る。次に、分離Ｎ型ウェル１６を基板１２内に形成する。分離Ｎ型ウェル１６を形成した後、Ｐ型ウェル２０が基板１２から分離されるように、分離Ｎ型ウェル１６内に孤立Ｐ型ウェル２０を形成する。

孤立Ｐ型ウェル２０を形成した後、パンチスルー防止（ＡＰＴ）領域２６およびチャンネル領域２８を分離溝２２と分離溝２４との間に形成する（留意すべき点として、ＡＰＴ領域２６およびチャンネル領域２８はいずれの順序で形成してもよい）。チャンネル領域２８およびＡＰＴ領域２６は、チャンネル領域２８が基板１２の上面とＡＰＴ領域２６との間に位置し、ＡＰＴ領域２６がチャンネル領域と孤立Ｐ型ウェル２０との間にあるように形成する（留意すべき点として、ＡＰＴ領域２６は高ドープ領域２６と称することもできる）。ＡＰＴ領域２６の形成に用いるドーパントは、それがチャンネル領域２８中に著しく拡散しないように選択される。矢印３１は、ドーパントが基板１２に均一に付与されることを示している。ＡＰＴ領域２６とチャンネル領域２８の双方についての注入の方向は、基板１２に対してほぼ垂直である。すなわちその方向は、垂直から約１０°以内である。さらに留意すべき点として、ＡＰＴ領域２６のドーパント濃度は、孤立Ｐ型ウェル２０のドーパント濃度より大きい。

一実施形態において、ＡＰＴ領域２６およびチャンネル領域２８は、チャンネル領域２８のドーパント濃度がＡＰＴ領域２６のドーパント濃度未満となるように形成する。一実施形態では、ＡＰＴ領域２６およびチャンネル領域２８は、例えば、ホウ素またはインジウムなどのＰ型ドーパントを用いて形成される。この実施形態では、チャンネル領域２８のドーパント濃度は、ＡＰＴ領域２６のドーパント濃度の１／１０〜１／５０とすることができる。従って、ＡＰＴ領域２６は、約３０〜５０キロエレクトロン−ボルト（ｋｅＶ）の範囲のエネルギーおよび約１×１０^１２／ｃｍ^２〜１×１０^１４／ｃｍ^２の範囲の注入量で注入され得る。チャンネル領域２８は、約５〜３０ｋｅＶの範囲のエネルギーおよび約１×１０^１１／ｃｍ^２〜１×１０^１３／ｃｍ^２の範囲の注入量で注入され得る。留意すべき点として、一実施形態では、チャンネル領域２８とＡＰＴ領域２６とで異なるＰ型ドーパントを用いることができ、例えばチャンネル領域２８にはホウ素、ＡＰＴ領域２６にはインジウムを用いることができる。あるいは、双方の領域に、同じＰ型ドーパントを用いるてもよい。

例示の実施形態では、半導体基板１２はバルク基板である。この実施形態では、基板１２は半導体含有基板であり、シリコン、ヒ化ガリウム、シリコン−ゲルマニウムあるいはそれらの組合せなどであり得る。これに代わって、基板１２は、底部半導体層、その底部半導体層を覆う埋込絶縁層および頂部半導体層を有する、シリコン・オン・インシュレータ（ＳＯＩ）基板（図示せず）であり得る。この実施形態では、留意すべき点として、周囲Ｎ型ウェル１４，１８ならびに分離Ｎ型ウェル１６は必要ない。すなわち孤立Ｐ型ウェル２０が、ＳＯＩ基板の頂部半導体層に相当するものと考えられる。この実施形態では、埋込絶縁層はシリコン酸化物層であることができ、頂部および底部半導体層はシリコン、ゲルマニウム、ヒ化ガリウムその他から形成することができる。

図２は、マスク層３０の除去および分離ウェル２２と分離ウェル２４との間のチャンネル領域２８上のＳＯＮＯＳゲートスタック３２の形成後における半導体デバイス１０を示す。ＳＯＮＯＳゲートスタック３２は、チャンネル領域２８上に形成された第１の酸化物４０、第１の酸化物４０上に形成された窒化物３８、窒化物３８上に形成された第２の酸化物３６および第２の酸化物３６上に形成されたゲート３４を備える（留意すべき点として、第１の酸化物４０、窒化物３８および第２の酸化物３６は、酸化物−窒化物−酸化物構造と称されることがある）。マスク層３０は、従来の方法を用いて除去することができる。ゲートスタック３２の形成において、第１の酸化物層は、それぞれ化学気相堆積法（
ＣＶＤ）または熱酸化法を用いて、半導体基板１２上にブランケット成膜または成長させる。あるいは第１の酸化物層は、物理的蒸着（ＰＶＤ）、原子層成膜（ＡＬＤ）、熱酸化などあるいはそれらの組合せによって形成され得る。次に、窒化物層を第１の酸化物層上に成膜する。窒化物層は、ＣＶＤ、ＰＶＤ、ＡＬＤなどあるいはそれらの組合せによって形成することができる。第２の酸化物層は、それぞれ化学気相堆積法（ＣＶＤ）または熱酸化法を用いて、窒化物層上にブランケット成膜される。あるいは第２の酸化物層は、物理蒸着（ＰＶＤ）、原子層成膜（ＡＬＤ）、熱酸化などあるいはそれらの組合せによって形成することができる。ゲート層は、ＣＶＤ、ＰＶＤ、ＡＬＤなどまたはそれらの組合せによって形成された第２の酸化物層上にブランケット成膜される。従来のマスキング法およびエッチング法を用いて、第１の酸化物層、窒化物層、第２の酸化物層およびゲート層をパターニングおよびエッチングして、最終的にゲートスタック３２を形成することができる（留意すべき点として、別の実施形態で、スタックの各層を個別にパターニングおよびエッチングして、最終的にゲートスタック３２を形成することができる）。一実施形態では、得られたゲートスタック３２（および同様に、ゲートスタック３２下のチャンネル領域２８の部分）は、約０．３５μｍ〜０．０６μｍの範囲の長さを有する。

ゲートスタック３２のゲート３４は、ポリシリコンまたは金属含有材料などの導電材料であり得、制御ゲートと称されることがある。第１の酸化物４０および第２の酸化物３６は、例えばシリコン酸化物、酸窒化物、金属−酸化物、窒化物等またはそれらの組合せのような絶縁材料または絶縁材料の積層物などの誘電体であり得る。窒化物３８は、電荷トラップを有することで電荷を内部に蓄積することができることが知られているシリコンの窒化物、酸窒化物その他の材料であり得る。従って、第１の酸化物４０および第２の酸化物３６は、それぞれ第１および第２の絶縁層、またはそれぞれ底部および頂部誘電体とも称することができる。窒化物３８は電荷蓄積層、記憶素子または誘電体と称することができる。

ゲートスタック３２はＳＯＮＯＳスタックとして図示されているが、別の実施形態では、ゲートスタック３２は任意の種類のＮＶＭゲートスタックであり得る。例えば、ゲートスタック３２は、分離溝２２と分離溝２４との間においてチャンネル領域２８上に形成されたトンネル誘電体、そのトンネル誘電体上に形成されたフローティングゲート、そのフローティングゲート上に形成された制御誘電体およびその制御誘電体上の制御ゲートを有するフローティングゲートスタック（図示せず）と置き換えてもよい。フローティングゲートスタックの形成においては、トンネル誘電体層はＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化などまたはそれらの組合せによって、半導体基板１２を覆うように形成される。トンネル誘電体層は、酸化物（例：二酸化ケイ素）、窒化物、酸窒化物、金属酸化物などの絶縁材料であり得る。次に、従来の方法を用いて、トンネル誘電体層をパターニングおよびエッチングして、チャンネル領域２８を覆うフローティングゲートスタックのトンネル誘電体を形成する（トンネル誘電体は、図２に図示したゲートスタック３２の酸化物４０と同様の位置に配置されている）。

次に、ＣＶＤ、ＰＶＤ、ＡＬＤなどまたはそれらの組合せによって、半導体基板１２およびトンネル誘電体上にフローティングゲート層を形成する。一実施形態では、フローティングゲート層はポリシリコン、金属などの導電性材料であり得る。さらに別の実施形態では、フローティングゲート層はナノ結晶ＮＶＭデバイスなどの複数のナノ結晶（すなわち、別個の記憶素子）であり得る。次に、従来の方法を用いてフローティングゲート層をパターニングおよびエッチングして、トンネル誘電体を覆うフローティングゲートスタックのフローティングゲートを形成する。

次に、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化などまたはそれらの組合せによって、半導体基板１２およびフローティングゲート上に制御誘電体層を形成する。次に、制御誘電体層を
従来の方法を用いてパターニングおよびエッチングして、フローティングゲートを覆うフローティングゲートスタックの制御誘電体を形成する。留意すべき点として、制御誘電体は任意で設けるものであり、必ずしも全てのフローティングゲートデバイスで形成しなくてもよい。存在する場合には制御誘電体層は、酸化物（例：二酸化ケイ素）、窒化物、金属酸化物、高誘電率材料（すなわち、約４より大きく約１５未満の誘電率を有する材料）などまたはそれらの組合せ等の絶縁材料であり得る。次に、ＣＶＤ、ＰＶＤ、ＡＬＤなどまたはそれらの組合せによって、半導体基板１２および制御誘電体上に制御ゲート層を形成する。制御ゲート層は、ポリシリコンまたは金属含有材料などの導電性材料であり得る。従来のマスキング法およびエッチング法を用いて、制御ゲート層をパターニングおよびエッチングして、制御誘電体を覆うフローティングゲートスタックの制御ゲートを形成する（留意すべき点として、別の実施形態では、フローティングスタックの各層を別個にパターニングおよびエッチングするのではなく、層の組合せまたは全ての層を、同じパターニングおよびエッチング法を用いてパターニングおよびエッチングして、最終的なフローティングゲートスタックを形成するのに必要な処理工程の数を減らすことが可能である）。

図３について説明すると、パターニングされたマスク層４２を、従来のマスキング法を用いて形成する。留意すべき点として、マスク層４２は、例えばフォトレジストまたはハードマスクなどのあらゆる種類のマスク層であり得る。パターニングされたマスク層４２（注入マスクとも称される）は、半導体デバイス１０のソース側（ゲートスタック３２の第１の側であって、後にソース領域が形成される）をマスクし、半導体デバイス１０のドレイン側（第１の側と反対側のゲートスタック３２の第２の側であって、後にドレイン領域が形成される）を露出させる。図３に示したように、斜めのインプラント４４を用いてハロー領域４６を形成する。前記ハロー領域４６はゲートスタック３２の第１の縁部から測定される距離４７だけゲートスタック３２下に延在する。一実施形態では、距離４７は多くとも約５００Åである。斜めインプラント４４は対応するインプラント角度θを有し、その角度θは垂直方向から測定される。一実施形態では、θは約２０〜６０°、より好ましくは約３０〜４０°の範囲である。従って、インプラント４４の角度は、ゲートスタック３２下の領域４５におけるハロー領域のドーパント濃度を上昇させて、チャンネル領域２８のドーパント濃度より高くなるようにするのに十分である。一実施形態では、ハロー領域４６は、例えば、ホウ素またはインジウムなどのＰ型ドーパントを用い、約１×１０^１２／ｃｍ^２〜１×１０^１４／ｃｍ^２の範囲の注入量を有する約１０〜５０ｋｅＶの範囲のエネルギーで注入される（留意すべき点として、別の表現では、ハロー領域４６は斜めハロー４６または高ドープもしくは高濃度ドープ領域４６と称することもできる。さらには、ハロー領域４６のドーパント濃度は通常、孤立Ｐ型ウェル２０のドーパント濃度より高い。）。

図４には、マスク層４２の除去ならびに側壁スペーサ４８，５０、ソースおよびドレイン拡張部５１，５３、並びにソースおよびドレイン領域５２，５４の形成後の半導体デバイス１０を示している。マスク層４２は、従来の処理工程を用いて除去することができる。マスク層４２を除去した後、ソース拡張部５１およびドレイン拡張部５３は、従来のマスキング法および注入法を用いて形成される。留意すべき点として、拡張部５１，５３はチャンネル領域２８中に延在し、それぞれがゲートスタック３２の一部の下にある。一実施形態では、ヒ素、リンまたはアンチモンなどのＮ型ドーパントを、約１×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２の範囲の注入量を有する約３０〜７０ｋｅＶの範囲のエネルギーで注入して、拡張部５１，５３を形成する。ドレイン拡張部５３は、それがハロー領域４６を超えて延在しないように形成する。留意すべき点として、ドレイン拡張部５３の形成後に、チャンネル領域２８からドレイン拡張部５３へのドーパント勾配の増大が生じる。ハロー領域４６がなくてもチャンネル領域２８からドレイン拡張部５３にドーパント勾配の増大が存在するが、ハロー領域４６が存在することで、そのドーパント勾配がさら
に大きくなる。さらに、ハロー領域４６の存在によってチャンネル領域２８内でのドーパント濃度を比較的低くすることができる。

拡張部５１，５３を形成した後、従来の処理工程を用いて、スペーサ４８，５０をゲートスタック３２の側壁に沿って形成する。それらのスペーサには例えば、酸化物または窒化物などの絶縁材料などがあり得る。あるいは、スペーサ４８，５０は存在しなくてもよい。スペーサ４８，５０が存在しない場合、ソースおよびドレイン領域５２，５４は、拡張部５１，５３をそれぞれソースおよびドレイン領域として用いないように形成することができる。しかしながら、スペーサ４８，５０が存在すると、ソースおよびドレイン領域は別の注入工程を用いて形成することができる。一実施形態では、ヒ素、リンまたはアンチモンなどのＮ型ドーパントを、約１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２の範囲の注入量を有する約１０〜３０ｋｅＶの範囲のエネルギーで注入して、ソース領域５２およびドレイン領域５４を形成する。留意すべき点として、ドレインおよびソース領域５２，５４は、分離溝２２，２４の下には延在していない。さらに留意すべき点として、ＡＰＴ２６の深さを選択して、それがソースおよびドレイン領域５２，５４の深さより下に延在しないようにする。図示していないが、さらなる従来の処理を用いて、半導体デバイス１０を完成することができる。例えばソース領域５２、ゲート３４、ドレイン領域５４および孤立Ｐ型ウェル２０にコンタクトを形成することができる。さらに、他の半導体デバイスレベルを半導体デバイス１０の下方または上方に形成することができる。

図４に示したように、Ｖｗ６０は孤立Ｐ型ウェル２０に印加されるで電圧に対応し、Ｖｓ６２はソース領域５２に印加される電圧に対応し、Ｖｇ６４はゲート３４に印加される電圧に対応し、Ｖｄ６６はドレイン領域５４に印加される電圧に対応する。図示した実施形態では、半導体デバイス１０をＮＶＭメモリー（図示せず）内のＮＶＭメモリーセルとして用いることができる。本明細書で使用される場合、高Ｖｔ状態はメモリーセルのプログラム状態に対応し、低Ｖｔ状態はメモリーセルの消去状態に対応する（しかしながら留意すべき点として、別の実施形態では、プログラム状態と消去状態が逆になっていてもよい）。

半導体デバイス１０は、窒化物３８から電子を除去することによって消去され、半導体デバイス１０は低Ｖｔを有する（例えば約２ボルト以下など）。例えば、ファウラー−ノルドハイムトンネリング、熱ホール注入、直接トンネリングなどの多くの公知の方法を用いて、半導体デバイス１０を低Ｖｔ状態にすることができる。

半導体デバイス１０は、窒化物３８内に電子を蓄積することによって、プログラムされ、半導体デバイス１０は高Ｖｔ（例えば、約４ボルト以上など）を有する。従って、半導体デバイス１０は、ドレイン電圧（Ｖｄ）およびソース電圧（Ｖｓ）を印加することでプログラムすることができ、ＶｄはＶｓより約３〜５ボルト高い。例えば一実施形態では、１ボルトのＶｓおよび４ボルトのＶｄを用いることができる。その実施形態では、約５〜１０ボルトのゲート電圧（Ｖｇ）および約０〜−３ボルトのウェル電圧（Ｖｗ）を印加する。上記の電圧を印加して半導体デバイス１０をプログラムする際、熱キャリアがドレイン欠乏領域に発生し、その一部が酸化物４０を通って窒化物３８に注入される。これによって、半導体デバイス１０のＶｔが上昇する。留意すべき点として、ハロー領域４６およびドレイン拡張部５３によって生じたドーパント勾配によって、その熱キャリア注入が増幅され、それによって半導体デバイス１０の効率的な熱キャリアプログラミングが維持される。この効率は、比較的低いドーパント濃度（約１×１０^１６／ｃｍ^３〜１×１０^１７／ｃｍ^３）を有するチャンネル領域２８であっても維持される。さらに、チャンネル領域２８の比較的低いドーパント濃度によって、半導体デバイス１０の自然Ｖｔが低下することで、下記で説明するように読取障害が改善される。

半導体デバイス１０の自然Ｖｔとは、窒化物３８に電荷が加わる前の閾値電圧を指す。自然Ｖｔが高くなると、読取障害は悪化する（留意すべき点として、本明細書で使用する場合、読取障害とは低Ｖｔメモリーセルが連続的に読み取られるに連れて閾値電圧（Ｖｔ）が徐々に上昇することを説明するものである。すなわち読取サイクル中に閾値電圧がドリフトする。）。従って、自然Ｖｔが上昇するに連れて、メモリーセル故障までの時間が短くなる。すなわち、自然Ｖｔが上昇するに連れて、メモリーセルへの読取数が少なくなって、低Ｖｔから高Ｖｔへのドリフトによる故障が生じる。従って、自然Ｖｔを低くすることで、低Ｖｔ状態の読取障害が改善される（すなわち閾値電圧ドリフトが低下する）。例えば、再度図４について説明すると、半導体デバイス１０の読取は、Ｖｓより約０．５〜１．５ボルト高いＶｄを印加することで行うことができる。例えば一実施形態では、Ｖｓは０ボルトであり得、Ｖｄは１ボルトであり得る。この実施形態では、チャンネル領域２８で約１０〜３０μアンペアの電流を発生させるのに十分なＶｇおよびＶｗを印加する。例えば、一実施形態では、２ボルトのＶｇと０ボルトのＶｗを用いることができる（本例で与えた電圧、すなわちソース電圧（Ｖｓ）を基準として与えた電圧に留意されたい。つまり、この例では、Ｖｓが１ボルトだけ上昇すると、Ｖｄ、ＶｇおよびＶｗも１ボルトだけ上昇する。）。消去された半導体デバイス１０（すなわち、低Ｖｔ状態の半導体デバイス）の読取またはアクセスの間、チャンネル領域２８には反転層が形成され、ドレイン領域５４およびドレイン拡張部５３周囲には空乏領域（図示せず）が形成される。この空乏領域は、ハロー領域４６で生じたドーパント勾配を実質的にマスクすることで、ハロー領域４６のより高いドーパントが半導体１０のＶｔを上昇させるのを防止する。このようにして、Ｖｔは低Ｖｔ状態のままであることから、Ｖｔドリフトの低減によって読取障害が改善される。

前述のように、ゲートスタック３２の長さは約０．３５〜０．０６μｍの範囲であることから、半導体デバイス１０のプログラミング時に短いチャンネルリークが生じる場合がある。しかしながら、高ドープＡＰＴ領域２６も、その短いチャンネルリークを低減する機能を有することで、電力消費が低減され、プログラミング効率が改善される。

図５〜８には本発明の別の実施形態を示しており、同じ導電型のドーパントを用いてチャンネル領域２８およびＡＰＴ領域２６を形成するのではなく、その代わりに、異なる導電型のドーパントを用いる２つの注入工程を行って、チャンネル領域８６およびＡＰＴ領域７４を形成することができる。すなわち、この別の実施形態では、チャンネル領域２８およびＡＰＴ領域２を、それぞれ、チャンネル領域８６およびＡＰＴ領域７４で置き換えることができる。チャンネル領域８６およびＡＰＴ領域７４は、上記のチャンネル領域２８およびＡＰＴ領域２６と同様に機能して、半導体デバイスの効率的な熱キャリア注入プログラミングを可能とするとともに、読取障害を低減する。下記で説明するように、この別の実施形態では、ハロー領域４６は存在しなくてもよい（留意すべき点として、下記の図５〜８の説明で、図１〜４の説明に用いられている参照符号と同じ参照符号は、類似または同様の要素を示す）。図５は、分離溝２２，２４、周囲Ｎ型ウェル１４，１８、分離溝２２と分離溝２４との間の分離Ｎ型ウェル１６ならびにパターニングされたマスク層３０を有する半導体基板１２を備えた半導体デバイス７０を示す。留意すべき点として、分離溝２２，２４、周囲Ｎ型ウェル１４，１８、分離Ｎ型ウェル１６ならびにマスク層３０の形成は、上記の図１に関して説明したものと同じであることから、ここでは図５に関しては再度説明しない。分離溝２２，２４、周囲Ｎ型ウェル１４，１８、パターニングされたマスク層３０、分離Ｎ型ウェル１６および孤立Ｐ型ウェル２０（図１に関して前述したものと同じ説明、材料および代替品が、図５に関しても当てはまる）を形成した後、孤立Ｐ型ウェル２０で分離溝２２と分離溝２４との間にＡＰＴ領域７４を形成する（留意すべき点として、ＡＰＴ領域７４は高ドープ領域７４とも称することができる）。矢印７２は、ドーパントが基板１２に均一に付与されることを示している。ＡＰＴ領域７４についての注入の方向は、基板１２に対してほぼ垂直である。すなわち、その方向は垂直方向に対
して約１０°以内である。一実施形態では、ＡＰＴ領域７４は、例えば、ホウ素またはインジウムなどのＰ型ドーパントを用いて形成される。例えば、ＡＰＴ領域７４は、約３０〜５０ｋｅＶの範囲のエネルギーおよび約１×１０^１２／ｃｍ^２〜１×１０^１４／ｃｍ^２の範囲の注入量で注入することができる。やはり留意すべき点として、ＡＰＴ領域７４および孤立Ｐ型ウェル２０のドーパントは同じ導電型のものであり、ＡＰＴ領域７４のドーパント濃度は孤立Ｐ型ウェル２０のドーパント濃度より大きい。例えば、一実施形態では、ＡＰＴ領域７４のドーパント濃度は、孤立Ｐ型ウェル２０のドーパント濃度の約２〜１００倍である。例えば、ＡＰＴ領域７４のドーパント濃度は、約５×１０^１７ｃｍ^−３〜５×１０^１８ｃｍ^−３の範囲であり得、孤立Ｐ型ウェル２０のドーパント濃度は約５×１０^１６ｃｍ^−３〜５×１０^１７ｃｍ^−３の範囲であり得る。

図６は、パターニングされたマスク層３０の除去ならびに第１の酸化物層８０、窒化物層８２および第２の酸化物層８４の形成後における半導体デバイス７０を示す。留意すべき点として、マスク層は、図２に関して前述したように除去することができる。図示の実施形態では、第１の酸化物層８０は、それぞれ化学気相堆積法（ＣＶＤ）または熱酸化法を用いて、半導体基板１２上にブランケット成膜または成長させる。あるいは、第１の酸化物層は、物理的蒸着（ＰＶＤ）、原子層成膜（ＡＬＤ）、熱酸化などあるいはそれらの組合せによって形成することができる。次に、窒化物層８２を第１の酸化物層８０上に成膜する。窒化物層８２は、ＣＶＤ、ＰＶＤ、ＡＬＤなどあるいはそれらの組合せによって形成することができる。第２の酸化物層８４は、それぞれ化学気相堆積法（ＣＶＤ）または熱酸化法を用いて、窒化物層８２上にブランケット成膜される。あるいは、第２の酸化物層８４は、物理蒸着（ＰＶＤ）、原子層成膜（ＡＬＤ）、熱酸化などあるいはそれらの組合せによって形成することができる。

第２の酸化物層８４を形成した後、パターニングされたマスク層７６を用いて、分離溝２２と分離溝２４との間の開口を画定する。留意すべき点として、パターニングされたマスク層７６は、例えば、フォトレジスト層、ハードマスクなどのあらゆる種類のマスク層であり得る。パターニングされたマスク層７６を形成した後、チャンネル領域８６を孤立Ｐ型ウェル２０に形成する。一実施形態では、チャンネル領域８６は、例えば、ヒ素、リンまたはアンチモンなどのＮ型ドーパントを用いて形成される。このＮ型ドーパントは、約５〜７０ｋｅＶの範囲のエネルギーおよび約１×１０^１１／ｃｍ^２〜５×１０^１３／ｃｍ^２の範囲の注入量で注入することができる。図示の実施形態では、Ｎ型ドーパントは、ＡＰＴ領域７４の既存のＰ型ドーパントの一部を補償してチャンネル領域８６を形成している。その結果、チャンネル領域８６は第１の導電型（この実施形態ではＮ型など）を有し、基板１２の頂部表面とＡＰＴ領域７４との間に位置し、ＡＰＴ領域７４は第２の導電型（この実施形態ではＰ型など）を有し、チャンネル領域８６と孤立Ｐ型ウェル２０との間に位置する。留意すべき点として、Ｎ型ドーパントがＡＰＴ領域７４の一部を適切に補償するようにするため、チャンネル領域８６におけるＮ型ドーパント濃度は、ＡＰＴ領域７４でのＰ型ドーパント濃度より高くなるようにすべきである。

チャンネル領域８６の形成後、チャンネル領域８６の正味ドーピング濃度は一実施形態では、約０〜５×１０^１８ｃｍ^−３の範囲である。本明細書で使用される場合の正味ドーピング濃度とは、ある導電型のドーパントと別の導電型のドーパントとの間の絶対差を指す。例えば、チャンネル領域８６についての正味ドーピング濃度は、ＡＰＴ領域７４のＰ型ドーパントとチャンネル領域８６のＮ型ドーパントとの間の差の絶対値を指す。本発明の一実施形態では、チャンネル領域８６でのＰ型ドーパント濃度からチャンネル領域８６でのＮ型ドーパント濃度を引いたものは、孤立Ｐ型ウェル２０での正味ドーピング濃度以下である。留意すべき点として、チャンネル領域８６でのＰ型ドーパント濃度からチャンネル領域８６でのＮ型ドーパント濃度を引いたものは、孤立Ｐ型ウェル２０での正味ドーピング濃度より大きい絶対値を有する負の数を与える場合がある。本発明のさらに別の実
施形態では、チャンネル領域８６でのＰ型ドーパント濃度からチャンネル領域８６でのＮ型ドーパント濃度を引いたものは、孤立Ｐ型ウェル２０での正味ドーピング濃度未満の絶対値を有する負の数を与える場合がある。別の実施形態では、ＡＰＴドーピング濃度がウェル濃度の最大値未満となるように、ＡＰＴ領域の下の領域において不均一なウェルドーピングを有することが可能である。

留意すべき点として、図６に示したように、第１の酸化物層８０、窒化物層８２および第２の酸化物層８４を形成した後にチャンネル領域８６を形成する。しかしながら、別の実施形態では、チャンネル領域８６を形成してから、これらの層を形成してもよい。すなわち、図５に関して説明したＡＰＴ領域７４を形成した後、その後の注入工程を用いて、同じパターニングされたマスク層３０を用いてチャンネル領域８６を形成することができる。従って、この実施形態では、パターニングされたマスク層７６は必要ないものと考えられる。

図７に、ゲートスタック３２形成後の半導体デバイス７０を示している。窒化物層８２を覆う第２の酸化物層８４を形成した後、パターニングされたマスク層７６を除去する（例えば、従来の処理を用いて）。次に、ＣＶＤ、ＰＶＤ、ＡＬＤなどまたはそれらの組合せによって形成された第２の酸化物層８４上にゲート層をブランケット成膜する。従来のマスキング方法およびエッチング方法を用いて、第１の酸化物層８０、窒化物層８２、第２の酸化物層８４およびゲート層をパターニングおよびエッチングして、最終的にゲートスタック３２を形成することができる。すなわち、第１の酸化物層８０のエッチングによって第１の酸化物４０が得られ、窒化物層８２のエッチングによって窒化物３８が得られ、第２の酸化物層８４のエッチングによって第２の酸化物３６が得られ、ゲート層のエッチングによってゲート３４が得られる（留意すべき点として、別の実施形態では、積層物の各層を個別にパターニングおよびエッチングして、最終的なゲートスタック３２を形成することができる。例えば、酸化物層８０，８４ならびに窒化物層８２をパターニングおよびエッチングしてから、チャンネル領域８６を形成することができる。）。一実施形態では、得られたゲートスタック３２（ゲートスタック３２下のチャンネル領域８６部分も）は、約０．３５μｍ〜０．０６μｍの範囲の長さを有する（留意すべき点として、第１の酸化物４０、窒化物３６、第２の酸化物３６およびゲート３４に関して前述した材料および代替品を含めた説明は、図７のゲートスタック３２にも当てはまる）。

ゲートスタック３２は、図７ではＳＯＮＯＳスタックとして図示されているが、別の実施形態では、図３に関して前述のように、ゲートスタック３２は任意の種類のＮＶＭゲートスタックであり得る。従って、上記のゲートスタック３２についての説明は全て、この実施形態にも当てはまる。すなわち、図３のゲートスタック３２に関して前述した全ての形成方法、材料および別例は、ここでもゲートスタック３２に当てはまる。例えば、前述のように、ゲートスタック３２をフローティングゲートスタック（図示せず）に置き換えてもよい。しかしながら、ゲートスタック３２をフローティングゲートスタックに置き換える場合には、フローティングゲートが厚すぎて、チャンネル領域８６形成のためのインプラントの適切な貫通ができなくなる場合があることに留意されたい。従って、フローティングゲートスタックを用いる実施形態では、ＡＰＴ領域７４を形成した後、かつフローティングゲートスタックのいずれかの部分を形成する前に、チャンネル領域８６を形成することができる。

一実施形態では、ゲートスタック３２を形成した後、ハロー領域４６などのハロー領域を、図３に関して前述のように孤立Ｐ型ウェル２０に形成することができる。すなわち、ゲートスタック３２を形成した後、図３に関して前述のように、パターニングされたマスク層４２を用いてハロー領域４６を形成することができる。この実施形態では、ハロー領域４６（図７および８では図示せず）は、チャンネル領域８６およびＡＰＴ領域７４（チ
ャンネル領域２８およびＡＰＴ領域２６ではなく）に隣接しているものと考えられる。しかしながら、ハロー領域４６について記載したのと同じ形成方法、材料および別例ならびに図３に関する斜めインプラント４４を、チャンネル領域２８およびＡＰＴ領域２６の代わりにチャンネル領域８６およびＡＰＴ領域７４を有する本実施形態に適用することができる。図５〜８の本実施形態では、チャンネル領域８６およびＡＰＴ領域７４を形成するのに用いるカウンタドーピング法のため、ハロー領域４６が必要ない場合があることに留意されたい。

図８は、マスク層７６の除去、ゲートスタック３２の形成、ハロー領域４６の形成、ならびに側壁スペーサ４８，５０、ソースおよびドレイン拡張部５１，５３並びにソースおよびドレイン領域５２，５４形成後における半導体デバイス７０を示す。留意すべき点として、ハロー領域４６、側壁スペーサ４８，５０、ソースおよびドレイン拡張部５１，５３、ならびにソースおよびドレイン領域５２，５４について前述したのと同じ説明が、この場合も図８に関して当てはまる。すなわち、図４に関して説明したものと同じ形成方法、材料および別例が図８にも当てはまる。やはり留意すべき点として、図８では、ハロー領域４６が示されていることから、図８の半導体デバイス７０は、図４のチャンネル領域２８およびＡＰＴ領域２６がチャンネル領域８６およびＡＰＴ領域７４に置き換えられ、よって、ハロー領域４６がチャンネル領域８６およびＡＰＴ領域７４に隣接している以外は、図４の半導体デバイス１０と同様である。しかしながら、別の実施形態では、ハロー領域４６は存在しなくてもよいことに留意されたい。その別の実施形態では、チャンネル領域８６およびＡＰＴ領域７４はドレイン拡張部５３およびドレイン領域５４と隣接するものと考えられる。

図８に示したように（図４と同様）、Ｖｗ６０は孤立Ｐ型ウェル２０に印加される電圧に対応し、Ｖｓ６２はソース領域５２に印加される電圧に対応し、Ｖｇ６４はゲート３４に印加される電圧に対応し、Ｖｄ６６はドレイン領域５４に印加される電圧に対応する。図示した実施形態では、半導体デバイス７０をＮＶＭメモリー（図示せず）内のＮＶＭメモリーセルとして用いることができる。本明細書で使用される場合、高Ｖｔ状態はメモリーセルのプログラム状態に対応し、低Ｖｔ状態はメモリーセルの消去状態に対応する（しかしながら別の実施形態では、プログラム状態と消去状態とが逆になっていてもよいことに留意されたい）。

半導体デバイス７０のプログラムおよび消去操作は、図４の半導体デバイス１０について前述したものと同じである。例えば、半導体デバイス１０のプログラミングに関して前述した電圧を用いた半導体デバイス７０のプログラミングの際、熱キャリアがドレイン欠乏領域に発生し、その一部が酸化物４０を通って窒化物３８に注入される。それによって、半導体デバイス７０のＶｔが上昇する。ハロー領域４６が存在する場合には、ハロー領域４６およびドレイン拡張部５３によって生じたドーパント勾配によって、その熱キャリア注入が増幅され、それによって半導体デバイス７０の効率的な熱キャリアプログラミングが維持されることに留意されたい。この効率は、チャンネル領域８６をＡＰＴ領域７４に関してカウンタドーピングした場合でも維持される。さらに、チャンネル領域８６のカウンタドーピングによって、半導体デバイス７０の自然Ｖｔが低下することで、下記で説明するように読取障害が改善される。

半導体デバイス７０の自然Ｖｔとは、窒化物３８に電荷が加わる前の閾値電圧を指す。半導体デバイス１０の場合と同様に、半導体デバイス７０の自然Ｖｔが高くなると、読取障害が悪化する。従って、自然Ｖｔを低くすることで、低Ｖｔ状態の読取障害が改善される（すなわち、閾値電圧ドリフトが低下する）。比較的低い自然Ｖｔによって読取障害を低減する方法の一つとして、低Ｖｔ状態において比較的低いＶｔを可能とすることによる方法がある。半導体デバイス７０の読取時に反転層を形成するには、低Ｖｔ状態のＶｔを
所定量だけ超えるゲートバイアス（Ｖｇ）を印加すること（代表的には、ゲートオーバードライブと称される）が必要である。低Ｖｔ状態においてＶｔを低くすること（チャンネル領域８６のカウンタドーピングによって可能）によって、一定のゲートオーバードライブを維持しながら、読取操作時の絶対ゲートバイアス（Ｖｇ）を低下させることができる。絶対ゲートバイアス（Ｖｇ）が低下することで、ゲートスタック３２を通る電界が弱められて読取障害が減る。

低Ｖｔ状態の低下されたＶｔが低すぎる場合（チャンネル領域８６のカウンタドーピングのため）、ソースからドレインへの漏れ電流が、半導体デバイス７０を含むメモリーアレイにおいて未選択のデバイスで起こり得る。未選択のデバイスとは、メモリーアレイ中において、半導体デバイス７０の読取操作時に読み取られることになっていないデバイスである。当業界で公知のように、逆ウェル−ソースバイアスによって、低Ｖｔ状態のＶｔが上昇する。従って、ソース−ドレイン漏れ電流は、半導体デバイス７０の読取操作時にメモリーアレイ中の任意のデバイスに逆ウェル−ソースバイアスを印加することで防ぐことができる。逆ウェル−ソースバイアスは、低Ｖｔ状態のＶｔを低下させることによって生じるソース−ドレイン漏れ電流を低減するのに十分なものでなければならない。例えば、再度図８について説明すると、半導体デバイス７０の読取は、Ｖｓより約０．５〜１．５ボルト高いＶｄを印加することで行うことができる。例えば、一実施形態では、Ｖｓは０ボルトであることができ、Ｖｄは１ボルトであり得る。その実施形態では、チャンネル領域２８で約１０〜３０μアンペアの電流を発生させるだけのＶｇおよびＶｗを印加する。例えば、一実施形態では、１〜２ボルトのＶｇと０〜−３ボルトのＶｗを用いることができる。本例で与えられた電圧、すなわちソース電圧（Ｖｓ）を基準として与えられた電圧に留意されたい。つまり、この例では、Ｖｓが１ボルトだけ上昇すると、Ｖｄ、ＶｇおよびＶｗも１ボルトだけ上昇する。

ハロー領域４６を有する消去された半導体デバイス７０（すなわち、低Ｖｔ状態の半導体デバイス７０）の読取またはアクセスの間、チャンネル領域８６には反転層が形成され、ドレイン領域５４およびドレイン拡張部５３周囲には空乏領域（図示せず）が形成される。この空乏領域は、ハロー領域４６で生じたドーパント勾配を実質的にマスクすることで、ハロー領域４６のより高いドーパントが半導体７０のＶｔを上昇させるのを防止する。このようにして、Ｖｔは低Ｖｔ状態のままであることから、Ｖｔドリフトの低減によって読取障害が改善される。さらに、ゲートスタック３２の長さが前述のように約０．３５〜０．０６μｍの範囲にある場合、半導体デバイス７０のプログラミング時に短いチャンネルリークが生じる場合がある。しかしながら、高ドープＡＰＴ領域７４はこの短いチャンネルリークを低下させる機能も有し、それによって、電力消費が低減され、プログラミング効率が改善される。

以上においては、特定の導電型に関して本発明を説明したが、導電型を逆転させることが可能であることは、当業者には明らかである。例えば、孤立ウェルの極性に応じて、ソースおよびドレインならびに拡張部をｐ型またはｎ型として、ｐ型またはｎ型の半導体デバイスを形成することができる。従って、孤立ウェル２０はＰ型ウェルではなくＮ型ウェルであることができ、ソースおよびドレイン領域５２，５４ならびに拡張部５１，５３はＰ型であり得る。さらに、別の実施形態では、他の材料および処理工程を用いて半導体デバイス１０を形成することができる。上記のものは、例としてのみ提供したものである。

以上の明細書では、具体的な実施形態を参照して本発明を説明した。しかしながら、添付の特許請求の範囲に記載の本発明の範囲を逸脱しない限りにおいて、各種の修正および変更を行うことができることは、当業者には明らかである。従って本明細書および図面は、限定的な意味ではなく例示的な意味で考慮すべきものであり、そのような修正はいずれも、本発明の範囲に包含されるものである。

以上においては、具体的な実施形態に関して、利益、他の利点および問題解決法について説明した。しかしながら、それらの利益、利点、問題解決法ならびにいずれかの利益、利点または解決法が得られたりより顕著になるようにすることができる要素は、いずれかまたは全ての特許請求の範囲の必須、必要または本質的な特徴または要素であると解釈すべきではない。本明細書で使用される場合、「備える」、「備えている」またはそれらの他の何らかの別表現は、挙げられた要素を含むプロセス、方法、品目または装置がそれらの要素だけでなく、明瞭に挙げられていないかそのようなプロセス、方法、品目もしくは装置に固有の他の要素も含むことができるように、包括的な包含を網羅するものである。

本発明の一実施形態によるウェルインプラントおよびその中に形成されたチャンネルインプラントを有する半導体基板の断面図。 本発明の一実施形態による半導体基板上に形成されたゲートスタックを有する図１の半導体基板の断面図。 本発明の一実施形態によるハローインプラント形成後の図２のゲートスタックの断面図。 本発明の一実施形態による半導体基板内にソース領域およびドレイン領域ならびに拡張領域を形成し、ゲートスタックの側壁に沿って側壁スペーサを形成した後の図３の半導体デバイスを示す図。 本発明の別の実施形態による内部に形成されたウェルインプラントを有する半導体基板の断面図。 本発明の一実施形態による半導体基板上に形成された第１の酸化物層、窒化物層および第２の酸化物層ならびにチャンネルインプラントを有する図５の半導体基板の断面図。 本発明の一実施形態によるゲートスタック形成後の図６の半導体基板の断面図。 本発明の一実施形態による半導体基板内にソース領域およびドレイン領域ならびに拡張領域を形成し、ゲートスタックの側壁に沿って側壁スペーサを形成した後の図７の半導体デバイスを示す図。

Claims (10)

1. 半導体基板（１２）と、
   前記半導体基板表面下の第１の所定の距離で前記半導体基板に均一に注入された第１の導電型を有する第１の高ドープ層（２６）と、
   前記半導体基板上に形成された第１の絶縁層（４０）と、
   前記第１の絶縁層上に形成された電荷蓄積層（３８）と、
   前記電荷蓄積層上に形成された第２の絶縁層（３６）と、
   前記基板の第１の所定の領域に注入された第２の導電型を有するソース（５２，５１）と、
   前記基板の第２の所定の領域に注入された第２の導電型を有するドレイン（５４，５３）と、
   前記第１の絶縁層のドレイン側のみに注入され、前記ドレインを通って、前記第１の絶縁層の縁部から第２の所定の距離だけ前記第１の絶縁層下に延在する前記第１の導電型を有する第２の高ドープ層（４６）とを有する半導体デバイス（１０）。
2. 前記第１の絶縁層の直下かつ前記第１の高ドープ層の上にある前記基板は、前記第１の高ドープ層のドーパント濃度より低いドーパント濃度を有する請求項１に記載の半導体デバイス。
3. 半導体デバイスの形成方法において、
   半導体基板（１２）を提供する工程と、
   第１の導電型を有する第１の高ドープ層（２６）を前記半導体基板の表面下の第１の所定の距離で前記半導体基板に注入する工程と、
   前記半導体基板上に第１の絶縁層（４０）を形成する工程と、
   前記第１の絶縁層上に電荷蓄積層（３８）を形成する工程と、
   前記電荷蓄積層上に第２の絶縁層（３６）を形成する工程と、
   第２の導電型を有するソース（５２，５１）を前記基板の第１の所定の領域に注入する工程と、
   前記第２の導電型を有するドレイン（５４，５３）を前記基板の第２の所定の領域に注入する工程と、
   前記第１の導電型を有する第２の高ドープ層（４６）を、前記第１の絶縁層のドレイン側のみにおいて、前記ドレインを通り、前記第１の絶縁層の縁部から第２の所定の距離だけ前記第１の絶縁層下に延在するように注入する工程とを有することを特徴とする方法。
4. 前記第２の高ドープ領域は、前記第２の所定の距離内におけるドーパント勾配を増大し、前記チャンネル領域内で比較的低いドーパント濃度を維持するように決定された角度で注入される請求項３に記載の方法。
5. 半導体基板（１２）と、
   前記半導体基板の表面下の第１の所定の距離で前記半導体基板に均一に注入された第１の導電型を有する高ドープ層（２６）と、
   前記半導体基板上に形成された酸化物−窒化物−酸化物構造（４０，３８，３６）と、
   前記酸化物−窒化物−酸化物構造上に形成されたゲート電極（３４）と、
   前記基板の第１の所定の領域に注入された第２の導電型を有するソース（５２，５１）と、
   前記基板の第２の所定の領域に注入された前記第２の導電型を有するドレイン（５４，５３）と、
   前記酸化物−窒化物−酸化物構造のドレイン側のみに注入され、前記ドレインを通って、前記酸化物−窒化物−酸化物構造の縁部から第２の所定の距離がけ前記酸化物−窒化物
   −酸化物構造の下に延在する前記第１の導電型を有する斜めハロー（４６）とを有する半導体デバイス（１０）。
6. 半導体基板（１２）における第１の導電型のウェル（２０）に不揮発性メモリーデバイス（７０）を形成する方法において、
   前記ウェルの表面から第１の深さまで、前記第１の導電型のドーパントを前記ウェルの第１の領域（７４）に注入する工程と、
   前記ウェルから第２の深さまで、第２の導電型のドーパントを前記第１の領域内の第２の領域（８６）に注入する工程であって、前記第１の深さが前記第２の深さより大きい工程と、
   前記第２の領域上に記憶素子（３８）を形成する工程と、
   前記記憶素子の上に制御ゲート（３４）を形成する工程と、
   前記制御ゲートに側方で隣接する第１および第２の領域に第３の領域（５２，５１）および第４の領域（５４，５３）を形成する工程であって、前記第３および第４の領域が前記第２の導電型のものである工程とを有することを特徴とする方法。
7. 半導体基板（１２）と、
   前記基板（１２）における第１の導電型のウェル（２０）と、
   前記ウェルにおいて、前記ウェルの表面から第１の深さまで延在し、第１の濃度の前記第１の導電型のドーパントおよび第２の濃度の第２の導電型のドーパントを有するチャンネル領域（８６）と、
   前記ウェルにおける、前記第１の深さから前記第１の深さより下方の第２の深さまで延在する、前記第１の導電型のＡＰＴ領域（７４）と、
   前記チャンネル領域上の記憶素子（３８）と、
   前記記憶素子上の制御ゲート（３４）と、
   前記制御ゲートに対して側方で隣接する前記ウェルにおける第３の領域（５２，５１）および第４の領域（５４，５３）であって、前記第２の導電型のものである第３および第４の領域とを有するメモリーデバイス（７０）。
8. 前記ウェルが、前記第１の濃度から前記第２の濃度を引いたものより大きい正味ドーピング濃度を有する請求項７に記載のメモリーデバイス。
9. 第１の導電型のウェルを有する半導体基板（１２）と、
   第１の濃度の前記第１の導電型のドーパントおよび第２の濃度の第２の導電型のドーパントを有する、前記ウェルの表面におけるチャンネル領域（８６）と、
   前記チャンネル領域の下に配置された前記第１の導電型のウェルにおけるＡＰＴ領域（７４）と、
   前記チャンネル領域上の記憶素子（３８）と、
   前記記憶素子上の制御ゲート（３４）と、
   前記チャンネルの第１の側に隣接する前記ウェルにおけるソース領域（５２，５１）であって、前記第２の導電型を有するソース領域と、
   前記チャンネルの第２の側に隣接する前記ウェルにおけるドレイン領域（５４，５３）であって、前記第２の導電型を有するドレイン領域と、
   前記ドレイン領域と前記ＡＰＴ領域との間に配置された前記ウェルにおける高濃度ドープ領域（４６）であって、前記第１の導電型を有する高濃度ドープ領域とを有するメモリーデバイス（７０）。
10. 半導体基板（１２）において第１の導電型のウェル（２０）に不揮発性メモリーデバイス（７０）を形成する方法であって、前記ウェルが分離領域（２２、２４）によって画定されており、該方法は、
    前記ウェルの少なくとも第１の深さまで第１の導電型のドーパントを注入して、ＡＰＴ領域（７４）を形成する工程と、
    前記ウェルの表面に第２の導電型のドーパントを注入して、前記ＡＰＴ領域の上方のチャンネル領域（８６）にチャンネルを形成する工程と、
    前記チャンネル領域（８６）上に記憶素子（３８）を形成する工程と、
    制御ゲート（３４）を、該制御ゲートの第１の側および前記制御ゲートの第２の側において前記分離領域から離間して、前記記憶素子上に形成する工程と、
    前記制御ゲートの第１の側と前記分離領域との間の領域にインプラントマスク（４２）を設ける工程と、
    前記インプラントマスクを前記制御ゲートの前記第１の側と前記分離領域との間に存在させながら、前記ウェルの表面に対して垂直方向から２０〜６０°の角度で、前記制御ゲートの前記第２の側と前記分離領域との間の領域を通って前記第１の導電型のドーパントを注入する工程と、
    前記制御ゲートの前記第１の側と前記分離領域との間にソース（５２，５１）を形成し、前記制御ゲートの前記第２の側と前記分離領域との間にドレイン領域を形成する工程とを有することを特徴とする方法。

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