JP2006019680A - 半導体記憶装置およびその製造方法並びに携帯電子機器 - Google Patents

半導体記憶装置およびその製造方法並びに携帯電子機器 Download PDF

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Abstract

【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。
【選択図】図２０

Description

本発明は、半導体記憶装置およびその製造方法並びに携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタからなる半導体記憶装置、およびその製造方法、並びにそのような半導体記憶装置を備えた携帯電子機器に関する。
従来の不揮発性メモリの代表として、フラッシュメモリを例として以下に説明する。図３２は、フラッシュメモリの一例の、概略の断面図である（例えば、特許文献１（特開平５−３０４２７７号公報）参照）。図３２中、９０１は半導体基板、９０２はフローティングゲート、９０３はワード線、９０４はソース線、９０５はビット線、９０６は素子分離領域、９０７は絶縁膜を、それぞれ示している。
上記フラッシュメモリは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。このようなフラッシュメモリをメモリセルとして配列して構成したメモリセルアレイにおいては、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
図３３は、上記フラッシュメモリのフローティングゲート９０２中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。上記フローティングゲート９０２中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向（図３３中の矢印方向）にほぼ平行移動する。
しかしながら、上記従来技術のフラッシュメモリでは、ワード線（ゲート電極）とチャネル領域との間にフローティングゲートがあるため、フローティングゲート９０２からの電荷漏れを防ぐため、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７の厚さ、および、フローティングゲート９０２とチャネル領域９０９とを隔てるゲート絶縁膜（絶縁膜９０７のフローティングゲートの部分））の厚さを薄くすることは困難であった。その結果、実効的なゲート絶縁膜は薄膜化困難であり、フラッシュメモリの微細化を阻害していた。
特開平５−３０４２７７号公報
本発明の課題は、微細化が容易な半導体記憶装置を提供することにある。
上記課題を解決するため、第１の発明の半導体記憶装置は、
半導体層と、
上記半導体層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
上記チャネル領域の両側に形成された第２導電型の拡散領域と、
上記チャネル領域と上記メモリ機能体との界面付近における上記チャネル領域に形成された第１導電型の第１領域と、
上記チャネル領域と上記ゲート絶縁膜との界面付近における上記チャネル領域に形成された第１導電型の第２領域と
を備え、
上記第１領域に第１導電型を与える不純物の濃度は、上記第２領域に第１導電型を与える不純物の濃度に比べて実効的に薄いことを特徴としている。
上記構成の半導体記憶装置によれば、上記ゲート電極の両側には、電荷を保持する機能を有するメモリ機能体が形成されている。このメモリ機能体はゲート絶縁膜とは分離されている。つまり、上記メモリ機能体はゲート絶縁膜と独立して形成されている。このため、上記ゲート絶縁体を薄膜化して短チャネル効果を抑制することができる。したがって、上記半導体記憶装置を微細化することができる。
また、上記ゲート電極の両側にメモリ機能体を形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、一方の上記メモリ機能体と他方の上記メモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、上記第１領域に第１導電型を与える不純物の濃度を、第２領域に第１導電型を与える不純物の濃度に比べて実効的に薄くするから、書き換えによるメモリウィンドウの減少が抑制される。したがって、読出し速度を向上させることができ、書き換え可能回数を増加させることができる。
また、上記第１領域に第１導電型を与える不純物の濃度を、第２領域に第１導電型を与える不純物の濃度に比べて実効的に薄くするから、製造プロセスのばらつきによる特性ばらつきを抑制することでき、歩留まりを向上させることができる。
第２の発明の半導体記憶装置は、
半導体層と、
上記半導体層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
上記チャネル領域の両側に形成された第２導電型の拡散領域と
を備え、
上記チャネル領域に第１導電型を与える不純物の濃度は、上記チャネル領域と上記拡散領域とのＰＮ接合から上記ゲート絶縁膜下の領域に近づくにしたがって実効的に濃くなることを特徴としている。
上記構成の半導体記憶装置によれば、上記ゲート電極の両側には、電荷を保持する機能を有するメモリ機能体が形成されている。このメモリ機能体はゲート絶縁膜とは分離されている。つまり、上記メモリ機能体はゲート絶縁膜と独立して形成されている。このため、上記ゲート絶縁体を薄膜化して短チャネル効果を抑制することができる。したがって、上記半導体記憶装置を微細化することができる。
また、上記ゲート電極の両側にメモリ機能体を形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、一方の上記メモリ機能体と他方の上記メモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、上記チャネル領域に第１導電型を与える不純物の濃度を、チャネル領域と拡散領域とのＰＮ接合からゲート絶縁膜下の領域に近づくにしたがって実効的に濃くするから、書き換えによるメモリウィンドウの減少が抑制される。したがって、読出し速度を向上させることができ、書き換え可能回数を増加させることができる。
また、上記チャネル領域に第１導電型を与える不純物の濃度を、チャネル領域と拡散領域とのＰＮ接合からゲート絶縁膜下の領域に近づくにしたがって実効的に濃くするから、製造プロセスのばらつきによる特性ばらつきを抑制することでき、歩留まりを向上させることができる。
第３の発明の半導体記憶装置は、
半導体層と、
上記半導体層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
上記チャネル領域の両側に形成された第２導電型の拡散領域と
を備え、
上記ゲート電極の電位と上記拡散領域の電位とを等しくしたときに、上記チャネル領域と上記拡散領域とのＰＮ接合に形成された空乏層と、上記ゲート電極下に形成された空乏層とが、上記チャネル領域と上記メモリ機能体との界面付近でつながることを特徴としている。
上記構成の半導体記憶装置によれば、上記ゲート電極の両側には、電荷を保持する機能を有するメモリ機能体が形成されている。このメモリ機能体はゲート絶縁膜とは分離されている。つまり、上記メモリ機能体はゲート絶縁膜と独立して形成されている。このため、上記ゲート絶縁体を薄膜化して短チャネル効果を抑制することができる。したがって、上記半導体記憶装置を微細化することができる。
また、上記ゲート電極の両側にメモリ機能体を形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、上記一方のメモリ機能体と他方のメモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、上記ゲート電極の電位と拡散領域の電位とを等しくしたときに、チャネル領域と拡散領域とのＰＮ接合に形成された空乏層と、ゲート電極下に形成された空乏層とが、チャネル領域とメモリ機能体との界面付近でつながるようにするから、書き換えによるメモリウィンドウの減少が抑制される。したがって、読出し速度を向上させることができ、書き換え可能回数を増加させることができる。
また、上記ゲート電極の電位と拡散領域の電位とを等しくしたときに、チャネル領域と拡散領域とのＰＮ接合に形成された空乏層と、ゲート電極下に形成された空乏層とが、チャネル領域とメモリ機能体との界面付近でつながるようにするから、製造プロセスのばらつきによる特性ばらつきを抑制することでき、歩留まりを向上させることができる。
一実施形態の半導体記憶装置では、上記第１領域下に形成され、上記第１領域に接する第３領域を備え、上記第３領域に第１導電型を与える不純物の濃度は、上記第２領域に第１導電型を与える不純物の濃度に比べて実効的に濃くなっている。
上記実施形態の半導体記憶装置によれば、上記第１領域の下部に接する第３領域に第１導電型を与える不純物の濃度を、第２領域に第１導電型を与える不純物の濃度に比べて実効的に濃くするから、書き換え動作時のホットキャリアの発生効率を高くすることができる。したがって、書き換え動作の繰り返しに起因する劣化を抑制することができ、かつ、書き換え動作を高速にすることができる。
一実施形態の半導体記憶装置では、上記第３領域の深さ１０ｎｍ〜８０ｎｍの部分に与えるに第１導電型を与える不純物の濃度は、上記第３領域の他の部分に第１導電型を与える不純物の濃度に比べて実効的に濃くなっている。
上記実施形態の半導体記憶装置によれば、上記第３領域の深さ１０ｎｍ〜８０ｎｍの部分に与えるに第１導電型を与える不純物の濃度を、第３領域の他の部分に第１導電型を与える不純物の濃度に比べて実効的に濃くするから、半導体層とメモリ機能体との界面付近のチャネル領域の不純物濃度を十分に薄くし、かつ、発生したホットキャリアが効率よくメモリ機能体に注入することができる。したがって、したがって、書き換え動作の繰り返しに起因する劣化を確実に抑制することができる、かつ、書き換え動作を確実に高速にすることができる。
一実施形態の半導体記憶装置では、上記拡散領域下に形成され、上記拡散領域に接する第４領域を備え、上記第４領域に第１導電型を与える不純物の濃度は、上記第２領域に第１導電型を与える不純物の濃度に比べて実効的に薄くなっている。
上記実施形態の半導体記憶装置によれば、上記拡散領域の下部に接する第４領域に第１導電型を与える不純物の濃度を、第２領域に第１導電型を与える不純物の濃度に比べて実効的に薄くすることによって、第２導電型の拡散領域に関する接合容量を大幅に低減することができるので、読出動作の速度を高速にすることができる。したがって、書き換え動作の繰り返しに起因する劣化を抑制することができ、かつ、書き換え動作を高速にすることができる。
一実施形態の半導体記憶装置では、上記ゲート絶縁膜は、シリコン酸化膜の比誘電率よりも大きな比誘電率を持つ誘電体膜を含んでいる。
上記実施形態の半導体記憶装置によれば、上記ゲート絶縁膜が、シリコン酸化膜の比誘電率よりも大きな比誘電率を持つ誘電体膜を含むことにより、物理膜厚が厚いままにゲート絶縁膜の等価酸化膜厚を薄くすることが可能となる。つまり、上記ゲート絶縁膜の電気特性を劣化させずに、ゲート絶縁膜としての実効的な厚みを薄くすることが可能となる。
したがって、上記ゲート絶縁膜の耐圧を保ったまま、ゲート絶縁膜の等価酸化膜厚を薄くて、更に短チャネル効果を抑制することができる。その結果、従来の半導体記憶装置に比べて微細化が容易な本発明の半導体記憶装置を、更に劇的に微細化することができる。
一実施形態の半導体記憶装置では、上記誘電体膜はハフニウム化合物からなっている。
上記実施形態の半導体記憶装置によれば、上記誘電体膜をハフニウム化合物で構成することにより、半導体装置を微細化しても高い比誘電率を維持できる。したがって、上記半導体記憶装置を微細化しても読出電流を増大して読出動作を高速化することができる。
また、上記ハフニウム化合物は熱的安定性が高いため、シリコンプロセスとの親和性が高いため、製造プロセスが容易となる。
第４の発明の半導体記憶装置は、
半導体層と、
上記半導体層上に形成された単一のゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
上記チャネル領域の両側に形成された第２導電型の拡散領域を備え、
上記ゲート絶縁膜は、第１の絶縁膜と、上記第１の絶縁膜上に形成され、上記第１の絶縁膜の比誘電率よりも高い比誘電率の第２絶縁膜とを含むことを特徴としている。
上記構成の半導体記憶装置によれば、上記ゲート電極の両側には、電荷を保持する機能を有するメモリ機能体が形成されている。このメモリ機能体はゲート絶縁膜とは分離されている。つまり、上記メモリ機能体はゲート絶縁膜と独立して形成されている。このため、上記ゲート絶縁体を薄膜化して短チャネル効果を抑制することができる。したがって、上記半導体記憶装置を微細化することができる。
また、上記ゲート電極の両側にメモリ機能体を形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、一方の上記メモリ機能体と他方の上記メモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、上記ゲート絶縁膜が、第１の絶縁膜と、この第１の絶縁膜上に形成され、第１の絶縁膜の比誘電率よりも高い比誘電率の第２絶縁膜とを含むことにより、ゲート絶縁膜の等価酸化膜厚を薄くしつつ、ゲート絶縁膜と半導体層との界面を高品位に保つことが可能となる。すなわち、比誘電率が高い第２の絶縁膜と半導体層とが直接接する場合よりも、比誘電率が高い第２の絶縁膜と半導体層との間に、比誘電率が低い第１の絶縁膜を形成する場合の方が、電荷の移動度を向上し、界面の劣化を抑制することができる。したがって、上記半導体記憶装置の読出動作速度を向上させることができ、信頼性を向上させることができる。
第５の発明の半導体記憶装置の製造方法は、上記第１の発明の半導体記憶装置の製造方法であって、上記ゲート電極を形成した後、第２導型を与える不純物を上記半導体層に注入した後、上記メモリ機能体を形成することを特徴としている。
上記構成の半導体記憶装置の製造方法によれば、上記メモリ機能体を形成する前に、第２導型を与える不純物を半導体層に注入することにより、上記第１，第２領域を自己整合的に形成することができる。したがって、読出し速度が高速で、書き換え回数が多い半導体記憶装置を容易に形成することができる。
第６の発明の半導体記憶装置の製造方法は、上記第１の発明の半導体記憶装置の製造方法であって、上記ゲート電極を形成した後、第１導電型を与える不純物を上記半導体層に注入すると共に、上記第１導電型を与える不純物よりも浅くなるように、第２導型を与える不純物を与える不純物を上記半導体層に注入した後、上記メモリ機能体を形成することを特徴としている。
上記構成の半導体記憶装置の製造方法によれば、上記メモリ機能体を形成する前に、第１導電型を与える不純物を上記半導体層に注入すると共に、上記第１導電型を与える不純物よりも浅くなるように、第２導型を与える不純物を与える不純物を上記半導体層に注入することにより、上記第１〜第３領域を自己整合的に形成することができる。したがって、書き換え動作の繰り返しに起因する劣化を抑制することでき、かつ、書き換え動作を高速にできる半導体記憶装置を容易に形成することができる。
一実施形態の半導体記憶装置の製造方法では、上記第２導型を与える不純物はアンチモンである。
上記実施形態の半導体記憶装置の製造方法によれば、上記第２導型を与える不純物はアンチモンであるから、書き換え動作の繰り返しに起因する劣化をより良好に抑制することができ、かつ、書き換え動作をより高速にすることができる。
第６の発明の携帯電子機器は、上記第１〜第３の発明のいずれか１つに記載の半導体記憶装置を備えたことを特徴としている。
上記構成の携帯電子機器によれば、上記第１〜第３の発明のいずれか１つに記載の半導体記憶装置を備えていることにより、例えば制御回路の製造コストが削減できる。したがって、携帯電子機器自体のコストを削減することができる。もしくは、上記制御回路に含まれる例えば不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
第１の発明の半導体記憶装置は、メモリ機能体はゲート絶縁膜と独立して形成されていることによって、ゲート絶縁体を薄膜化して短チャネル効果を抑制することができるから、半導体記憶装置を微細化することができる。
また、上記メモリ機能体をゲート電極の両側に形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、上記一方のメモリ機能体と他方のメモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、上記メモリ機能体とチャネル領域との界面付近におけるチャネル領域に形成された第１導電型の第１領域の不純物濃度を、ゲート絶縁膜とチャネル領域との界面付近におけるチャネル領域に形成された第１導電型の第２領域の不純物濃度を実効的に薄くするから、書き換えによるメモリウィンドウの減少が抑制される。したがって、読出し速度を向上させることができ、書き換え可能回数を増加させることができる。
また、上記メモリ機能体とチャネル領域との界面付近におけるチャネル領域に形成された第１導電型の第１領域の不純物濃度を、ゲート絶縁膜とチャネル領域との界面付近におけるチャネル領域に形成された第１導電型の第２領域の不純物濃度を実効的に薄くするから、製造プロセスのばらつきによる特性ばらつきを抑制することでき、歩留まりを向上させることができる。
第２の発明の半導体記憶装置は、メモリ機能体はゲート絶縁膜と独立して形成されていることによって、ゲート絶縁体を薄膜化して短チャネル効果を抑制することができるから、半導体記憶装置を微細化することができる。
また、上記メモリ機能体をゲート電極の両側に形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、上記一方のメモリ機能体と他方のメモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、チャネル領域に第１導電型を与える不純物の濃度を、チャネル領域と拡散領域とのＰＮ接合からゲート絶縁膜下の領域に近づくにしたがって実効的に濃くすることによって、書き換えによるメモリウィンドウの減少が抑制されるから、読出し速度を向上させることができ、書き換え可能回数を増加させることができる。
また、上記チャネル領域に第１導電型を与える不純物の濃度を、チャネル領域と拡散領域とのＰＮ接合からゲート絶縁膜下の領域に近づくにしたがって実効的に濃くするから、製造プロセスのばらつきによる特性ばらつきを抑制することでき、歩留まりを向上させることができる。
第３の発明の半導体記憶装置は、メモリ機能体はゲート絶縁膜と独立して形成されていることによって、ゲート絶縁体を薄膜化して短チャネル効果を抑制することができるから、半導体記憶装置を微細化することができる。
また、上記メモリ機能体をゲート電極の両側に形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、上記一方のメモリ機能体と他方のメモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、上記ゲート電極の電位と拡散領域の電位とを等しくしたときに、チャネル領域と拡散領域とのＰＮ接合に形成された空乏層と、ゲート電極下に形成された空乏層とが、チャネル領域とメモリ機能体との界面付近でつながるようにするから、書き換えによるメモリウィンドウの減少が抑制される。したがって、読出し速度を向上させることができ、書き換え可能回数を増加させることができる。
また、上記ゲート電極の電位と拡散領域の電位とを等しくしたときに、チャネル領域と拡散領域とのＰＮ接合に形成された空乏層と、ゲート電極下に形成された空乏層とが、チャネル領域とメモリ機能体との界面付近でつながるようにするから、製造プロセスのばらつきによる特性ばらつきを抑制することでき、歩留まりを向上させることができる。
第４の発明の半導体記憶装置は、メモリ機能体はゲート絶縁膜と独立して形成されていることによって、ゲート絶縁体を薄膜化して短チャネル効果を抑制することができるから、半導体記憶装置を微細化することができる。
また、上記メモリ機能体をゲート電極の両側に形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
また、上記一方のメモリ機能体と他方のメモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書換え時の干渉が効果的に抑制することができる。
また、上記ゲート絶縁膜が、第１の絶縁膜と、この第１の絶縁膜上に形成され、第１の絶縁膜の比誘電率よりも高い比誘電率の第２絶縁膜とを含むことによって、ゲート絶縁膜の等価酸化膜厚を薄くしつつ、ゲート絶縁膜と半導体層との界面を高品位に保つことが可能となるので、半導体記憶装置の読出動作速度を向上させることができ、信頼性を向上させることができる。
まず、本発明の半導体記憶装置に用いるメモリ素子について、以下にその概略を説明する。
本発明の半導体記憶装置に用いるメモリ素子は、主として、拡散領域である第１導電型の領域と、第２導電型の領域と、第１および第２導電型の領域の境界を跨って配置された電荷蓄積領域と、ゲート絶縁膜を介して設けられたゲート電極（またはワード線）とから構成されるか、あるいは、主として、半導体層と、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極（またはワード線）と、ゲート電極（またはワード線）の両側に形成されたメモリ機能体と、チャネル領域と、チャネル領域の両側に配置された拡散領域から構成される。ここで、上記チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極（またはワード線）直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域を意味する。
このメモリ素子は、１つの電荷保持膜に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、このメモリ素子は、必ずしも４値またはそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
本発明の半導体記憶装置は、半導体層としての半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon on Insulator）基板、ＳＯＳ(Silicon on Sapphire)基板または多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板または表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板または半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶またはアモルファスのいずれであってもよい。
この半導体層には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（Local Oxidation of Silicon）膜、トレンチ酸化膜、ＳＴＩ（Shallow Trench Isolation）膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型またはＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。半導体層およびウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
ゲート絶縁膜または絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
ゲート電極またはワード線は、ゲート絶縁膜上に、通常、半導体装置に使用されるような形状、または、下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、単層または多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。すなわち、単一のゲート電極とは、単層の導電膜、または、分離されることなく一体形状として形成される多層の導電膜を指す。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体記憶装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
メモリ機能体は、少なくとも、電荷を保持する機能（「電荷保持機能」）を有する。換言すると、メモリ機能体は電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜または領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
シリコン窒化膜などの電荷保持機能を有する絶縁体を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
さらに、記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁体は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在していてもよい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中に絶縁体をドット状に分散させてもよい。
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ(チタン酸ジルコン酸鉛)、ＰＬＺＴ(ランタン・ドープジルコン酸チタン酸鉛)等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。したがって、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
つまり、メモリ機能体は、電荷を逃げにくくする領域または電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
メモリ機能体に含まれる電荷保持膜は、直接または絶縁膜を介してゲート電極の両側に形成されており、また、ゲート絶縁膜または絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
電荷保持膜として導電膜または半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層またはウェル領域と逆導電型を有する。拡散領域と半導体層またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース・ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜または領域、特に、電荷蓄積領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置に用いるメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
拡散領域がゲート端からオフセットされて配置される場合は、２つの拡散領域の一方のみがオフセットしていてもよいが、両方の拡散領域がオフセットしていることが好ましい。
拡散領域の両方がオフセットしている場合、１つのメモリ素子で２ビットの情報を記憶させることが可能となる。また、拡散領域の両方がオフセットしていることにより、拡散領域の一方のみがオフセットしている場合に比べて短チャネル効果を極めて効果的に抑制することができる。更にまた、拡散領域の一方のみがオフセットしている場合に必要となるプロセスが削減され、上記プロセスを付加するために必要とされるマージンが不要となる。以上のことから明らかなように、両方の拡散領域がオフセットしていることにより、メモリ素子およびメモリセルアレイの微細化が容易となり、より高集積化が可能となり、製造コストを削減することができる。
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
本発明の半導体記憶装置に用いるメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極またはワード線の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極またはワード線を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜または積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ形状に残す方法；絶縁膜または電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ形状に残し、さらに電荷保持膜または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ形状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、上記単層膜または積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極または電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
以下、上記メモリ素子の形成方法の一例について説明する。
まず、公知の手順で、半導体基板上にゲート絶縁膜およびゲート電極を形成する。続いて、上記半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を、熱酸化法により形成し、またはＣＶＤ（Chemical Vapor Deposition）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ形状に形成する。
その後、上記ゲート電極およびサイドウォールスペーサ形状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
本発明の半導体記憶装置に用いるメモリ素子を配列してメモリセルアレイを構成する場合、メモリ素子の最良の形態は、例えば、次の要件（１）〜（１０）を全て満たすものである。
（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する。
（２）上記ワード線の両側にはそれぞれ、このワード線に沿って連続して延びるメモリ機能体が形成されている。
（３）メモリ機能体内で電荷を蓄積する機能を有する材料が絶縁体、特にシリコン窒化膜である。
（４）メモリ機能体はＯＮＯ（Oxide Nitride Oxide）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している。
（５）メモリ機能体中のシリコン窒化膜はワード線およびチャネル領域とシリコン酸化膜で隔てられている。
（６）メモリ機能体内で電荷を蓄積する機能を有する領域（例えば、シリコン窒化膜からなる領域）と拡散層とがオーバーラップしている。
（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる。
（８）１個のメモリ素子の書込みおよび消去動作は単一のワード線により行なう。
（９）メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がない。
（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する。
本発明の半導体記憶装置にも用いるメモリ素子は、無論、必ずしも要件（１）〜（１０）を全て満たす必要はなく、要件（１）〜（１０）のうち１つでも満たすものであってもよい。
上記要件（１）〜（１０）のうち複数の要件を満たす場合、特に好ましい組み合わせが存在する。例えば、要件（３）メモリ機能体内で電荷を蓄積する機能を有する材料が絶縁体、特にシリコン窒化膜である、要件（９）メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がなく、要件（６）メモリ機能体内で電荷を蓄積する機能を有する領域（例えば、シリコン窒化膜からなる領域）と拡散層とがオーバーラップしている、場合である。つまり、本発明の半導体記憶装置にも用いるメモリ素子が、要件（３）、（９）および（６）を満たしている場合は特に好ましい。
上記要件（３）および要件（９）を満たす場合には、以下のような非常に大きな効果を得ることができる。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、またはメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
また、メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要が無くなる。例えば、複数のメモリセルで共有される１本のワード線の両側にワード線に沿って連続して形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化できる効果がある。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
更に、メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
更にまた、非常に重要な設計事項として、要件（３）および（９）を満たす場合であって、さらに要件（６）を満たす場合には、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書込みおよび消去動作が行なわれることを確認した。この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
以上より、本発明の半導体記憶装置にも用いるメモリ素子は、要件（３）、（９）および（６）を満たすことが特に好ましいのである。
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極（書き込み電極）との容量カップリングにより書込み補助を行なうからである。
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込みおよび消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
なお、メモリ素子を複数個配列したメモリセルアレイの場合、単一のワード線の両側にそれぞれ、１種類以上の絶縁体材料からなるメモリ機能体を形成し、このワード線と、このワード線の各側に形成された２つのメモリ機能体を複数のメモリ素子によって共有することが好ましい。なお、「単一のワード線」の定義は前述したとおりである。
このような構成をとった場合、実質上上記要件（３）、（９）および（６）を満たしているので、メモリ素子を複数個配列したメモリセルアレイとなった場合においても、上記効果を奏することとなる。また、上記メモリ素子の情報の書換えを行なう際に選択されるワード線が、上記単一のワード線のみであれば、メモリ動作に要するワード線の本数を最小とすることができるので、メモリセルアレイを高密度に集積化することができる。
本発明の半導体記憶装置は、論理素子または論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータまたは他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ（Personal Handy−phone System:パーソナル・ハンディホン・システム）、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ(Audio Visual)機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路またはデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
以下に、本発明の半導体記憶装置および携帯電子機器の実施の形態を図面に基づいて詳細に説明する前に、まずこの発明をより理解し易くするために参考例を説明する。
（第１参考例）
本発明の第１参考例の半導体記憶装置は、図１に示すような、不揮発性メモリ素子の一例としてのメモリ素子１を備える。このメモリ素子１は、半導体基板１０１の表面に形成されたＰ型のウェル領域１０２上にゲート絶縁膜１０３を介して単一のゲート電極１０４が形成されている。
ゲート電極１０４の上面および側面は、電荷を保持するトラップ準位を有する電荷保持膜となるシリコン窒化膜１０９で覆われている。このシリコン窒化膜１０９に関してゲート電極１０４の側面に接触する部分、つまり、シリコン窒化膜１０９の両側壁部分が、それぞれ実際に電荷を蓄積して保持するメモリ機能体１０５ａ，１０５ｂとなっている。ゲート電極１０４の両側であってＰ型のウェル領域１０２内に、それぞれソース領域またはドレイン領域として機能するＮ型の拡散領域１０７ａ，１０７ｂが形成されている。拡散領域１０７ａ，１０７ｂは、オフセット構造を有している。つまり、拡散領域１０７ａ，１０７ｂはゲート電極下領域１２１には達していない。つまり、拡散領域１０７ａ，１０７ｂはゲート電極下領域１２１には達しておらず、ゲート電極下領域１２１と拡散領域１０７ａ，１０７ｂとを隔てるオフセット領域１２０，１２０が、メモリ機能体１０５ａ，１０５ｂの下方に位置している。オフセット領域１２０，１２０にＰ型を与える不純物の濃度は、ゲート電極下領域１２１にＰ型を与える不純物の濃度に比べて実効的に薄くなっている。上記ゲート電極下領域１２１とオフセット領域１２０，１２０とで、チャネル領域１２２を構成している。
なお、実質的に電荷を保持するメモリ機能体１０５ａ，１０５ｂは、ゲート電極１０４の両側に位置している。したがって、ゲート電極１０４の両側にのみシリコン窒化膜が形成されていればよい。つまり、上記シリコン窒化膜１０９のゲート電極１０４上の部分はなくてもよい。
また、ゲート電極１０４の両側に、メモリ機能体として絶縁膜を形成してもよい。この場合、上記絶縁膜は、ナノメートルサイズの導電体または半導体からなる微粒子が散点状に分布する構造を有している。上記微粒子が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、上記微粒子の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。
さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ形状に形成されていてもよい。
上記半導体記憶装置は、図２に示すメモリ素子２を備えてもよい。このメモリ素子２が図１のメモリ素子１と異なるのは、第１，第２のメモリ機能体１３１ａ，１３１ｂのそれぞれは、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１１３が、シリコン酸化膜１１１，１１２に挟まれた構造を有しているという点である。図２に示すように、シリコン窒化膜１１３がシリコン酸化膜１１１とシリコン酸化膜１１２で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。
なお、図２において、シリコン窒化膜１１３を強誘電体に置き換えてもよい。
以下、上記メモリ素子２の書込み動作原理を、図３および図４を用いて説明する。なお、ここでは、第１，第２のメモリ機能体１３１ａ，１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、説明は省略するが、上記動作原理はメモリ素子１についても同様である。
ここで、書込みとは、メモリ素子２がＮチャネル型である場合には、第１，第２のメモリ機能体１３１ａ，１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、ゲート電極１０４をワード線ＷＬに接続すると共に、第１，第２の拡散領域１０７ａ，１０７ｂを第１，第２のビット線ＢＬ１，ＢＬ２に接続して、Ｎ型の第１の拡散領域１０７ａをソース領域とし、Ｎ型の第２の拡散領域１０７ｂをドレイン領域とする。例えば、第１の拡散領域１０７ａおよびＰ型のウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧印加を行うと、反転層２２６が、第１の拡散領域１０７ａ（ソース領域）から伸びるが、第２の拡散領域１０７ｂ（ドレイン領域）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン領域）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース領域とし、第１の拡散領域１０７ａをドレイン領域とする。例えば、第２の拡散領域１０７ｂおよびＰ型のウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース領域とドレイン領域とを入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
次に、メモリ素子２の消去動作原理を図５および図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の消去方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば＋５Ｖ）、Ｐ型のウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型のウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらに、ゲート電極１０４に負電圧（例えば−５Ｖ）を印加する。このとき、上記ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極１０４の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型のウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引き込まれる結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき、第２の拡散領域１０７ｂには０Ｖを印加すればよい。
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合、上記第１の消去方法において、第１の拡散領域１０７ａと第２の拡散領域１０７ｂとの電位を入れ替えればよい。例えば、第２の拡散領域１０７ｂに正電圧（例えば＋５Ｖ）、第１の拡散領域１０７ａおよびＰ型のウェル領域１０２に０Ｖ、ゲート電極１０４に負電圧（例えば−５Ｖ）を印加すればよい。
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の消去方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば−４Ｖ）、Ｐ型のウェル領域１０２に正電圧（例えば＋０．８Ｖ）を印加する。このとき、Ｐ型のウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型のウェル領域１０２に電子が注入される。注入された電子は、Ｐ型のウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、そのＰＮ接合において、電子−ホール対を発生させる。つまり、Ｐ型のウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型のウェル領域１０２に注入された電子がトリガーとなって、第１の拡散領域１０７ａとＰ型のウェル領域１０とのＰＮ接合でホットホールが発生する。このＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引き込まれる結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
上記第２の消去方法によれば、Ｐ型のウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極１０４によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の消去方法はその欠点を補い、低電圧で消去動作を実現することができる。
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、第１の拡散領域１０７ａに＋４Ｖを印加するだけであった。このように、上記第２の消去方法は、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
また、上記第１の消去方法と第２の消去方法とのどちらにおいても、メモリ素子２の過消去は起きにくい。ここで、過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。このような過消去は、フラッシュメモリを代表とするＥＥＰＲＯＭ(ElectricallyErasableProgrammableRead−OnlyMemory：電気的消去書込み可能な読み出し専用メモリ)では大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、上記メモリ素子１，２では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起き難くなっている。
次に、メモリ素子２の読み出し動作原理を図７を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース領域とし、第２の拡散領域１０７ｂをドレイン領域として、メモリ素子２をトランジスタ動作させる。例えば、第１の拡散領域１０７ａおよびＰ型のウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。このとき、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第１のメモリ機能体１３１ａにおける電荷蓄積の状態について、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース領域とし、第１の拡散領域１０７ａをドレイン領域として、メモリ素子２をトランジスタ動作させる。図示しないが、例えば、第２の拡散領域１０７ｂおよびＰ型のウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
なお、ゲート電極１０４で覆われないチャネル領域１２２が残されている場合、つまり、オフセット領域１２０が存在する場合、オフセット領域１２０においては、第１，第２のメモリ機能体１３１ａ，１３１ｂの余剰電荷の有無によって、反転層が消失、または、反転層が形成される。その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読み出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読み出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
第１，第２の拡散領域１０７ａ，１０７ｂがゲート電極１０４端に達している場合であっても、つまり、第１，第２の拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりメモリ素子２の閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読み出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、第１，第２の拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしていないほうが好ましい。つまり、その場合、オフセット領域１２０が存在するほうが好ましい。
以上のような動作原理により、１トランジスタ当り選択的に２ビットの書込み、消去および読み出しが可能となる。また、複数のメモリ素子２を配列して、ゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続することにより、メモリセルアレイを構成することができる。
また、上述した動作方法では、ソース領域とドレイン領域を入れ替えることによって、１つのメモリ素子２に２ビットの書込みおよび消去をさせているが、ソース領域とドレイン領域とを固定して、１つのメモリ素子２を１ビットメモリとして動作させてもよい。この場合、ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、本参考例の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
なお、図３〜図７においては、オフセット領域１２０の図示は省略している。
また、図面の記載において、同一の材料および物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体記憶装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
（第２参考例）
本発明の第２参考例の半導体記憶装置におけるメモリ素子は、図８に示すように、第１，第２のメモリ機能体２６１，２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
第１，第２のメモリ機能体２６１，２６２は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と、絶縁膜とを含んでいるのが好ましい。上記メモリ素子では、電荷をトラップする準位を有するシリコン窒化膜２４２を電荷保持膜の一例として用いると共に、電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１，２４３を絶縁膜の一例として用いている。第１，第２のメモリ機能体２６１，２６２が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、第１，第２のメモリ機能体２６１，２６２が電荷保持膜と絶縁膜とを含む場合は、第１，第２のメモリ機能体２６１，２６２が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１，２４３で挟まれた構造、つまりＯＮＯ構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
また、第１，第２のメモリ機能体２６１，２６２における電荷を保持するシリコン窒化膜２４２は、第１，第２の拡散領域２１２，２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、第１，第２の拡散領域２１２，２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。
また、図８において、２１１はＰ型の半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２１２はＮ型の第１の拡散領域、２１３はＮ型の第２の拡散領域、２７０はゲート電極下領域、２７１はオフセット領域、２７２はチャネル領域、２８１はシリコン窒化膜２４２の水平領域である。このオフセット領域２７１は、ゲート電極２１７と第１，第２の拡散領域２１２，２１３とのオフセット領域である。そして、ゲート電極下領域２７０とオフセット領域２７１とがチャネル領域２７２を構成している。チャネル領域は、第１の拡散領域２１２と第２の拡散領域２１３との間に存在する。つまり、上記チャネル領域の一方の側方に第１の拡散領域２１２が形成され、上記チャネル領域の他方の側方に第２の拡散領域２１３が形成されている。また、第１，第２のメモリ機能体２６１，２６２は、シリコン窒化膜２４２の水平領域２８１に情報を記憶する。この水平領域２８１は、シリコン窒化膜２４２において半導体基板２１１の表面に対して略平行に延びている領域である。
第１，第２のメモリ機能体２６１，２６２における電荷を保持する領域であるシリコン窒化膜２４２と、第１，第２の拡散領域２１２，２１３とがオーバーラップすることにより奏する効果について説明する。
図９は、第２のメモリ機能体２６２周辺部の拡大図である。図９に示すように、第２のメモリ機能体２６２周辺部において、ゲート電極２１７と第２の拡散領域２１３とのオフセット量をＷ１とし、ゲート電極２１７のチャネル長方向（図中左右方向）の切断面における第２のメモリ機能体２６２の幅をＷ２とすると、第２のメモリ機能体２６２と第２の拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、第２のメモリ機能体２６２のうちシリコン窒化膜２４２で構成された第２のメモリ機能体２６２が、第２の拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
図９では、第２のメモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側の第２のメモリ機能体２６２の端と一致しているため、第２のメモリ機能体２６２の幅をＷ２として定義した。
なお、図１０に示すように、シリコン窒化膜２４２とシリコン酸化膜１２４１，１２４３とで第２のメモリ機能体１２６２を構成した場合、第２のメモリ機能体１２６２におけるゲート電極２１７とは反対側の端と、シリコン窒化膜２４２ａにおけるゲート電極２１７とは反対側の端とが一致しなくなる。つまり、第２のメモリ機能体１２６２の図中右側の端と、シリコン窒化膜２４２の図中右側の端とが一致しなくなる。このような場合、第２のメモリ機能体１２６２のゲート電極２１７側の端から、シリコン窒化膜２４２ａにおけるゲート電極２１７とは反対側の端までをＷ２と定義すればよい。
図１１は、図９のメモリ素子の構造において、Ｗ２を１００ｎｍに固定し、Ｗ１を変化させたときのドレイン電流Ｉｄの変化を示している。ここで、ドレイン電流Ｉｄは、第２のメモリ機能体２６２を消去状態（ホールが蓄積されている）とし、第１の拡散領域２１２をソース領域とし、第２の拡散領域２１３をドレイン領域として、デバイスシミュレーションにより求めた。
図１１から明らかなように、Ｗ１が１００ｎｍ以上のときには、つまり、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしないときには、ドレイン電流Ｉｄが急速に減少している。ドレイン電流値は、読み出し動作速度にほぼ比例するので、Ｗ１を１００ｎｍ以上にするとメモリ素子の性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流Ｉｄの減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域（第１，第２の拡散領域２１１，２１３）とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍおよび１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と第１，第２の拡散領域２１２，２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読み出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として１００ｎｍとした場合に比べて、Ｗ１を設計値として６０ｎｍとした場合の方が、読み出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
図９に示すように、第１のメモリ機能体２６１の水平領域２８１に記憶された情報の読み出しは、上記第１参考例と同様に、第１の拡散領域２１２をソース領域とし、第２の拡散領域２１３をドレイン領域として、チャネル領域２７２中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。つまり、第１，第２のメモリ機能体２６１，２６２のうちの一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域２７２内であって、第１，第２のメモリ機能体２６１，２６２のうちの他方に近い領域に形成させるのが好ましい。このようにすることにより、第１，第２のメモリ機能体２６１，２６２のうちの他方の記憶状況の如何にかかわらず、第１，第２のメモリ機能体２６１，２６２のうちの一方の記憶情報を感度よく検出することができる。したがって、第１，第２のメモリ機能体２６１，２６２のうちの一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域２７２内であって、第１，第２のメモリ機能体２６１，２６２のうちの他方に近い領域に形成させることは、２ビット動作を可能にする大きな要因となる。
一方、第１，第２のメモリ機能体２６１，２６２のうちの一方のみに情報を記憶させて使用する場合、または、第１のメモリ機能体２６１と第２のメモリ機能体２６２とを同じ記憶状態にして使用する場合には、情報の読み出し時に必ずしもピンチオフ点を形成しなくてもよい。
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。上記ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作および読み出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
また、メモリ機能体は、ゲート絶縁膜の表面に対して略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、半導体基板の表面から略等しい距離に位置するように配置されることが好ましい。半導体基板の表面に対して略平行な上面を有する電荷保持膜の一例としは、図１２に示す第２のメモリ機能体２２６２のシリコン窒化膜２２４２がある。この第２のメモリ機能体２２６２はシリコン窒化膜２２４２とシリコン酸化膜２４４４とで構成され、シリコン窒化膜２２４２はゲート絶縁膜２１４の表面に対して略平行な面を有している。言い換えると、シリコン窒化膜２２４２の全部が、ゲート絶縁膜２１４の表面を基準として略同一の高さに位置していることが好ましい。
第２のメモリ機能体２２６２中に、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２２４２があることにより、シリコン窒化膜２２４２に蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２２４２をゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２２４２上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
さらに、第２のメモリ機能体２２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２２４２とチャネル領域（またはウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
なお、シリコン窒化膜２２４２の膜厚を制御すると共に、シリコン窒化膜２２４２下の絶縁膜（シリコン酸化膜２２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板２１１の表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板２１１の表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２２４２下の絶縁膜の最小膜厚値から、シリコン窒化膜２２４２下の絶縁膜の最大膜厚値とシリコン窒化膜２２４２の最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
上記第１，第２のメモリ機能体２６１，２６２の水平領域２８１をシリコン窒化膜２２４２のように形成してもよい。
（第３参考例）
本発明の第３参考例の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面に対して略平行に配置された水平領域２８１と、ゲート電極２１７側面に対して略平行に配置された垂直領域２８２とを有している。
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線は矢印２８３で示すように、シリコン窒化膜２４２を２回通過する。具体的には、上記電気力線は、シリコン窒化膜２４２の垂直領域２８２を通過した後、シリコン窒化膜２４２の水平領域２８１を通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側（矢印２８３とは逆方向）となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１，２４３の比誘電率は約４である。したがって、水平領域２８１のみが存在する場合よりも、垂直領域２８２および水平領域２８１が存在する場合の方が、電気力線(矢印２８３)方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。つまり、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、シリコン窒化膜２４２が垂直領域２８２を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常に大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
さらに、メモリ機能体は、ゲート絶縁膜の表面に対して略平行な電荷保持膜と、チャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
また、メモリ機能体は、ゲート電極と、ゲート電極の側面に対して略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
さらに、上記第２参考例と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を略一定に制御すること、さらにゲート電極の側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
（第４参考例）
本発明の第４参考例では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体およびソース／ドレイン領域間距離の最適化について説明する。
図１４に示すように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
このようなメモリ素子では、Ａ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下のゲート電極下領域と、第１，第２の拡散領域２１２，２１３との間にはオフセット領域２７１が存在することとなる。これにより、第１，第２のメモリ機能体２６１，２６２のシリコン窒化膜２４２に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読み出し動作の高速化が実現する。
また、ゲート電極２１７と第１，第２の拡散領域２１２，２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極２１７に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、第１，第２の拡散領域２１２，２１３の不純物濃度が十分に薄ければ、第１，第２のメモリ機能体２６１，２６２のシリコン窒化膜２４２においてメモリ効果が発現し得る。
また、図１１で既に述べたように、シリコン窒化膜２４２の少なくとも一部がソース／ドレイン領域（第１，第２の拡散領域２１２，２１３）にオーバーラップしなければ、事実上メモリ機能を得ることが困難であるから、Ｂ＜Ｃであることが好ましい。
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
なお、図１４のメモリ素子は、上記第２参考例のメモリ素子と実質的に同様の構成を有するものである。
（第５参考例）
本発明の第５参考例における半導体記憶装置のメモリ素子は、図１５に示すように、上記第２参考例における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には第１，第２の拡散領域２１２，２１３が形成され、それ以外の領域はボディ領域２８７となっている。
このメモリ素子によっても、上記第２参考例のメモリ素子と同様の作用効果を奏する。さらに、第１，第２の拡散領域２１２，２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
（第６参考例）
本発明の第６参考例の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の第１，第２の拡散領域２１２，２１３のチャネル側に隣接して、Ｐ型の高濃度領域２９１を追加した以外は、上記第２参考例のメモリ素子と実質的に同様の構成を有する。
Ｐ型の高濃度領域２９１にＰ型を与える不純物（例えばボロン）の濃度は、ゲート電極下領域２９２にＰ型を与える不純物の濃度より高くなっている。Ｐ型の高濃度領域２９１にＰ型を与える不純物の濃度は、例えば、５×１０17〜１×１０19ｃｍ-3程度が適当である。また、ゲート電極下領域２９２のＰ型の不純物濃度は、例えば、５×１０16〜１×１０18ｃｍ-3とすることができる。
このように、Ｐ型の高濃度領域２９１を設けることにより、第１，第２の拡散領域２１２，２１３と半導体基板２１１との接合が、第１，第２のメモリ機能体２６１，２６２の直下で急峻となる。そのため、書込みおよび消去動作時にホットキャリアが発生し易くなり、書込み動作および消去動作の電圧を低下させ、あるいは書込み動作および消去動作を高速にすることが可能となる。さらに、ゲート電極下領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読み出し速度が向上する。したがって、書換え電圧が低くまたは書換え速度が高速で、かつ、読み出し速度が高速なメモリ素子を得ることができる。
また、図１６において、ソース／ドレイン領域（第１，第２の拡散領域２１２，２１３）近傍であって第１，第２のメモリ機能体２６１，２６２下（つまり、ゲート電極２１７の直下ではない）において、Ｐ型の高濃度領域２９１を設けることにより、メモリ素子全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型の高濃度領域２９１がゲート電極２１７の直下にある場合に比べて著しく大きい。第１，第２のメモリ機能体２６１，２６２に書込み電荷（メモリ素子がＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、第１，第２のメモリ機能体２６１，２６２に十分な消去電荷（メモリ素子がＮチャネル型の場合は正孔）が蓄積された場合は、メモリ素子全体としての閾値は、チャネル領域のゲート電極２１７下の領域（ゲート電極下領域２９２）の不純物濃度で決まる閾値まで低下する。つまり、消去時の閾値は、Ｐ型の高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型の高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域（第１，第２の拡散領域２１２，２１３）近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
（第７参考例）
本発明の第７参考例の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜の一例としてのシリコン窒化膜２４２と、Ｐ型の半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜（シリコン酸化膜２４１において半導体基板２１１に接する部分）の厚さＴ１が、ゲート絶縁膜２１４の厚さＴ２よりも薄いこと以外は、上記第２参考例と実質的に同様の構成を有する。
上記ゲート絶縁膜２１４は、メモリ素子の書換え動作時における耐圧の要請から、ゲート絶縁膜２１４の厚さＴ２には下限値が存在する。しかし、上記絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、ゲート絶縁膜２１４の厚さＴ２よりも薄くすることが可能である。
このメモリ素子において、絶縁膜の厚さＴ１に対する設計の自由度が高いのは以下の理由による。
このメモリ素子によれば、上記シリコン窒化膜２４２と、半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極２１７と、半導体基板２１１のチャネル領域またはウェル領域とに挟まれていない。これによって、上記シリコン窒化膜２４２と、半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜には、ゲート電極２１７と、半導体基板２１１のチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極２１７から横方向に広がる比較的弱い電界が作用する。その結果、上記絶縁膜（シリコン酸化膜２４１において半導体基板２１１に接する部分）に対する耐圧の要請にかかわらず、厚さＴ１を厚さＴ２より薄くすることが可能になる。厚さＴ１を薄くすることにより、第１，第２のメモリ機能体２６１，２６２への電荷の注入が容易になり、書込み動作および消去動作の電圧を低下させることが可能となり、または、書込み動作および消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時に、半導体基板２１１のチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
ところで、第２のメモリ機能体２６２中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。厚さＴ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８４方向の電気力線がシリコン窒化膜を通過するようになる。それゆえ、矢印２８４方向の電気力線に沿った第２のメモリ機能体２１２中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作および消去動作が高速になる。なお、説明は省略するが、第１のメモリ機能体２６１中においても、電気力線は図１３と同様の状態になっている。
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域またはウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリ素子の耐圧性能を低下させることなく、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、上記絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴ(薄膜トランジスタ)を駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜２１４を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本参考例の不揮発性メモリを混載する場合、本参考例のメモリ素子ではゲート絶縁膜厚とは独立して厚さＴ１を最適に設計できる。例えば、ゲート電極長（ワード線幅）が２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。
上記絶縁膜の厚さＴ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由は、ソース・ドレイン領域（第１，第２の拡散領域２１２，２１３）がゲート電極２１７に対してオフセットしているためである。
（第８参考例）
本発明の第８参考例の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜の一例としてのシリコン窒化膜２４２と、Ｐ型の半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜（シリコン酸化膜２４１において半導体基板２１１に接する部分）の厚さＴ１が、ゲート絶縁膜２２１４の厚さＴ２よりも厚いこと以外は、上記第２参考例と実質的に同様の構成を有する。
上記メモリ素子の短チャネル効果防止の要請から、ゲート絶縁膜２１４の厚さＴ２には上限値が存在する。しかし、上記絶縁膜の厚さＴ１は、短チャネル効果防止の要請にかかわらず、ゲート絶縁膜２１４の厚さＴ２よりも厚くすることが可能である。つまり、微細化スケーリングが進んだとき（ゲート絶縁膜２１４の薄膜化が進行したとき）に、シリコン窒化膜２４２と、チャネル領域またはウェル領域とを隔てる絶縁膜の厚さＴ１を、ゲート絶縁膜厚とは独立して最適に設計できるため、第１，第２のメモリ機能体２６１，２６２がスケーリングの障害にならないという効果を奏する。
上記メモリ素子において、上述のように厚さＴ１に対する設計の自由度が高い理由は、既に述べた通り、シリコン窒化膜２４２と、Ｐ型の半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極２１７と、チャネル領域またはウェル領域とに挟まれていないことによる。その結果、ゲート絶縁膜２１４に対する短チャネル効果防止の要請にかかわらず、厚さＴ１を厚さＴ２より厚くすることが可能になる。
厚さＴ１を厚くすることにより、第１，第２のメモリ機能体２６１，２６２に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、上記絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、この書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。
これに対して、本参考例のメモリ素子は、上述したように、厚さＴ１と厚さＴ２とを個別に設計できることにより、不揮発性メモリよりも微細化が可能となる。
例えば、ゲート電極長（ワード線幅）が４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極２１７に対して、ソース／ドレイン領域（第１，第２の拡散領域２１２，２１３）がオフセットしているためである。
また、本参考例のメモリ素子は、ゲート電極２１７に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
つまり、第１，第２のメモリ機能体２６１，２６２の上部に書込み、消去を補助する電極が存在しないため、シリコン窒化膜２４２と、Ｐ型の半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜には、書込み、消去を補助する電極と、チャネル領域またはウェル領域との間に働く高電界が直接作用せず、ゲート電極２１７から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工精度に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
（第９参考例）
本発明の第９参考例は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
図１９に、Ｎチャネル型メモリ素子のメモリ機能体中の電荷量が変化したときの、ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性（実測値）を示す。なお、図１９において、実線は消去状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示し、点線は書き込み状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示している。
図１９から明らかなように、実線で示す消去状態から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧Ｖｇが比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、図３２に示したフラッシュメモリの場合と大きく異なる。
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及び難いために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（つまりオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
以上のことから明らかなように、上記第１参考例〜第９参考例のメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
（第１実施形態）
図２０に、本発明の第１実施形態のメモリ素子の概略断面図を示す。また、図２０において、図８に示した第２参考例の構成部と同一の構成部は、図８における構成部と同一参照番号を付して、説明を省略するか、または、簡単に説明する。
本発明の第１実施形態のメモリ素子は、図２０に示すように、半導体基板２１１と、半導体基板２１１上に形成されたゲート絶縁膜２１４と、ゲート絶縁膜２１４上に形成された単一のゲート電極２１７と、ゲート電極２１７の一方の側方に形成された第１のメモリ機能体２６１と、ゲート電極２１７の他方の側方に形成された第２のメモリ機能体２６２と、半導体基板２１１のゲート電極２１７側の表面部に形成されたＰ型のチャネル領域４７２と、チャネル領域４７２の一方の側方に形成されたＮ型の第１の拡散領域２１２と、チャネル領域４７２の他方の側方に形成されたＮ型の第２の拡散領域２１３とを備えている。
上記第１，第２のメモリ機能体２６１，２６２は、それぞれ、電荷をトラップする準位を有するシリコン窒化膜２４２と、シリコン窒化膜２４２を挟んで電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１，２４３とを有している。つまり、上記第１，第２のメモリ機能体２６１，２６２は、それぞれ、電荷を保持する機能を有している。
上記チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１はゲート電極下領域４０２の両側に形成されている。より詳しくは、オフセット領域４０１は、チャネル領域４７２と第１，第２のメモリ機能体２６１，２６２との界面付近におけるチャネル領域４７２に形成されている。一方、ゲート電極下領域４０２は、チャネル領域４７２とゲート絶縁膜２１４との界面付近におけるチャネル領域４７２に形成されている。そして、オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。
本実施形態では、半導体基板２１１が半導体層の一例であり、オフセット領域４０１が第１領域の一例であり、ゲート電極下領域４０２が第２領域の一例である。
このように、本実施形態のメモリ素子は、図８の第２参考例のメモリ素子とは、チャネル領域４７２を備えている点で異なる。より詳しくは、本実施形態のメモリ素子は、図８の第２参考例のメモリ素子とは、第１，第２のメモリ機能体２６１，２６２下に、オフセット領域４０１を形成しており、かつ、ゲート電極２１７下にゲート電極下領域４０２を形成しており、かつ、オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている点で異なる。言い換えれば、本実施形態のメモリ素子は、上記第２参考例においてチャネル領域２７２をチャネル領域４７２に置き換えたものである。
図２１に、上記第２参考例のメモリ素子が書込動作および消去動作を繰り返したとき、消去動作後におけるドレイン電流と書き換え回数との関係の一例を示す。
上記第２参考例のメモリ素子において、書込動作と消去動作とからなる一連の書き換え動作を１０5回行なった後、消去動作後のドレイン電流は、書き換え動作を行う前の約１／１０になる。このように消去動作後のドレイン電流が減少すると、メモリウィンドウ（消去動作後のドレイン電流と書込動作後のドレイン電流との差）が減少することとなる。したがって、書き換え回数が増加するにつれてメモリウィンドウが減少し、読出し速度の低下を招くこととなる。もしくは、所定の読出し速度を維持するためには、書き換え回数が制限されることとなる。
図２１に示すような書き換え動作の繰り返しによるドレイン電流の減少は、シリコン酸化膜と半導体基板との界面に発生した界面準位、シリコン酸化膜中に発生した電荷トラップ、シリコン窒化膜中に残留した電子などにより、サブスレッショルド係数の悪化や相互コンダクタンスの低下が引き起こされるためと考えられる。
図２２に、本実施形態のメモリ素子が書込動作および消去動作を繰り返したとき、消去動作後におけるドレイン電流と書き換え回数との関係の一例を示す。
本実施形態のメモリ素子において、書込動作と消去動作とからなる一連の書き換え動作を１０5回行なった後、消去動作後のドレイン電流は書き換え動作を行う前の約７５％になっている。つまり、本実施形態のメモリ素子は消去動作後のドレイン電流の減少率は約２５％と大幅に改善している。
更に、本実施形態のメモリ素子は、書き換え動作を繰り返す前の消去動作後のドレイン電流の値が、上記第２参考例のメモリ素子に比べて大幅に増加している。具体的には、上記第２参考例のメモリ素子では、書き換え動作を繰り返す前の消去動作後のドレイン電流が４８μＡであるのに対して、本実施形態のメモリ素子では、書き換え動作を繰り返す前の消去動作後のドレイン電流が１２３μＡとなっている。
以上の結果から明らかなように、チャネル領域４７２を設けることにより、書き換えによるメモリウィンドウの減少が抑制されるので、読出し速度が向上し、書き換え回数が増加する。
図２０に示すデバイス構造を採用することにより、書き換え動作の繰り返しによる劣化を抑制できるだけでなく、製造プロセスに起因するオフセット量のばらつきによる特性ばらつきが抑制することもできる。ここで、上記製造プロセスに起因するオフセット量のばらつきとは、ゲート電極サイドウォール膜厚のばらつきや、アニール条件のばらつきによる不純物拡散のばらつき等が原因となる。また、上記特性ばらつきとは、読出動作時のドレイン電流（読出電流）のばらつきである。それゆえ、上記製造プロセスのばらつきによりオフセット量がばらついた場合であっても、特性のばらつきを抑えることができる。したがって、半導体記憶装置の歩留まりを向上することができる。
ゲート電極下領域４０２よりも不純物濃度が薄いオフセット領域４０１を設けるということは、チャネル領域のメモリ機能体下の部分における不純物濃度を、チャネル領域のゲート電極下の部分における不純物濃度よりも薄くすることを意味する。書き換え動作の繰り返しによるメモリ素子の劣化を抑えつつ、メモリ素子の他の特性を良好に保つためには、不純物濃度の薄い領域をチャネル領域全域にわたって設けるのではなく、概ね、不純物濃度の薄い領域をメモリ領域のメモリ機能体下の部分のみに設けるのが重要である。つまり、チャネル領域のゲート電極下の部分には不純物の濃度を薄くしない領域を残しておくことが好ましい。不純物濃度の薄い領域をチャネル領域全域にわたって設けた場合、消去動作後のメモリ素子の閾値が低くなりすぎるため、オフリークが増大することとなる。オフリークが増大すると、メモリ素子を集積化してメモリセルアレイにした場合に、ビット線に連結するメモリ素子の数が制限される。更には、短チャネル効果の悪化によりメモリ素子の微細化が困難となる。それゆえ、抑制半導体記憶装置の高密度化を阻害する要因となる。したがって、不純物濃度の薄い領域は、概ねメモリ機能体下の部分のみに設けるのが好ましいのである。
本実施形態では、オフセット領域４０１とゲート電極下領域４０２とから成るチャネル領域４７２を用いていたが、拡散領域側の領域からゲート絶縁膜下の領域へ向って不純物濃度が徐々に増加するチャネル領域を用いてもよい。つまり、チャネル領域と拡散領域とのＰＮ接合からゲート絶縁膜下の領域に向ってＰ型不純物の濃度が実効的に濃くなっているチャネル領域を用いてもよい。このようなチャネル領域を用いた場合であっても、本実施形態のメモリ素子と同様の効果を得ることができる。
以下、拡散領域側の領域からゲート絶縁膜下の領域へ向って不純物濃度が徐々に増加するチャネル領域を図２０のメモリ素子に設けた場合について説明する。
図２３に、図２０のＡ−Ａ線における実効的な濃度プロファイルのシミュレーション結果の一例を示す。ここで、実効的な濃度とは、Ｎ型の導電型を与える不純物の濃度をＮD、Ｐ型の導電型を与える不純物の濃度をＮAとするとき、｜ＮD−ＮA｜を指す。なお、図２３において、矢印Ｓで示す範囲内の位置は第１の拡散領域２１２内の位置に対応している。また、図２３において、矢印Ｏで示す範囲内の位置はオフセット領域内の位置に対応し、矢印Ｇで示す範囲内の位置はゲート電極下領域内の位置に対応している。つまり、図２３において、矢印Ｏおよび矢印Ｇで示す領域はチャネル領域に対応している。また、図２３において、縦軸は実効的な不純物濃度を表していて、矢印Ｓで示す領域はＮ型になっていると共に、矢印Ｏおよび矢印Ｇで示す領域はＰ型になっている。
図２３から判るように、チャネル領域にＰ型の導電型を与える不純物濃度ＮAは、チャネル領域と第１の拡散領域２１２とのＰＮ接合からゲート絶縁膜２１４下の領域に向って徐々に濃くなっている。図示しないが、チャネル領域と第２の拡散領域２１３とのＰＮ接合からゲート絶縁膜２１４下の領域に向っても、チャネル領域にＰ型の導電型を与える不純物の濃度ＮAは徐々に濃くなっている。
図２４に、図２０のＢ−Ｂ線における実効的な濃度プロファイルのシミュレーション結果の一例を示す。
図２４から判るように、チャネル領域にＰ型の導電型を与える不純物の実効的な濃度は、深くなるにつれて徐々に濃くなっている。つまり、上記チャネル領域の第２のメモリ機能体２６２下の部分においては、第２のメモリ機能体２６２側の最表面の不純物濃度ＮAが実効的に最も薄くなっている。図示しないが、上記チャネル領域の第１のメモリ機能体２６２下の部分においても、第１のメモリ機能体２６１側の最表面の不純物濃度ＮAが実効的に最も薄くなっている。
図２０に示すメモリ素子のチャネル領域の不純物濃度分布は、ゲート電極２１７の電位と第１，第２の拡散領域２１２，２１３の電位とを等しくした場合に、つまり、オフ状態にした場合に、チャネル領域４７２の第１，第２のメモリ機能体２６１，２６２下の部分（オフセット領域４０１）が空乏化するように設定されるのが好ましい。このとき、半導体基板２１１と第１，第２の拡散領域２１２，２１３とのＰＮ接合に形成された空乏層と、ゲート電極２１７下に形成された空乏層とは、オフセット領域４０１（半導体基板２１１と第１，第２のメモリ機能体２６１，２６２との界面付近の領域）を介してつながっている。このような状態にする不純物分布は、Ｐ型の不純物濃度をあたえる不純物濃度をＮAとＮ型の導電型をあたえる不純物濃度をＮDとがオフセット領域４０１付近で略等しい（オフセット領域４０１付近で実効的な不純物濃度がゲート電極下領域４０２に比べて薄い）ときに実現される。このような条件の下では、読出し速度を向上、書き換え回数を増加、歩留まりの向上といった効果を十分得ることができる。
また、拡散領域側の領域からゲート絶縁膜下の領域へ向って不純物濃度が徐々に増加するチャネル領域を図２０のメモリ素子に設けた場合においても、チャネル領域の不純物濃度分布は、ゲート電極２１７の電位と第１，第２の拡散領域２１２，２１３の電位とを等しくしたときに、チャネル領域の第１，第２のメモリ機能体下の部分（オフセット領域４０１）の少なくとも一部が空乏化するように設定するのが好ましい。
上記実施形態において、オフセット領域４０１の各部にＰ型の導電型を与える不純物の濃度を略同一にしてもよい。また、ゲート電極下領域４０２の各部にＰ型の導電型を与える不純物濃度も略同一にしてもよい。
（第２実施形態）
図２５に、本発明の第２実施形態のメモリ素子の概略断面図を示す。また、図２５において、図２０に示した第１実施形態の構成部と同一の構成部は、図２０における構成部と同一参照番号を付して説明を省略する。
本実施形態のメモリ素子は、図２０の第１実施形態のメモリ素子とは、オフセット領域４０１の直下にＰ型の領域４０３が設けられている点で異なる。領域４０３にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に濃くなっている。また、領域４０３はオフセット領域４０１の底部に接している。このような領域４０３が第３領域の一例である。
図２６に、図２５のＣ−Ｃ線における実効的な濃度プロファイルのシミュレーション結果の一例を示す。
図２６から判るように、第２のメモリ機能体２６２の下で第２の拡散領域２１３の側方に位置する部分においては、半導体基板２１１の第２のメモリ機能体２６２側の最表面の実効的な不純物濃度が実効的に最も薄くなっている。また、上記部分では、Ｐ型の導電型を与える不純物の実効的な濃度は、深くなるにつれて徐々に増大して深さ０．０５μｍ付近で最大となった後、緩やかに減少している。その深さ０．０５μｍ付近に、第２のメモリ機能体２６２下の領域４０３を設けている。図示しないが、第１のメモリ機能体２６２の下で第１の拡散領域２１２の側方に位置する部分においても、実効的な不純物濃度は図２６と同様の変化を示す。そして、第１のメモリ機能体２６１下の領域４０３も、半導体基板２１１の第２のメモリ機能体２６２側の最表面から深さ０．０５μｍ付近に設けている。
このような領域４０３を第１，第２のメモリ機能体２６１，２６２下に設けていることによって、半導体基板２１１内の比較的浅い部分でのＰＮ接合のポテンシャル勾配が急になり、書き換え動作時のホットキャリアの発生効率を高くすることができる。したがって、書き換え動作の繰り返しに起因する劣化の抑制と、高速な書き換え動作とを両立することができるのである。
なお、半導体基板２１１の深さ方向のプロファイルをとった場合、実効的な不純物濃度のピーク値に対応する深さは、半導体基板２１１とシリコン酸化膜２４１との界面から１０ｎｍ〜８０ｎｍ（０．０１μｍ〜０．０８μｍ）であることが好ましい。
もし、実効的な不純物濃度のピーク値に対応する深さが１０ｎｍ未満の場合、チャネル付近（最表面）で実効的な不純物濃度を十分に薄くすることが困難となり、書き換え動作の繰り返しに起因する劣化の抑制が十分でなくなる。
もし、実効的な不純物濃度のピーク値に対応する深さが８０ｎｍを超えた場合、実効的な不純物濃度のピーク値に対応する深さ付近で発生したホットキャリアがシリコン窒化膜２４２に達する前に散乱され、書き換え速度の低下が無視できなくなる。
したがって、実効的な不純物濃度のピーク値に対応する深さを１０ｎｍ〜８０ｎｍの範囲内とすることにより、書き換え動作の繰り返しに起因する劣化の抑制と、高速な書き換え動作とを十分に両立させることが可能となる。
以下、図２７を用いて、本実施形態のメモリ素子の形成方法について説明する。なお、上記メモリ素子の大部分の形成方法の概略は既に説明しているので、以下では主としてオフセット領域４０１および領域４０３を形成する手順を説明する。
まず、公知の方法により、図２７（Ａ）に示すように、ゲート絶縁膜２１４およびゲート電極２１７をＰ型の半導体基板３２１１上に形成する。
次に、半導体基板３２１１のゲート電極２１７側の全表面に対して、Ｎ型の導電型を与える不純物４１１と、Ｐ型の導電型を与える不純物４１２とを注入する。このとき、Ｎ型の導電型を与える不純物４１１は、Ｐ型の導電型を与える不純物４１２よりも浅く注入する。
Ｎ型の導電型を与える不純物としては、例えば、75Ａｓ+がある。75Ａｓ+は、注入エネルギーを１ＫｅＶ〜４０ＫｅＶ、注入量を５×１０12〜１×１０14ｃｍ-2の条件で半導体基板３２１１に注入することが出来る。
また、Ｐ型の導電型を与える不純物としては、例えば、11Ｂ+がある。11Ｂ+は、注入エネルギーを５００ｅＶ〜２０ＫｅＶ、注入量を５×１０12〜１×１０14ｃｍ-2の条件で半導体基板３２１１注入することが出来る。
なお、Ｎ型の導電型を与える不純物の一例としての122Ｓｂ+（アンチモン）を半導体基板３２１１に注入するのが更に好ましい。アンチモンは質量が大きいため拡散距離が小さく、半導体基板３２１１のゲート電極２１７側の表面付近の実効不純物濃度を小さくするのに適している。
また、Ｎ型の導電型を与える不純物の一例として122Ｓｂ+を用いることによって、実効的な不純物濃度のピーク値がより浅い部分で生じるようにすることが可能となる。その結果、書き換え動作の繰り返しに起因する劣化の抑制と、高速な書き換え動作との両立にとって特に効果的である。半導体基板３２１１内への不純物注入は、ゲート電極２１７がマスクとなり、ゲート電極２１７が存在しない場所のみに自己整合的に注入される。
上記不純物注入は、ゲート電極２１７を形成した後、ゲート電極サイドウォール（第１，第２のメモリ機能体２６１，２６２）を形成する前に行なえばよい。図２７（Ａ）では、シリコン酸化膜３２４１およびシリコン窒化膜３２４２を半導体基板３２１１のゲート電極２１７側の全表面に形成した後、上記注入を行なっている。
なお、ゲート電極２１７を形成した後、シリコン酸化膜３２４１が形成されていない状態で不純物注入を行なえば、不純物の深さ方向の分散が抑えられるので、書き換え動作の繰り返しに起因する劣化の抑制と、高速な書き換え動作との両立にとって有利である。
また、図２７（Ａ）のように、シリコン窒化膜３２４２の形成後に不純物注入を行なえば、シリコン酸化膜２４３（図２５または図２７（Ｂ）参照）の汚染を防ぐことができるので、シリコン窒化膜２４２に蓄積された電荷の散逸が抑制されてメモリ素子の保持特性を向上することができる。
次に、図２７（Ｂ）に示すように、ゲート電極サイドウォール（第１，第２のメモリ機能体２６１，２６２）および第１，第２の拡散領域２１２，２１３を形成する。これらのプロセスを経ると、Ｎ型の導電型を与える不純物４１１と、Ｐ型の導電型を与える不純物４１２とが、拡散および活性化して、オフセット領域４０１および領域４０３を形成する。
なお、Ｎ型の導電型を与える不純物４１１は、もともと半導体基板３２１１内に存在するＰ型の導電型を与える不純物と相殺し、実効的な不純物濃度を下げている。
上記形成方法において、Ｎ型の導電型を与える不純物４１１のみを半導体基板３２１１のゲート電極２１７側の全表面に注入した場合は、図２０の第１実施形態のメモリ素子を形成することができる。
（第３実施形態）
図２８に、本発明の第３実施形態のメモリ素子の概略断面図を示す。また、図２８において、図２０に示した第１実施形態の構成部と同一の構成部は、図２０における構成部と同一参照番号を付して説明を省略する。
本実施形態のメモリ素子は、図２０の第１実施形態のメモリ素子とは、オフセット領域４０１およびゲート電極下領域４０２の直下にＰ型の領域４０４が設けられている点で異なる。領域４０４にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に濃くなっている。また、領域４０４はオフセット領域４０１およびゲート電極下領域４０２の底部に接している。このような領域４０４の第１，第２のメモリ機能体２６１，２６２下の部分が第３領域の一例である。
本実施形態のメモリ素子のデバイス構造であっても、上記第２実施形態と同様に、書き換え動作の繰り返しに起因する劣化の抑制と、高速な書き換え動作とを両立することができる。
更に、オフセット領域４０１およびゲート電極下領域４０２に領域４０４を設けていることによって、短チャネル効果が効果的に抑制されるので、メモリ素子の微細化が容易となる。
（第４実施形態）
図２９に、本発明の第４実施形態のメモリ素子の概略断面図を示す。また、図２９において、図２５に示した第２実施形態の構成部と同一の構成部は、図２５における構成部と同一参照番号を付して、説明を省略する。
本実施形態のメモリ素子は、図２５の第２実施形態のメモリ素子とは、第１，第２の拡散領域２１２，２１３の直下にＰ型の領域４０５が設けられている点で異なる。領域４０５にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。また、領域４０５は第１，第２の拡散領域２１２，２１３の底部に接している。このような領域４０５が第４領域の一例である。
本実施形態のメモリ素子は、上述のようなデバイス構造を採用していることによって、第１，第２の拡散領域２１２，２１３に関する接合容量を大幅に低減することができるので、読出動作の速度を高速にすることができる。したがって、書き換え動作の繰り返しに起因する劣化の抑制と、高速な書き換え動作および読出動作を実現することができる。
（第５実施形態）
図３０に、本発明の第５実施形態のメモリ素子の概略断面図を示す。また、図３０において、図２０に示した第１実施形態の構成部と同一の構成部は、図２０における構成部と同一参照番号を付して説明を省略する。
本実施形態のメモリ素子は、図２０の第１実施形態のメモリ素子とは、ゲート絶縁膜が高誘電体膜（シリコン酸化膜より比誘電率が大きい誘電体膜）を含んでいる点で異なる。これにより、本実施形態のメモリ素子は、第１実施形態のメモリ素子に比べて、更に微細化が容易となる。以下にその理由を述べる。
本発明の半導体記憶装置では、メモリ機能体はゲート絶縁膜と独立して形成される。したがって、上記ゲート絶縁体を薄膜化して短チャネル効果を抑制することができるため、従来の半導体記憶装置に比べて微細化が容易である。しかしながら、上記ゲート絶縁膜は書換え動作時の電圧に耐える必要があるため、ゲート絶縁膜の膜厚には下限が存在する。このゲート絶縁膜の膜厚の下限が、本発明の半導体記憶装置の微細化限界を規定することとなる。
そこで、本実施形態のメモリ素子は、ゲート絶縁膜４８３が高誘電体膜４８２を含んでいる。これにより、物理膜厚が厚いままにゲート絶縁膜４８３の等価酸化膜厚（シリコン酸化膜を用いて同じ静電容量を実現するときのシリコン酸化膜厚）を薄くすることが可能である。
したがって、上記ゲート絶縁膜４８３の耐圧を保ったまま等価酸化膜厚を薄くし、更に短チャネル効果を抑制することができる。その結果、従来の半導体記憶装置に比べて微細化が容易な本発明の半導体記憶装置を、更に劇的に微細化することができるのである。
更に、本実施形態のメモリ素子は、ゲート絶縁膜４８３が高誘電体膜４８２を含んでいることによって、ゲート絶縁膜４８３の等価酸化膜厚が薄くなり（すなわち、ゲート絶縁膜４８３の静電容量が大きくなる）、反転層電荷密度を大きくすることができるので、図２０の第１実施形態のメモリ素子に比べて、消去動作後のドレイン電流（読出電流）を大幅に増大させることができる。したがって、本実施形態のメモリ素子の読出動作速度を向上させることができるのである。
上記ゲート絶縁膜４８３は、単層の高誘電体膜からなっていてもよいが、界面遷移層（低誘電体膜）４８１と高誘電体膜４８２の積層膜からなるのがより好ましい。この高誘電体膜４８２は、例えばハフニウム化合物で形成することができる。また、上記界面遷移層（低誘電体膜）４８１としては、例えばシリコン酸化膜やシリコン酸窒化膜を用いることができる。
上記ゲート絶縁膜４８３の材料としてハフニウム化合物を用いる場合、メモリ素子が微細化しても高い比誘電率を維持できる。この点でハフニウム化合物は他の材料より優れている。
上述のように、上記ゲート絶縁膜４８３がハフニウム化合物を含むことにより、メモリ素子が微細化しても高い比誘電率を維持できるので、特に微細なメモリ素子において高いドレイン電流を得ることができる。この性質はメモリ素子において特に好ましい。以下にその理由を述べる。
メモリ素子は、消去動作によりオフセット領域４０１部分の閾値が低下し（オフセット領域４０１部分のチャネル抵抗が低下し）、ドレイン電流が増加する。上記消去動作の時間を長くすることにより、オフセット領域４０１部分のチャネル抵抗を更に小さくすることができるが、ドレイン電流を無制限に大きくすることはできない。なぜなら、上記オフセット領域４０１部分のチャネル抵抗が小さくなるにつれ、ゲート電極下領域４０２部分のチャネル抵抗が主要な抵抗となって、ドレイン電流を制限するからである。すなわち、ドレイン電流を大きくするためには、ゲート電極下領域４０２部分のチャネル抵抗を小さくする必要がある。このゲート電極下領域４０２部分のチャネル抵抗の低減をハフニウム化合物で実現することが可能である。つまり、上記ゲート絶縁膜４８３の材料としてハフニウム化合物を用いる場合、メモリ素子が微細化してもゲート電極下領域４０２の反転層電荷密度が大きくなるため、ゲート電極下領域４０２部分のチャネル抵抗を小さくすることができる。したがって、上記ゲート絶縁膜４８３の材料としてハフニウム化合物を用いることにより、メモリ素子が微細化した場合においても読出電流を増大して読出動作を高速化することができる。
更には、上記ハフニウム化合物は熱的安定性が高いため、ポリシリコンゲートを用いたプロセスとの親和性が高い。したがって、上記高誘電体膜４８２の材料としてハフニウム化合物を用いることにより、製造プロセスが容易となる。
上記ハフニウム化合物とは、より具体的には、ハフニウムオキサイド（HfO2）、ハフニウムシリケート（HfSiO、HfSiON）、ハフニウムアルミオキサイド（HfAlO）が挙げられる。なお、各元素の比率は所望の特性が得られるよう最適化すればよい。例えば酸化ハフニウムをゲート絶縁膜４８３の材料として用いた場合は、ゲート絶縁膜４８３の比誘電率を比較的高くすることができる（ゲート絶縁膜の比誘電率を例えば２０にすることができる）ので、読出し電流を増大する効果を大きくすることができる。また、ハフニウムシリケートをゲート絶縁膜４８３の材料として用いた場合は、半導体基板２１１のシリコン原子との反応をより抑えることがより容易となり、リーク電流を抑制することができる。更にまた、ハフニウムアルミオキサイドを用いた場合は、熱安定性がより高くなるため、更に製造プロセスが容易となる。
また、上記ゲート絶縁膜４８３が、界面遷移層（低誘電体膜）４８１と高誘電体膜４８２の積層膜からなる場合、ゲート絶縁膜の等価酸化膜厚を薄くしつつ、ゲート絶縁膜４８３と半導体基板２１１との界面を高品位に保つことが可能となる。すなわち、高誘電体と半導体基板とが直接接する場合に比べて、電荷の移動度が向上し、界面の劣化を抑制することができる。したがって、メモリ素子の読出動作速度を向上させることができ、信頼性を向上させることができる。
上記高誘電体膜４８２を酸化ハフニウムで形成し、界面遷移層４８１をシリコン酸化膜とした場合、例えば、高誘電体膜４８２を１０ｎｍ、界面遷移層４８１を１ｎｍとすることができるが、膜厚はこの限りではない。
なお、上記第４実施形態では、界面遷移層４８１が第１の絶縁膜の一例であり、高誘電体膜４８２が第２の絶縁膜の一例である。
（第６実施形態）
図３１に、本発明の携帯電子機器の一例である携帯電話の概略ブロック図を示す。
上記携帯電話は、主として、制御回路５１１、電池５１２、ＲＦ（無線周波数）回路５１３、表示部５１４、アンテナ５１５、信号線５１６および電源線５１７を備えている。制御回路５１１には、上記第１〜第５実施形態のいずれかのメモリ素子を含む半導体記憶装置が組み込まれている。なお、制御回路５１１は、同一構造の素子をメモリ回路素子および論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
このように、メモリ部と論理回路部の混載プロセスが簡易で、微細化が容易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の信頼性と動作速度を向上させると共に、小型化ができ、かつ、製造コストを削減することが可能になる。
上記第１〜第６実施形態では、Ｐ型の半導体基板２１１を用いていたが、Ｎ型の半導体基板を用いてもよい。Ｎ型の半導体基板を用いてＮチャネル型のメモリ素子を形成する場合、Ｎ型の半導体基板のゲート電極側の表面部にＰ型のウェル領域を形成し、このＰ型のウェル領域にチャネル領域を形成すればよい。
上記第１〜第６実施形態では、Ｎチャネル型のメモリ素子について説明したが、本発明はＮチャネル型のメモリ素子に限定されない。つまり、本発明のメモリ素子はＰチャネル型であってもよい。例えば、第１〜第６実施形態のメモリ素子の各構成部において、導電型を反対にすれば、つまり、Ｐ型をＮ型にし、かつ、Ｎ型をＰ型にすれば、Ｐチャネル型のメモリ素子になる。また、Ｐチャネル型のメモリを素子には、Ｎ型の半導体基板とＰ型の半導体基板とのどちらの基板でも用いることができる。Ｐ型の半導体基板を用いてＰチャネル型のメモリ素子を形成する場合、Ｐ型の半導体基板のゲート電極側の表面部にＮ型のウェル領域を形成し、このＮ型のウェル領域にチャネル領域を形成すればよい。
上記第１〜第９参考例と上記第１〜第６実施形態とを組み合わせたものを本発明の半導体記憶装置としてもよい。例えば、第１〜第９参考例のメモリ素子に、オフセット領域４０１、ゲート電極下領域４０２および領域４０３〜４０５のすくなとも１つを設けたものを本発明の一例としてもよい。また、上記第１〜第９参考例の使用条件、設計条件および定義などを第１〜第６実施形態で用いてもよい。
図１は本発明の第１参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図２は上記メモリ素子の変形例の概略断面図である。 図３は上記メモリ素子の変形例の書込み動作を説明するための図である。 図４は上記メモリ素子の変形例の書込み動作を説明するための図である。 図５は上記メモリ素子の変形例の消去動作を説明するための図である。 図６は上記メモリ素子の変形例の消去動作を説明するための図である。 図７は上記メモリ素子の変形例の読み出し動作を説明するための図である。 図８は本発明の第２参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図９は上記第２参考例の半導体記憶装置におけるメモリ素子の概略部分断面図である。 図１０は上記第２参考例の半導体記憶装置におけるメモリ素子の変形例の概略部分断面図である。 図１１は上記第２参考例の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。 図１２は上記第２参考例の半導体記憶装置におけるメモリ素子の変形例の概略部分断面図である。 図１３は本発明の第３参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図１４は本発明の第４参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図１５は本発明の第５参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図１６は本発明の第６参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図１７は本発明の第７参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図１８は本発明の第８参考例の半導体記憶装置におけるメモリ素子の概略断面図である。 図１９は本発明の第９参考例の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。 図２０は本発明の第１実施形態のメモリ素子の概略断面図である。 図２１に上記第２参考例のメモリ素子におけるドレイン電流と書き換え回数との関係を示すグラフである。 図２２は上記第１実施形態のメモリ素子におけるドレイン電流と書き換え回数との関係を示すグラフである。 図２３は図２０のＡ−Ａ線における実効的な濃度プロファイルのシミュレーション結果の一例を示すグラフである。 図２４は図２０のＢ−Ｂ線における実効的な濃度プロファイルのシミュレーション結果の一例を示すグラフである。 図２５は本発明の第２実施形態のメモリ素子の概略断面図である。 図２６は図２５のＣ−Ｃ線における実効的な濃度プロファイルのシミュレーション結果の一例を示すグラフである。 図２７（Ａ），（Ｂ）は上記第２実施形態のメモリ素子の形成方法を説明するための図である。 図２８は本発明の第３実施形態のメモリ素子の概略断面図である。 図２９は本発明の第４実施形態のメモリ素子の概略断面図である。 図３０は本発明の第５実施形態のメモリ素子の概略断面図である。 図３１は本発明の第６実施形態の携帯電話の概略ブロック図である。 図３２は従来のフラッシュメモリの概略断面図である。 図３３は上記従来のフラッシュメモリの電気特性を示すグラフである。
符号の説明
２１１ 半導体基板
２１２ 第１の拡散領域
２１３ 第２の拡散領域
２１４，４８３ ゲート絶縁膜
２１７ ゲート電極
２４１，２４３ シリコン酸化膜
２４２ シリコン窒化膜
２６１ 第１のメモリ機能体
２６２ 第２のメモリ機能体
４０１ オフセット領域
４０２ ゲート電極下領域
４０３，４０４，４０５ 領域
４８１ 界面遷移層
４８２ 高誘電体膜

Claims (13)

  1. 半導体層と、
    上記半導体層上に形成されたゲート絶縁膜と、
    上記ゲート絶縁膜上に形成された単一のゲート電極と、
    上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
    上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
    上記チャネル領域の両側に形成された第２導電型の拡散領域と、
    上記チャネル領域と上記メモリ機能体との界面付近における上記チャネル領域に形成された第１導電型の第１領域と、
    上記チャネル領域と上記ゲート絶縁膜との界面付近における上記チャネル領域に形成された第１導電型の第２領域と
    を備え、
    上記第１領域に第１導電型を与える不純物の濃度は、上記第２領域に第１導電型を与える不純物の濃度に比べて実効的に薄いことを特徴とする半導体記憶装置。
  2. 半導体層と、
    上記半導体層上に形成されたゲート絶縁膜と、
    上記ゲート絶縁膜上に形成された単一のゲート電極と、
    上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
    上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
    上記チャネル領域の両側に形成された第２導電型の拡散領域と
    を備え、
    上記チャネル領域に第１導電型を与える不純物の濃度は、上記チャネル領域と上記拡散領域とのＰＮ接合から上記ゲート絶縁膜下の領域に近づくにしたがって実効的に濃くなることを特徴とする半導体記憶装置。
  3. 半導体層と、
    上記半導体層上に形成されたゲート絶縁膜と、
    上記ゲート絶縁膜上に形成された単一のゲート電極と、
    上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
    上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
    上記チャネル領域の両側に形成された第２導電型の拡散領域と
    を備え、
    上記ゲート電極の電位と上記拡散領域の電位とを等しくしたときに、上記チャネル領域と上記拡散領域とのＰＮ接合に形成された空乏層と、上記ゲート電極下に形成された空乏層とが、上記チャネル領域と上記メモリ機能体との界面付近でつながることを特徴とする半導体記憶装置。
  4. 請求項１に記載の半導体記憶装置において、
    上記第１領域下に形成され、上記第１領域に接する第３領域を備え、
    上記第３領域に第１導電型を与える不純物の濃度は、上記第２領域に第１導電型を与える不純物の濃度に比べて実効的に濃いことを特徴とする半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置において、
    上記第３領域の深さ１０ｎｍ〜８０ｎｍの部分に与えるに第１導電型を与える不純物の濃度は、上記第３領域の他の部分に第１導電型を与える不純物の濃度に比べて実効的に濃いことを特徴とする半導体記憶装置。
  6. 請求項４に記載の半導体記憶装置において、
    上記拡散領域下に形成され、上記拡散領域に接する第４領域を備え、
    上記第４領域に第１導電型を与える不純物の濃度は、上記第２領域に第１導電型を与える不純物の濃度に比べて実効的に薄いことを特徴とする半導体記憶装置。
  7. 請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
    上記ゲート絶縁膜は、シリコン酸化膜の比誘電率よりも大きな比誘電率を持つ誘電体膜を含むことを特徴とする半導体記憶装置。
  8. 請求項７に記載の半導体記憶装置において、
    上記誘電体膜はハフニウム化合物からなることを特徴とする半導体記憶装置。
  9. 半導体層と、
    上記半導体層上に形成されたゲート絶縁膜と、
    上記ゲート絶縁膜上に形成された単一のゲート電極と、
    上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
    上記半導体層の上記ゲート電極側の表面部に形成された第１導電型のチャネル領域と、
    上記チャネル領域の両側に形成された第２導電型の拡散領域を備え、
    上記ゲート絶縁膜は、第１の絶縁膜と、上記第１の絶縁膜上に形成され、上記第１の絶縁膜の比誘電率よりも高い比誘電率の第２絶縁膜とを含むことを特徴とする半導体記憶装置。
  10. 請求項１に記載された半導体記憶装置の製造方法であって、
    上記ゲート電極を形成した後、第２導型を与える不純物を上記半導体層に注入した後、上記メモリ機能体を形成することを特徴とする半導体記憶装置の製造方法。
  11. 請求項４に記載された半導体記憶装置の製造方法であって、
    上記ゲート電極を形成した後、第１導電型を与える不純物を上記半導体層に注入すると共に、上記第１導電型を与える不純物よりも浅くなるように、第２導型を与える不純物を与える不純物を上記半導体層に注入した後、上記メモリ機能体を形成することを特徴とする半導体記憶装置の製造方法。
  12. 請求項１０または１１に記載の半導体記憶装置の製造方法において、
    上記第２導型を与える不純物はアンチモンであることを特徴とする半導体記憶装置の製造方法。
  13. 請求項１乃至９のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
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