JP2006502581A5 - - Google Patents
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- 半導体基板(12)と、
前記半導体基板表面下の第1の所定の距離で前記半導体基板内に形成された第1の導電型を有する第1の高ドープ層(26)と、
前記半導体基板上に形成された第1の絶縁層(40)と、
前記第1の絶縁層上に形成された電荷蓄積層(38)と、
前記電荷蓄積層上に形成された第2の絶縁層(36)と、
前記基板の第1の所定の領域に形成された第2の導電型を有するソース(52,51)と、
前記基板の第2の所定の領域に形成された第2の導電型を有するドレイン(54,53)と、第1の高ドープ層は前記ソースおよび前記ドレインの深さよりも下方に延在していないことと、
前記第1の絶縁層の下であって前記ソースと前記ドレインとの間に位置するチャンネル領域と、
前記第1の絶縁層のドレイン側のみに注入され、前記ドレインを通って、前記第1の絶縁層の縁部から第2の所定の距離だけ前記第1の絶縁層下に延在する前記第1の導電型を有する第2の高ドープ層(46)とを有し、該第2の高ドープ層は第2の距離内においてドーパント勾配を増大させる、半導体デバイス(10)であって、
該半導体デバイスは不揮発性メモリセルであり、前記不揮発性メモリへのアクセス中、前記チャンネル領域の端部においてチャンネル領域内に空乏領域が形成され、該空乏領域が第2の距離内において増大したドーパント勾配をマスクする、半導体デバイス(10)。 - 半導体デバイスの形成方法において、
半導体基板(12)を提供する工程と、
第1の導電型を有する第1の高ドープ層(26)を前記半導体基板の表面下の第1の所定の距離で前記半導体基板内に形成する工程と、
前記半導体基板上に第1の絶縁層(40)を形成する工程と、
前記第1の絶縁層上に電荷蓄積層(38)を形成する工程と、
前記電荷蓄積層上に第2の絶縁層(36)を形成する工程と、
第2の導電型を有するソース(52,51)を前記基板の第1の所定の領域内に形成す
る工程と、
前記第2の導電型を有するドレイン(54,53)を前記基板の第2の所定の領域内に形成する工程と、前記第1の高ドープ層は前記ソースおよび前記ドレインの深さよりも下方に延在しないことと、
前記第1の導電型を有する第2の高ドープ層(46)を、前記第1の絶縁層のドレイン側のみにおいて、前記ドレインを通り、前記第1の絶縁層の縁部から第2の所定の距離だけ前記第1の絶縁層下に延在するように形成する工程とを有し、第2の高ドープ層は第2の距離内においてドーパント勾配を増大させ、
前記第1の絶縁層の下であって前記ソースと前記ドレインとの間にはチャンネル領域が形成され、
前記半導体デバイスは不揮発性メモリセルであり、前記不揮発性メモリへのアクセス中、前記チャンネル領域の端部においてチャンネル領域内に空乏領域が形成され、該空乏領域が第2の距離内において増大したドーパント勾配をマスクすることを特徴とする方法。 - 半導体基板(12)と、
前記半導体基板の表面下の第1の所定の距離で前記半導体基板内に形成された第1のp-型高ドープ層(26)であって、ドーパントとしてインジウムを用いて形成されている第1のp-型高ドープ層(26)と、
前記半導体基板上に形成された第1の絶縁層(40)と、
前記第1の絶縁層上に形成された電荷蓄積層(38)と、
前記電荷蓄積層上に形成された第2の絶縁層(36)と、
前記基板の第1の所定の領域に形成されたn−型ソース(52,51)と、
前記基板の第2の所定の領域に形成されたn−型ドレイン(54,53)と、前記第1のp−型高ドープ層は前記n−型ソースおよび前記n−型ドレインの深さよりも下方に延在しないことと、
前記第1の絶縁層の下であって前記n−型ソースと前記n−型ドレインとの間に位置するチャンネル領域と、
前記第1の絶縁層のドレイン側のみに形成され、前記n−型ドレインを通って、前記第1の絶縁層の縁部から第2の所定の距離だけ前記第1の絶縁層の下に延在する第2のp−型高ドープ層(46)であって、ドーパントとしてインジウムを用いて形成されている第2のp−型高ドープ層(46)とを有する半導体デバイス(10)。 - 半導体基板(12)における第1の導電型のウェル(20)に不揮発性メモリーデバイス(70)を形成する方法において、
前記ウェルの表面から第1の深さまで、前記第1の導電型のドーパントを前記ウェルの第1の領域(74)に注入する工程と、
前記ウェルから第2の深さまで、第2の導電型のドーパントを前記第1の領域内の第2の領域(86)に注入する工程であって、前記第1の深さが前記第2の深さより大きい工程と、
前記第2の領域上に記憶素子(38)を形成する工程と、
前記記憶素子の上に制御ゲート(34)を形成する工程と、
前記制御ゲートに側方で隣接する第1および第2の領域に第3の領域(52,51)および第4の領域(54,53)を形成する工程であって、前記第3および第4の領域が前記第2の導電型のものである工程とを有することを特徴とする方法。 - 半導体基板(12)と、
前記基板(12)における第1の導電型のウェル(20)と、
前記ウェルにおいて、前記ウェルの表面から第1の深さまで延在し、第1の濃度の前記第1の導電型のドーパントおよび第2の濃度の第2の導電型のドーパントを有するチャンネル領域(86)と、
前記ウェルにおける、前記第1の深さから前記第1の深さより下方の第2の深さまで延在する、前記第1の導電型のAPT領域(74)と、
前記チャンネル領域上の記憶素子(38)と、
前記記憶素子上の制御ゲート(34)と、
前記制御ゲートに対して側方で隣接する前記ウェルにおける第3の領域(52,51)および第4の領域(54,53)であって、前記第2の導電型のものである第3および第4の領域とを有するメモリーデバイス(70)。 - 第1の導電型のウェルを有する半導体基板(12)と、
第1の濃度の前記第1の導電型のドーパントおよび第2の濃度の第2の導電型のドーパントを有する、前記ウェルの表面におけるチャンネル領域(86)と、
前記チャンネル領域の下に配置された前記第1の導電型のウェルにおけるAPT領域(74)と、
前記チャンネル領域上の記憶素子(38)と、
前記記憶素子上の制御ゲート(34)と、
前記チャンネルの第1の側に隣接する前記ウェルにおけるソース領域(52,51)であって、前記第2の導電型を有するソース領域と、
前記チャンネルの第2の側に隣接する前記ウェルにおけるドレイン領域(54,53)であって、前記第2の導電型を有するドレイン領域と、
前記ドレイン領域と前記APT領域との間に配置された前記ウェルにおける高濃度ドープ領域(46)であって、前記第1の導電型を有する高濃度ドープ領域とを有するメモリーデバイス(70)。 - 半導体基板(12)において第1の導電型のウェル(20)に不揮発性メモリーデバイス(70)を形成する方法であって、前記ウェルが分離領域(22、24)によって画定されており、該方法は、
前記ウェルの少なくとも第1の深さまで第1の導電型のドーパントを注入して、APT領域(74)を形成する工程と、
前記ウェルの表面に第2の導電型のドーパントを注入して、前記APT領域の上方のチャンネル領域(86)にチャンネルを形成する工程と、
前記チャンネル領域(86)上に記憶素子(38)を形成する工程と、
制御ゲート(34)を、該制御ゲートの第1の側および前記制御ゲートの第2の側において前記分離領域から離間して、前記記憶素子上に形成する工程と、
前記制御ゲートの第1の側と前記分離領域との間の領域にインプラントマスク(42)を設ける工程と、
前記インプラントマスクを前記制御ゲートの前記第1の側と前記分離領域との間に存在させながら、前記ウェルの表面に対して垂直方向から20〜60°の角度で、前記制御ゲートの前記第2の側と前記分離領域との間の領域を通って前記第1の導電型のドーパントを注入する工程と、
前記制御ゲートの前記第1の側と前記分離領域との間にソース(52,51)を形成し、前記制御ゲートの前記第2の側と前記分離領域との間にドレイン領域を形成する工程とを有することを特徴とする方法。
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