JP2006502581A5

JP2006502581A5 -

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Publication number: JP2006502581A5
Application number: JP2004543036A
Authority: JP
Filing date: 2003-09-23
Publication date: 2006-11-09

Claims

半導体基板（１２）と、
前記半導体基板表面下の第１の所定の距離で前記半導体基板内に形成された第１の導電型を有する第１の高ドープ層（２６）と、
前記半導体基板上に形成された第１の絶縁層（４０）と、
前記第１の絶縁層上に形成された電荷蓄積層（３８）と、
前記電荷蓄積層上に形成された第２の絶縁層（３６）と、
前記基板の第１の所定の領域に形成された第２の導電型を有するソース（５２，５１）と、
前記基板の第２の所定の領域に形成された第２の導電型を有するドレイン（５４，５３）と、第１の高ドープ層は前記ソースおよび前記ドレインの深さよりも下方に延在していないことと、
前記第１の絶縁層の下であって前記ソースと前記ドレインとの間に位置するチャンネル領域と、
前記第１の絶縁層のドレイン側のみに注入され、前記ドレインを通って、前記第１の絶縁層の縁部から第２の所定の距離だけ前記第１の絶縁層下に延在する前記第１の導電型を有する第２の高ドープ層（４６）とを有し、該第２の高ドープ層は第２の距離内においてドーパント勾配を増大させる、半導体デバイス（１０）であって、
該半導体デバイスは不揮発性メモリセルであり、前記不揮発性メモリへのアクセス中、前記チャンネル領域の端部においてチャンネル領域内に空乏領域が形成され、該空乏領域が第２の距離内において増大したドーパント勾配をマスクする、半導体デバイス（１０）。
半導体デバイスの形成方法において、
半導体基板（１２）を提供する工程と、
第１の導電型を有する第１の高ドープ層（２６）を前記半導体基板の表面下の第１の所定の距離で前記半導体基板内に形成する工程と、
前記半導体基板上に第１の絶縁層（４０）を形成する工程と、
前記第１の絶縁層上に電荷蓄積層（３８）を形成する工程と、
前記電荷蓄積層上に第２の絶縁層（３６）を形成する工程と、
第２の導電型を有するソース（５２，５１）を前記基板の第１の所定の領域内に形成す
る工程と、
前記第２の導電型を有するドレイン（５４，５３）を前記基板の第２の所定の領域内に形成する工程と、前記第１の高ドープ層は前記ソースおよび前記ドレインの深さよりも下方に延在しないことと、
前記第１の導電型を有する第２の高ドープ層（４６）を、前記第１の絶縁層のドレイン側のみにおいて、前記ドレインを通り、前記第１の絶縁層の縁部から第２の所定の距離だけ前記第１の絶縁層下に延在するように形成する工程とを有し、第２の高ドープ層は第２の距離内においてドーパント勾配を増大させ、
前記第１の絶縁層の下であって前記ソースと前記ドレインとの間にはチャンネル領域が形成され、
前記半導体デバイスは不揮発性メモリセルであり、前記不揮発性メモリへのアクセス中、前記チャンネル領域の端部においてチャンネル領域内に空乏領域が形成され、該空乏領域が第２の距離内において増大したドーパント勾配をマスクすることを特徴とする方法。
半導体基板（１２）と、
前記半導体基板の表面下の第１の所定の距離で前記半導体基板内に形成された第１のｐ-型高ドープ層（２６）であって、ドーパントとしてインジウムを用いて形成されている第１のｐ-型高ドープ層（２６）と、
前記半導体基板上に形成された第１の絶縁層（４０）と、
前記第１の絶縁層上に形成された電荷蓄積層（３８）と、
前記電荷蓄積層上に形成された第２の絶縁層（３６）と、
前記基板の第１の所定の領域に形成されたｎ−型ソース（５２，５１）と、
前記基板の第２の所定の領域に形成されたｎ−型ドレイン（５４，５３）と、前記第１のｐ−型高ドープ層は前記ｎ−型ソースおよび前記ｎ−型ドレインの深さよりも下方に延在しないことと、
前記第１の絶縁層の下であって前記ｎ−型ソースと前記ｎ−型ドレインとの間に位置するチャンネル領域と、
前記第１の絶縁層のドレイン側のみに形成され、前記ｎ−型ドレインを通って、前記第１の絶縁層の縁部から第２の所定の距離だけ前記第１の絶縁層の下に延在する第２のｐ−型高ドープ層（４６）であって、ドーパントとしてインジウムを用いて形成されている第２のｐ−型高ドープ層（４６）とを有する半導体デバイス（１０）。
半導体基板（１２）における第１の導電型のウェル（２０）に不揮発性メモリーデバイス（７０）を形成する方法において、
前記ウェルの表面から第１の深さまで、前記第１の導電型のドーパントを前記ウェルの第１の領域（７４）に注入する工程と、
前記ウェルから第２の深さまで、第２の導電型のドーパントを前記第１の領域内の第２の領域（８６）に注入する工程であって、前記第１の深さが前記第２の深さより大きい工程と、
前記第２の領域上に記憶素子（３８）を形成する工程と、
前記記憶素子の上に制御ゲート（３４）を形成する工程と、
前記制御ゲートに側方で隣接する第１および第２の領域に第３の領域（５２，５１）および第４の領域（５４，５３）を形成する工程であって、前記第３および第４の領域が前記第２の導電型のものである工程とを有することを特徴とする方法。
半導体基板（１２）と、
前記基板（１２）における第１の導電型のウェル（２０）と、
前記ウェルにおいて、前記ウェルの表面から第１の深さまで延在し、第１の濃度の前記第１の導電型のドーパントおよび第２の濃度の第２の導電型のドーパントを有するチャンネル領域（８６）と、
前記ウェルにおける、前記第１の深さから前記第１の深さより下方の第２の深さまで延在する、前記第１の導電型のＡＰＴ領域（７４）と、
前記チャンネル領域上の記憶素子（３８）と、
前記記憶素子上の制御ゲート（３４）と、
前記制御ゲートに対して側方で隣接する前記ウェルにおける第３の領域（５２，５１）および第４の領域（５４，５３）であって、前記第２の導電型のものである第３および第４の領域とを有するメモリーデバイス（７０）。
第１の導電型のウェルを有する半導体基板（１２）と、
第１の濃度の前記第１の導電型のドーパントおよび第２の濃度の第２の導電型のドーパントを有する、前記ウェルの表面におけるチャンネル領域（８６）と、
前記チャンネル領域の下に配置された前記第１の導電型のウェルにおけるＡＰＴ領域（７４）と、
前記チャンネル領域上の記憶素子（３８）と、
前記記憶素子上の制御ゲート（３４）と、
前記チャンネルの第１の側に隣接する前記ウェルにおけるソース領域（５２，５１）であって、前記第２の導電型を有するソース領域と、
前記チャンネルの第２の側に隣接する前記ウェルにおけるドレイン領域（５４，５３）であって、前記第２の導電型を有するドレイン領域と、
前記ドレイン領域と前記ＡＰＴ領域との間に配置された前記ウェルにおける高濃度ドープ領域（４６）であって、前記第１の導電型を有する高濃度ドープ領域とを有するメモリーデバイス（７０）。
半導体基板（１２）において第１の導電型のウェル（２０）に不揮発性メモリーデバイス（７０）を形成する方法であって、前記ウェルが分離領域（２２、２４）によって画定されており、該方法は、
前記ウェルの少なくとも第１の深さまで第１の導電型のドーパントを注入して、ＡＰＴ領域（７４）を形成する工程と、
前記ウェルの表面に第２の導電型のドーパントを注入して、前記ＡＰＴ領域の上方のチャンネル領域（８６）にチャンネルを形成する工程と、
前記チャンネル領域（８６）上に記憶素子（３８）を形成する工程と、
制御ゲート（３４）を、該制御ゲートの第１の側および前記制御ゲートの第２の側において前記分離領域から離間して、前記記憶素子上に形成する工程と、
前記制御ゲートの第１の側と前記分離領域との間の領域にインプラントマスク（４２）を設ける工程と、
前記インプラントマスクを前記制御ゲートの前記第１の側と前記分離領域との間に存在させながら、前記ウェルの表面に対して垂直方向から２０〜６０°の角度で、前記制御ゲートの前記第２の側と前記分離領域との間の領域を通って前記第１の導電型のドーパントを注入する工程と、
前記制御ゲートの前記第１の側と前記分離領域との間にソース（５２，５１）を形成し、前記制御ゲートの前記第２の側と前記分離領域との間にドレイン領域を形成する工程とを有することを特徴とする方法。