JP3919462B2 - 半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の超高集積化を実現できる微細化構造を有し、高速且つ低消費電力で動作できるＭＩＳ型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の超高集積化に伴って、ＭＩＳ型半導体装置、とりわけ、ＭＩＳ型トランジスタの微細化が望まれており、その実現のために浅い接合を有するＭＩＳ型トランジスタが求められている。
【０００３】
以下、図８（ａ）〜図８（ｅ）を参照しながら、従来のＭＩＳ型トランジスタの製造方法について説明する。
【０００４】
まず、図８（ａ）に示すように、例えば、Ｐ型シリコンからなり、主面の晶帯軸が＜１００＞である半導体基板１０１に対して、Ｐ型不純物であるインジウム（Ｉｎ）イオンを注入エネルギーが２００ｋｅＶで、注入ドーズ量が約１×１０¹²／ｃｍ² であるイオン注入を行ない、注入後に熱処理を加えて、半導体基板１０１の上部にチャネル領域となるＰ型チャネル拡散層１０１ａを形成する。続いて、半導体基板１０１の上に、膜厚が約２．２ｎｍのゲート絶縁膜１０２を介して膜厚が約２００ｎｍの多結晶シリコンからなるゲート電極１０３を形成する。
【０００５】
次に、図８（ｂ）に示すように、ゲート電極１０３をマスクとして、Ｐ型不純物であるＩｎイオンを半導体基板１０１に注入エネルギーが１００ｋｅＶで、注入ドーズ量が約１×１０¹⁴／ｃｍ² のイオン注入を行なう。このときのＩｎイオンの注入電流密度は約１０００μＡ／ｃｍ² であり、注入角度は基板の法線に対して０°〜７°程度である。続いて、Ｎ型不純物であるヒ素（Ａｓ）イオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が５×１０¹⁴／ｃｍ² のイオン注入を行なう。その後、高温で且つ短時間の熱処理により、半導体基板１０１のソース・ドレイン領域にＰ型不純物拡散層１０４Ａ及び浅い接合を持つＮ型高濃度不純物拡散層１０５Ａを形成する。
【０００６】
次に、図８（ｃ）に示すように、半導体基板１０１の上に全面にわたって、膜厚が約５０ｎｍのシリコン窒化膜を７００℃程度の温度で堆積し、堆積したシリコン窒化膜に対して異方性エッチングを行なって、ゲート電極１０３の側面にサイドウォール１０６を形成する。なお、サイドウォール１０６は、シリコン窒化膜に代えてシリコン酸化膜により形成してもよい。
【０００７】
次に、図８（ｄ）に示すように、ゲート電極１０３及びサイドウォール１０６をマスクとして、Ｎ型の不純物であるＡｓイオンを半導体基板１０１に注入エネルギーが３０ｋｅＶで、注入ドーズ量が約３×１０¹⁵／ｃｍ² のイオン注入を行ない、続いて、高温且つ短時間の熱処理を行なって、半導体基板１０１上のソース・ドレイン領域に深い接合を持つＮ型のソース・ドレイン高濃度拡散層１０７、該ソース・ドレイン高濃度拡散層１０７の内側に位置し該ソース・ドレイン高濃度拡散層１０７よりも浅い接合を持つＮ型のエクステンション高濃度拡散層１０５Ｂ、及び該エクステンション高濃度拡散層１０５Ｂの下側に位置するＰ型のポケット高濃度拡散層１０４Ｂをそれぞれ形成する。
【０００８】
次に、図８（ｅ）に示すように、スパッタリング法により、半導体基板１０１の上に、膜厚が約１０ｎｍのコバルト又はチタンからなる金属膜及び膜厚が約２０ｎｍの窒化チタン膜を順次堆積した後、温度が５５０℃程度で１０秒間程度の熱処理を行ない、その後、窒化チタン膜と未反応の金属膜を、硫酸と過酸化水素と水との混合液で選択的にエッチングして除去する。続いて、温度が８００℃程度で１０秒間程度の熱処理を行なって、ゲート電極１０３の上部及びソース・ドレイン高濃度拡散層１０７の上部に、膜厚が３０ｎｍ程度のコバルトシリサイド層１０８を自己整合的に形成する。
【０００９】
このように、従来のＭＩＳ型トランジスタの製造方法は、ポケット高濃度拡散層１０４Ｂに対するイオン注入に重イオンであるＩｎイオンを用いることにより、浅い接合で且つ急峻な不純物プロファイルを実現しようとしている。
【００１０】
【発明が解決しようとする課題】
ところが、前記従来のＭＩＳ型トランジスタの製造方法は、ポケット高濃度拡散層１０４Ｂに重イオンを用いているため、該重イオンは半導体基板１０１の結晶に対する注入ダメージが大きいことにより、所定のドーズ量を超えると、半導体基板１０１にアモルファス層が形成されてしまう。さらに注入後の熱処理により、このアモルファス−クリスタル界面の下側の領域にＥＯＲ（End-of-Range）転位ループ欠陥層が形成され、このＥＯＲ転位ループ欠陥層にＩｎイオン等の重いイオンが強く偏析してしまうという問題がある。
【００１１】
特に、重いイオンを用いた不純物注入においては、アモルファス−クリスタル界面が不純物の濃度ピークよりも深い位置に形成されるため、エクステンション高濃度拡散層１０５Ｂの拡散後の接合面は、設計値よりも深い位置に生成されてしまう。また、ＥＯＲ転位ループ欠陥層が、エクステンション高濃度拡散層１０５Ｂの接合面の近傍に形成されると、接合リークが発生するという問題をも発生する。
【００１２】
しかしながら、ポケット領域やエクステンション領域等の高濃度拡散層に質量数が相対的に大きい重イオンを用いない限り、現状の過渡増速拡散を抑制しながら、今以上の浅い接合を達成することは極めて困難である。例えば、デザインルールが０．１μｍのＣＭＯＳトランジスタの場合は、エクステンション高濃度拡散層１０５Ｂの接合に２０ｎｍ〜３０ｎｍ程度の接合深さを要求される。このとき、サイドウォール１０６を形成する際の低温の熱処理プロセスにより生じる過渡増速拡散によって、Ａｓイオンが数十ｎｍ程度も移動すると考えられる。従って、ＭＩＳ型トランジスタの微細化が進むと、注入エネルギーが小さいイオン注入をいくら行なっても、その後の熱処理によって、エクステンション高濃度拡散層１０５Ｂの接合深さが目標値よりも大きくなってしまうという問題がある。
【００１３】
なお、過渡増速拡散とは、格子間に過剰に存在する点欠陥と注入された不純物とが相互作用により拡散し、その結果、その熱平衡状態の拡散係数以上に不純物が拡散してしまう現象のことをいう。
【００１４】
本発明は、前記従来の問題を解決し、浅い接合に必須である重イオンをエクステンション領域やポケット領域となる高濃度拡散層に用いながらも、該重イオンに起因する転位ループ欠陥の発生を抑制できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ＭＩＳ型の半導体装置及びその製造方法を、欠陥層の発生を抑制できる半導体基板を用いたり、注入時の注入ダメージを低減し且つ半導体基板自体に欠陥層が生じにくいように重イオンを注入したりする構成とする。
【００１６】
具体的に、本発明に係る第１の半導体装置は、シリコン基板上に、シリコンをエピタキシャル成長させてなり、晶帯軸が＜１１０＞であるエピタキシャル領域を有する積層構造のエピタキシャル半導体基板と、エピタキシャル領域の上にゲート絶縁膜を介して形成されたゲート電極と、エピタキシャル領域におけるソース・ドレイン領域にゲート電極の側面の下側の領域から距離をおいて形成された第１導電型のソース・ドレイン高濃度拡散層と、エピタキシャル領域におけるソース・ドレイン高濃度拡散層とゲート電極の側面の下側の領域との間に形成され、接合の深さがソース・ドレイン高濃度拡散層よりも浅い第１導電型のヒ素イオンが拡散してなるエクステンション高濃度拡散層と、エピタキシャル領域におけるエクステンション高濃度拡散層の下側の領域に形成された第２導電型のポケット高濃度拡散層とを備え、ポケット高濃度拡散層は、晶帯軸が＜１１０＞であるエピタキシャル領域に対して、注入ドーズ量が５×１０ ^１３ ／ｃｍ ^２ 以上のインジウムイオンをチャネリングして形成され、且つ、インジウムイオンがＥＯＲ転位ループ欠陥層に偏析してなる偏析部分がエクステンション高濃度拡散層の下側の領域に形成されており、ＥＯＲ転位ループ欠陥層は、インジウムイオンのイオン注入によってアモルファス化されたエピタキシャル領域への熱処理により形成されており、インジウムイオンの偏析部分のピークは、晶帯軸が＜１００＞である場合のピークよりも低いことを特徴とする。
【００１７】
第１の半導体装置は、シリコンからなるエピタキシャル領域を有する半導体基板における該エピタキシャル領域に、質量数が相対的に大きいインジウムイオンをチャネリングして形成されたポケット高濃度拡散層を有している。一般にエピタキシャル成長法により得られる半導体は、通常の回転引き上げ（ＣＺ）法による半導体よりもその結晶品位に優れる。従って、エピタキシャル領域に重イオンであるインジウムイオンが注入及び拡散してなるポケット高濃度拡散層は、通常の半導体基板の場合よりもＥＯＲ転位ループ欠陥の発生が少なくなる。その結果、インジウムイオンがアモルファス−クリスタル界面の下側の領域に偏析しにくくなるので、偏析に起因するリーク電流を抑制しながら、微細化を図ることができる。
【００１８】
また、第１の半導体装置は、エピタキシャル領域の晶帯軸が＜１１０＞であることから、通常の晶帯軸が＜１００＞である半導体基板の場合と異なり、注入される重イオンがチャネリングを起こし、シリコン原子との衝突確率が減るため、半導体基板に対する注入ダメージが低減するので、格子間シリコンの発生が抑制される。その結果、ＥＯＲ転位ループ欠陥の発生が減少して、重イオンがアモルファス−クリスタル界面の下側の領域により偏析しにくくなる。
【００１９】
また、第１の半導体装置は、高濃度拡散層は不純物イオンに、注入ドーズ量が５×１０^１３／ｃｍ^−２以上のインジウムイオンを用いて形成されていることから、高濃度拡散層をアモルファス化することができるため、後から注入される他の不純物イオンのチャネリングを抑制できるので、浅い接合を持つ高濃度拡散層を確実に形成できる。
【００２０】
第１の半導体装置において、ポケット高濃度拡散層は、エピタキシャル領域におけるゲート電極の両側方部分に設けられたエクステンション高濃度拡散層の下側の領域にそれぞれ形成されていることが好ましい。
【００２１】
第１の半導体装置において、エピタキシャル領域におけるゲート電極の下側にインジウムイオンを用いて形成されたチャネル拡散層を有していることが好ましい。
【００２２】
本発明に係る第２の半導体装置は、晶帯軸が＜１１０＞である半導体基板と、半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるソース・ドレイン領域にゲート電極の側面の下側の領域から距離をおいて形成された第１導電型のソース・ドレイン高濃度拡散層と、半導体基板におけるソース・ドレイン高濃度拡散層とゲート電極の側面の下側の領域との間に形成され、接合の深さがソース・ドレイン高濃度拡散層よりも浅い第１導電型のヒ素イオンが拡散してなるエクステンション高濃度拡散層と、半導体基板におけるエクステンション高濃度拡散層の下側の領域に形成された第２導電型のポケット高濃度拡散層とを備え、ポケット高濃度拡散層は、晶帯軸が＜１１０＞である半導体基板に対して、注入ドーズ量が５×１０ ^１３ ／ｃｍ ^２ 以上のインジウムイオンをチャネリングして形成され、且つ、インジウムイオンがＥＯＲ転位ループ欠陥層に偏析してなる偏析部分がエクステンション高濃度拡散層の下側の領域に形成されており、ＥＯＲ転位ループ欠陥層は、インジウムイオンのイオン注入によってアモルファス化された半導体基板への熱処理により形成されており、インジウムイオンの偏析部分のピークは、晶帯軸が＜１００＞である場合のピークよりも低いことを特徴とする。
【００２３】
第２の半導体装置によると、晶帯軸が＜１１０＞である半導体基板を用いていることから、前述したように、注入されるインジウムイオンがチャネリングを起こし、シリコン原子との衝突確率が減るため、半導体基板に対する注入ダメージが低減する。注入ダメージが低減すると、格子間シリコンの発生が抑制されるため、ＥＯＲ転位ループ欠陥の発生が減少して、インジウムイオンがアモルファス−クリスタル界面の下側の領域に偏析しにくくなるので、偏析に起因するリーク電流を抑制できる。また、インジウムイオンはチャネリングを起こしても、インジウムイオン自体の質量効果によりその注入飛程が軽イオン程には大きくならないので、浅い接合をも実現できる。
【００２５】
第２の半導体装置において、半導体基板におけるゲート電極の下側にインジウムイオンを用いて形成されたチャネル拡散層を有していることが好ましい。
【００２７】
本発明に係る第１の半導体装置の製造方法は、シリコン基板上にシリコンをエピタキシャル成長させてなり、晶帯軸が＜１１０＞であるエピタキシャル領域を有する積層構造のエピタキシャル半導体基板のエピタキシャル領域上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、ゲート電極をマスクとして、第１導電型の第１の不純物をエピタキシャル領域に注入することにより、ポケット高濃度拡散層となる第１の不純物層を形成する工程（ｂ）と、工程（ｂ）の後に、ゲート電極をマスクとして、第２導電型のヒ素イオンからなる第２の不純物をエピタキシャル領域に対して第１の不純物層よりも浅い接合となるように注入することにより、エクステンション高濃度拡散層となる第２の不純物層を形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、エピタキシャル半導体基板を熱処理することにより、ポケット高濃度拡散層及びエクステンション高濃度拡散層を形成する工程（ｄ）と、工程（ｄ）の後に、ゲート電極の側面にサイドウォールを形成した後、ゲート電極及びサイドウォールをマスクとして、第２導電型の第３の不純物をエピタキシャル領域に対して第２の不純物層よりも深い接合となるように注入することにより、ソース・ドレイン高濃度拡散層となる第３の不純物層を形成する工程（ｅ）とを備え、工程（ｂ）では、第１の不純物としてインジウムイオンを用いて、注入ドーズ量が５×１０ ^１３ ／ｃｍ ^２ 以上で、インジウムイオンの飛程のピークが第２の不純物の飛程のピークと同等となる注入条件で注入して第１の不純物層を形成することにより、エピタキシャル領域をアモルファス化すると共に、インジウムイオンを晶帯軸が＜１１０＞であるエピタキシャル領域に対してチャネリングを生じさせ、工程（ｄ）では、熱処理によって、エクステンション高濃度拡散層の下側の領域に形成されたＥＯＲ転位ループ欠陥層にインジウムイオンが偏析してなる偏析部分を持つポケット高濃度拡散層を形成することにより、インジウムイオンの偏析部分のピークを、晶帯軸が＜１００＞である場合のピークよりも低くすることを特徴とする。
【００２８】
第１の半導体装置の製造方法によると、シリコンからなるエピタキシャル領域にインジウムイオンが注入及び拡散してなるポケット高濃度拡散層は、通常のＣＺ法により形成された半導体基板の場合と比べてＥＯＲ転位ループ欠陥の発生が少なくなるため、インジウムイオンがアモルファス−クリスタル界面の下側の領域に偏析しにくくなる。このため、偏析に起因するリーク電流を抑制しながら、微細化を図ることができる。
【００２９】
また、第１の半導体装置の製造方法は、エピタキシャル領域の晶帯軸を＜１１０＞としていることから、注入されるインジウムイオンがチャネリングを起こし、シリコン原子との衝突確率が減るため、半導体基板に対する注入ダメージが低減する。注入ダメージが低減すると、格子間シリコンの発生が抑制されるため、ＥＯＲ転位ループ欠陥の発生が減少して、重イオンがアモルファス−クリスタル界面の下側の領域に偏析しにくくなるので、偏析に起因するリーク電流を抑制できる。また、インジウムイオンはチャネリングを起こしても、インジウムイオン自体の質量効果によりその注入飛程が軽イオン程には大きくならないので、浅い接合をも実現できる。
【００３０】
また、第１の半導体装置の製造方法は、ポケット高濃度拡散層を形成する不純物イオンに注入ドーズ量が５×１０^１３／ｃｍ^−２以上のインジウムイオンを用いて形成していることから、第１の不純物層をアモルファス化することができるため、続いて注入される第２の不純物のチャネリングを抑制できるので、浅い接合を持つエクステンション高濃度拡散層及びポケット高濃度拡散層を確実に形成でき、その結果、高駆動力の半導体装置を実現することができる。
【００３２】
この場合に、第１の半導体装置の製造方法は、工程（ａ）の前に、エピタキシャル領域に第１導電型の第４の不純物を注入することにより、チャネル拡散層となる第４の不純物層を形成する工程をさらに備えていることが好ましい。このようにすると、チャネル拡散層の不純物にも重イオンであるＩｎイオンを用いるような場合には、エピタキシャル領域の表面近傍ではＩｎイオンの不純物濃度が低く、表面近傍から少し深い位置で急峻な不純物濃度分布を形成できるため、トランジスタの駆動力を低下することなく、微細化を実現できる。
【００３３】
また、この場合に、第４の不純物にはインジウムイオンを用いることが好ましい。
【００４２】
本発明に係る第２の半導体装置の製造方法は、晶帯軸が＜１１０＞である半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、ゲート電極をマスクとして、第１導電型の第１の不純物を半導体基板に注入することにより、ポケット高濃度拡散層となる第１の不純物層を形成する工程（ｂ）と、工程（ｂ）の後に、ゲート電極をマスクとして、第２導電型のヒ素イオンからなる第２の不純物を半導体基板に対して第１の不純物層よりも浅い接合となるように注入することにより、エクステンション高濃度拡散層となる第２の不純物層を形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、半導体基板を熱処理することにより、ポケット高濃度拡散層及びエクステンション高濃度拡散層を形成する工程（ｄ）と、工程（ｄ）の後に、ゲート電極の側面にサイドウォールを形成した後、ゲート電極及びサイドウォールをマスクとして、第２導電型の第３の不純物を半導体基板に対して第２の不純物層よりも深い接合となるように注入することにより、ソース・ドレイン高濃度拡散層となる第３の不純物層を形成する工程（ｅ）とを備え、工程（ｂ）では、第１の不純物としてインジウムイオンを用いて、注入ドーズ量が５×１０ ^１３ ／ｃｍ ^２ 以上で、インジウムイオンの飛程のピークが第２の不純物の飛程のピークと同等となる注入条件で注入して第１の不純物層を形成することにより、半導体基板をアモルファス化すると共に、インジウムイオンを晶帯軸が＜１１０＞である半導体基板に対してチャネリングを生じさせ、工程（ｄ）では、熱処理によって、エクステンション高濃度拡散層の下側の領域に形成されたＥＯＲ転位ループ欠陥層にインジウムイオンが偏析してなる偏析部分を持つポケット高濃度拡散層を形成することにより、インジウムイオンの偏析部分のピークを、晶帯軸が＜１００＞である場合のピークよりも低くすることを特徴とする。
【００４３】
第２の半導体装置の製造方法によると、ポケット高濃度拡散層用のインジウムイオンを半導体基板に注入する際に、晶帯軸が＜１１０＞である半導体基板は注入されるインジウムイオンがチャネリングを起こす。これにより、半導体基板に対する注入ダメージが低減して格子間シリコンの発生が抑制されるため、ＥＯＲ転位ループ欠陥の発生が減少する。その結果、インジウムイオンがアモルファス−クリスタル界面の下側の領域に偏析しにくくなるので、偏析に起因するリーク電流を抑制することができる。また、インジウムイオンはチャネリングを起こしても、インジウムイオン自体の質量効果によりその注入飛程が軽イオン程には大きくならないので、浅接合をも実現できる。
【００４６】
第２の半導体装置の製造方法は、工程（ａ）の前に、半導体基板に第１導電型の第４の不純物を注入することにより、チャネル拡散層となる第４の不純物層を形成する工程をさらに備えていることが好ましい。
【００４７】
第２の半導体装置の製造方法において、第４の不純物にはインジウムイオンを用いることが好ましい。
【００４８】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４９】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係るＭＩＳ型トランジスタであって、図１（ａ）は断面構成を示し、図１（ｂ）は図１（ａ）のＡ₁-Ａ₂ 線に沿った基板表面からの深さ方向の不純物濃度を表わしている。
【００５０】
図１（ａ）に示すように、例えばＰ型シリコンがエピタキシャル成長してなるエピタキシャル半導体基板１１の上には、ゲート絶縁膜１２を介して多結晶シリコンからなるゲート電極１３が形成されている。
【００５１】
エピタキシャル半導体基板１１の上部には、ゲート電極１３のサイドウォール１６の両側方に位置するソース・ドレイン領域に、ゲート電極１３の側面の下側の領域から距離をおいてＮ型のヒ素（Ａｓ）イオンが拡散したソース・ドレイン高濃度拡散層１７が形成されている。ソース・ドレイン高濃度拡散層１７とゲート電極１３の側面の下側の領域との間には、接合の深さがソース・ドレイン高濃度拡散層１７よりも浅くなるようにＮ型のＡｓイオンが拡散したエクステンション高濃度拡散層１５が形成され、該エクステンション高濃度拡散層１５の下側の領域には、質量数が相対的に大きい重イオンであるＰ型のインジウム（Ｉｎ）イオンが拡散したポケット高濃度拡散層１４が形成されている。また、エピタキシャル半導体基板１１におけるゲート電極１３の下側であって、エクステンション高濃度拡散層１５同士の間で且つポケット高濃度拡散層１４同士の間の領域には、Ｐ型のＩｎイオンが拡散したチャネル拡散層１１ａが形成されている。
【００５２】
このように、本実施形態に係るＭＩＳ型トランジスタは、エピタキシャル半導体基板１１に重イオンであるＩｎイオンを拡散してなるポケット高濃度拡散層１４を有していることを特徴とする。
【００５３】
図１（ｂ）において、曲線１Ａはエクステンション高濃度拡散層１５のＡｓイオンの濃度を示し、曲線２Ａはポケット高濃度拡散層１４のＩｎイオンの濃度を示している。破線３は比較用であって、半導体基板に通常の回転引き上げ（ＣＺ）法により形成されたシリコンウェハを用いた場合のポケット高濃度拡散層のＩｎイオンの濃度を示している。
【００５４】
半導体製造プロセスにおいて、質量数が相対的に大きい重イオン、例えばＩｎイオンは、質量数が相対的に小さいボロン（Ｂ）イオン等に比べて急峻な注入プロファイルを示すのに加え、図１（ｂ）に示すように、欠陥層への偏析や表面拡散によって、不純物プロファイルにおける低濃度のテール部分、すなわち深い領域への拡散による広がりが小さいため、エクステンション高濃度拡散層１５の不純物濃度曲線１Ａのみならず、ポケット高濃度拡散層１４の不純物濃度曲線２Ａに対しても急峻なプロファイルを実現できる。その結果、ゲート長が小さいＭＩＳ型トランジスタであっても浅い接合が可能なり、その結果高駆動力を実現できる。また、エクステンション高濃度拡散層１５及びポケット高濃度拡散層１４に浅い接合深さを得られるため、短チャネル効果を抑制できるので、微細化トランジスタの設計が可能となる。
【００５５】
また、図１（ｂ）からも分かるように、本実施形態は半導体基板にエピタキシャル半導体基板１１を用いているため、本実施形態のポケット高濃度拡散層１４の不純物曲線２Ａは、従来のＣＺ法による半導体基板に設けたポケット高濃度拡散層の不純物曲線３と比べてＥＯＲ転位ループ欠陥の発生が減少し、その結果、Ｉｎイオンの該ＥＯＲ転位ループ欠陥層への偏析部分のピークが低くなる。これにより、ＥＯＲ転位ループ欠陥に偏析する重イオンに起因するリーク電流を抑制することができる。
【００５６】
以下、前記のように構成されたＭＩＳ型トランジスタの製造方法について図面を参照しながら説明する。
【００５７】
図２（ａ）〜図２（ｄ）は第１の実施形態に係るＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
【００５８】
まず、図２（ａ）に示すように、例えば、Ｐ型シリコンがエピタキシャル成長してなるエピタキシャル半導体基板１１に対して、Ｐ型で相対的に質量数が大きい不純物イオン、例えばインジウム（Ｉｎ）イオンを注入エネルギーが約２００ｋｅＶで且つ注入ドーズ量が約１×１０¹²／ｃｍ² の注入条件でイオン注入する。イオン注入に続いて、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する短時間の熱処理、すなわち急速熱処理（ＲＴＡ）を行なうことにより、エピタキシャル半導体基板１１の上部にＰ型のチャネル拡散層１１ａを形成する。続いて、エピタキシャル半導体基板１１の上に、膜厚が２．２ｎｍ程度のゲート絶縁膜１２を形成し、該ゲート絶縁膜１２の上に膜厚が２５０ｎｍ程度の多結晶シリコンからなるゲート電極１３を形成する。
【００５９】
次に、図２（ｂ）に示すように、ゲート電極１３をマスクとして、Ｐ型の不純物イオンである、例えばＩｎイオンをエピタキシャル半導体基板１１に、注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約１×１０¹⁴／ｃｍ² の注入条件でイオン注入する。続いて、ゲート電極１３をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンをエピタキシャル半導体基板１１に注入エネルギーが約１０ｋｅＶで且つ注入ドーズ量が約５×１０¹⁴／ｃｍ² の注入条件でイオン注入する。その後、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、エピタキシャル半導体基板１１のソース・ドレイン領域に、Ｐ型のポケット高濃度拡散層形成層１４Ａ及び該ポケット高濃度拡散層形成層１４Ａよりも浅い接合を持つＮ型のエクステンション高濃度拡散層形成層１５Ａを形成する。
【００６０】
次に、図２（ｃ）に示すように、ゲート電極１３を覆うようにエピタキシャル半導体基板１１の上に全面にわたって膜厚が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して、基板面に垂直な方向に強い異方性を有する異方性エッチングを行なうことにより、ゲート電極１３のゲート長方向側の側面にシリコン窒化膜からなるサイドウォール１６を形成する。なお、シリコン窒化膜に代えてシリコン酸化膜からなるサイドウォール１６を形成しても良い。
【００６１】
次に、図２（ｄ）に示すように、ゲート電極１３及びサイドウォール１６をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンをエピタキシャル半導体基板１１に注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約３×１０¹⁵／ｃｍ² の注入条件でイオン注入する。注入後に、昇温レートが約１００℃／秒で１０００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、エピタキシャル半導体基板１１のソース・ドレイン領域にＮ型のソース・ドレイン高濃度拡散層１７を形成する。
【００６２】
これにより、エピタキシャル半導体基板１１におけるゲート電極１３の下側に位置するチャネル拡散層１１ａと、半導体基板１１におけるゲート電極１３の両側方部分にチャネル拡散層１１ａを挟むように設けられたエクステンション高濃度拡散層形成層１５Ａからなるエクステンション高濃度拡散層１５と、該エクステンション高濃度拡散層１５の下側に位置するポケット高濃度拡散層形成層１４Ａからなるポケット高濃度拡散層１４と、半導体基板１１におけるサイドウォール１６の両側方に位置し且つエクステンション高濃度拡散層１５及びポケット高濃度拡散層１４と側部で接するように設けられたソース・ドレイン拡散層１７とが形成される。
【００６３】
このように、第１の実施形態は、図２（ｂ）に示す工程において、エピタキシャル半導体基板１１に対して重イオンの注入を行なうことにより、ポケット高濃度拡散層形成層１４Ａを形成することを特徴とする。
【００６４】
ここで、図３は図２（ｂ）に示す工程におけるポケット領域及びエクステンション領域への不純物注入の直後の基板の深さ方向の不純物プロファイルを示している。図３において、曲線１Ｂはエクステンション領域におけるＡｓイオンのプロファイルを示し、曲線２Ｂはポケット領域におけるＩｎイオンのプロファイルを示している。図３に示すように、図２（ｂ）に示すＡｓイオンとＩｎイオンとの注入条件によると、ＡｓイオンとＩｎイオンとの各飛程のピークＲｐはほぼ同等となるが、Ｉｎイオンによるアモルファス−クリスタル界面４は、Ａｓイオンの飛程のピークＲｐよりも深くなる。さらに、アモルファス−クリスタル界面４の下側には、その後の熱処理によりＥＯＲ転位ループ欠陥層５が形成される。このとき、エピタキシャル半導体基板１１を用いているため、通常のＣＺ法による半導体基板を用いた場合と比べてＥＯＲ転位ループ欠陥層５の発生が減少する。これにより、最終的なＩｎイオンのプロファイルは、図１（ｂ）に示す曲線２Ａのような偏析部分を持つ曲線となる。
【００６５】
第１の実施形態においては、Ｉｎイオンのアモルファス化によるＥＯＲ転位ループ欠陥層の発生と、該ＥＯＲ転位ループ欠陥層へのＩｎイオンの偏析によるリーク電流とを半導体基板にエピタキシャルウェハを用いることにより抑制することができる。
【００６６】
エピタキシャルシリコンウェハは、ウェハ自体の含有酸素量が少なく且つ結晶欠陥も少ない。従って、通常のＣＺ法によるシリコンウェハと比べて、より理想的な結晶状態に近いエピタキシャルウェハを用いることにより、重イオン注入後のアニールによるＥＯＲ転位ループ欠陥の発生が抑制される。
【００６７】
その上、ポケット高濃度拡散層形成層１４Ａを形成する際に、Ｉｎイオンを５×１０¹³／ｃｍ² 以上の注入ドーズ量で注入しているため、エピタキシャル半導体基板１１がアモルファス化される。これにより、続くエクステンション高濃度拡散層形成層１５Ａを形成するためのＡｓイオンの注入時に、注入されるＡｓイオンが結晶格子間を貫通する現象であるチャネリングが抑制されるので、エクステンション高濃度拡散層形成層１５Ａの浅い接合をも確実に実現できる。
【００６８】
また、チャネル拡散層１１ａにも重イオンであるＩｎイオンを用いることにより、エピタキシャル半導体基板１１の表面の近傍ではＩｎイオンの不純物濃度が低く、表面の近傍から少し深い位置では急峻な不純物濃度分布を形成できるので、トランジスタの駆動力を低下することなく、微細化を実現できる。また、チャネル拡散層１１ａにＩｎイオンを注入した後に熱処理を加えることにより、Ｉｎイオンによる注入ダメージを速やかに回復することができる。
【００６９】
なお、第１の実施形態においては、図２（ｂ）に示したポケット高濃度拡散層形成層１４Ａ及びエクステンション高濃度拡散層形成層１５Ａの注入後、及び図２（ｄ）に示したソース・ドレイン高濃度拡散層１７の注入後にそれぞれ急速熱処理を行なっているが、図２（ｄ）に示した工程でのみ急速熱処理を行なってもよい。
【００７０】
また、エピタキシャル半導体基板１１は、トランジスタの拡散層が形成される少なくとも上部にシリコンからなるエピタキシャル領域を有しておればよい。従って、基板自体がエピタキシャル成長してなるエピタキシャルウェハを用いてもよく、ＣＺ法によるシリコン基板の上にシリコンをエピタキシャル成長させてなるエピタキシャル層を有する積層構造のエピタキシャル基板を用いてもよい。
【００７１】
また、エクステンション高濃度拡散層形成層１５Ａを、質量数が相対的に大きいＮ型不純物であるアンチモン（Ｓｂ）イオン等の重イオンを用いて形成してもよい。この場合のＳｂイオンの注入条件は、注入エネルギーを約１０ｋｅＶとし、注入ドーズ量を約２×１０¹⁴／ｃｍ² とすると良い。
【００７２】
また、ゲート電極１３に多結晶シリコンを用いたが、多結晶シリコンに代えてポリメタルを用いてもよい。
【００７３】
また、チャネル拡散層１１ａにＩｎイオンを用いたが、代わりにＢイオン、又はＢイオンとＩｎイオンとを混合した混合イオンとしてもよい。
【００７４】
また、ＭＩＳ型トランジスタをＮチャネルＭＩＳ型トランジスタとしたが、代わりにＰチャネルＭＩＳ型トランジスタとしてもよい。ＰチャネルＭＩＳ型トランジスタとする場合には、チャネル拡散層１１ａ及びポケット高濃度拡散層形成層１４Ａに注入するＮ型の重イオンとして、Ｓｂイオンを用いることが好ましい。
【００７５】
（第１の参考例）
以下、本発明の第１の参考例に係る半導体装置の製造方法について図面を参照しながら説明する。
【００７６】
図４（ａ）〜図４（ｄ）は第１の参考例に係るＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
【００７７】
まず、図４（ａ）に示すように、例えば、Ｐ型シリコンからなる半導体基板３１に対して、Ｐ型で相対的に質量数が大きい不純物イオン、例えばＩｎイオンを注入エネルギーが約２００ｋｅＶで且つ注入ドーズ量が約１×１０¹²／ｃｍ² の注入条件で注入する。イオン注入に続いて、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する短時間の急速熱処理を行なうことにより、半導体基板３１の上部にＰ型のチャネル拡散層３１ａを形成する。続いて、半導体基板３１の上に、膜厚が２．２ｎｍ程度のゲート絶縁膜３２を形成し、該ゲート絶縁膜３２の上に膜厚が２５０ｎｍ程度の多結晶シリコンからなるゲート電極３３を形成する。
【００７８】
次に、図４（ｂ）に示すように、ゲート電極３３をマスクとして、Ｐ型の不純物イオンである、例えばＩｎイオンを半導体基板３１に、注入エネルギーが約３０ｋｅＶ、注入ドーズ量が約１×１０¹⁴／ｃｍ² 及び電流密度が約１００μＡ／ｃｍ² の注入条件として室温下でイオン注入する。続いて、ゲート電極３３をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンを半導体基板３１に注入エネルギーが約１０ｋｅＶで且つ注入ドーズ量が約５×１０¹⁴／ｃｍ² の注入条件でイオン注入する。その後、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、半導体基板３１のソース・ドレイン領域に、Ｐ型のポケット高濃度拡散層形成層３４Ａ及び該ポケット高濃度拡散層形成層３４Ａよりも浅い接合を持つＮ型のエクステンション高濃度拡散層形成層３５Ａを形成する。
【００７９】
次に、図４（ｃ）に示すように、ゲート電極３３を覆うように半導体基板３１の上に全面にわたって膜厚が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極３３のゲート長方向側の側面にシリコン窒化膜からなるサイドウォール３６を形成する。なお、シリコン窒化膜に代えてシリコン酸化膜からなるサイドウォール３６を形成しても良い。
【００８０】
次に、図４（ｄ）に示すように、ゲート電極３３及びサイドウォール３６をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンを半導体基板３１に注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約３×１０¹⁵／ｃｍ² の注入条件でイオン注入する。注入後に、昇温レートが約１００℃／秒で１０００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、半導体基板３１のソース・ドレイン領域にＮ型のソース・ドレイン高濃度拡散層３７を形成する。
【００８１】
これにより、半導体基板３１におけるゲート電極３３の下側に位置するチャネル拡散層３１ａと、半導体基板３１におけるゲート電極３３の両側方部分にチャネル拡散層３１ａを挟むように設けられたエクステンション高濃度拡散層形成層３５Ａからなるエクステンション高濃度拡散層３５Ｂと、該エクステンション高濃度拡散層３５Ｂの下側に位置するポケット高濃度拡散層形成層３４Ａからなるポケット高濃度拡散層３４Ｂと、半導体基板３１におけるサイドウォール３６の両側方に位置し且つエクステンション高濃度拡散層３５Ｂ及びポケット高濃度拡散層３４Ｂと側部で接するように設けられたソース・ドレイン拡散層３７とが形成される。
【００８２】
このように、第１の参考例は、図４（ｂ）に示すイオン注入工程において、半導体基板３１に対して、室温下で電流密度が１００μＡ／ｃｍ^２ という比較的低い電流密度でＩｎイオンの注入を行なうことにより、ポケット高濃度拡散層形成層３４Ａを形成することを特徴とする。これにより、ポケット高濃度拡散層形成層３４Ａの形成時に、低電流密度で注入されるＩｎイオンによって、半導体基板３１が被る注入ダメージが低減されるため、ＥＯＲ転位ループ欠陥の原因となる格子間シリコンの発生を抑制できる。その結果、熱処理後に発生するＥＯＲ転位ループ欠陥が減少するので、ＩｎイオンがＥＯＲ転位ループ欠陥層に強く偏析されなくなる。その結果、Ｉｎイオンの強い偏析によるリーク電流を抑制できる。
【００８３】
なお、ポケット高濃度拡散層形成層３４Ａのイオン注入時の電流密度は、およそ１５０μＡ／ｃｍ² よりも低いことが好ましく、さらには、１００μｍＡ／ｃｍ² 程度が好ましい。
【００８４】
その上、ポケット高濃度拡散層形成層３４Ａを形成する際に、Ｉｎイオンを５×１０¹³／ｃｍ² 以上の注入ドーズ量で注入しているため、半導体基板３１がアモルファス化されるので、これにより、続くエクステンション高濃度拡散層形成層３５Ａを形成するためのＡｓイオンの注入時に、注入されるＡｓイオンのチャネリングが抑制される。その結果、エクステンション高濃度拡散層形成層３５Ａの浅接合を確実に実現できる。
【００８５】
また、チャネル拡散層３１ａにも重イオンであるＩｎイオンを用いることにより、半導体基板３１の表面の近傍ではＩｎイオンの不純物濃度が低く、表面の近傍から少し深い位置では急峻な不純物濃度分布を形成できるので、トランジスタの駆動力を低下することなく、微細化を実現できる。また、チャネル拡散層３１ａにＩｎイオンを注入した後に熱処理を加えることにより、Ｉｎイオンによる注入ダメージを速やかに回復することができる。
【００８６】
また、第１の参考例においても、エクステンション高濃度拡散層形成層３５Ａを、Ｎ型で質量数が相対的に大きいＳｂイオン等の重イオンを用いて形成してもよい。この場合のＳｂイオンの注入条件は、注入エネルギーを約１０ｋｅＶとし、注入ドーズ量を約２×１０^１４／ｃｍ^２ とすると良い。
【００８７】
また、図４（ｂ）に示したポケット高濃度拡散層形成層３４Ａ及びエクステンション高濃度拡散層形成層３５Ａの注入後、及び図４（ｄ）に示したソース・ドレイン高濃度拡散層３７の注入後にそれぞれ急速熱処理を行なっているが、図４（ｄ）に示した工程でのみ急速熱処理を行なってもよい。
【００８８】
また、ゲート電極３３に多結晶シリコンを用いたが、多結晶シリコンに代えてポリメタルを用いてもよい。
【００８９】
また、チャネル拡散層３１ａにＩｎイオンを用いたが、代わりにＢイオン、又はＢイオンとＩｎイオンとを混合した混合イオンとしてもよい。
【００９０】
また、ＭＩＳ型トランジスタをＮチャネルＭＩＳ型トランジスタとしたが、代わりにＰチャネルＭＩＳ型トランジスタとしてもよい。ＰチャネルＭＩＳ型トランジスタとする場合には、チャネル拡散層３１ａ及びポケット高濃度拡散層形成層３４Ａに注入するＮ型の重イオンとして、Ｓｂイオンを用いることが好ましい。
【００９１】
（第２の参考例）
以下、本発明の第２の参考例に係る半導体装置の製造方法について図面を参照しながら説明する。
【００９２】
図５（ａ）〜図５（ｄ）は第２の参考例に係るＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
【００９３】
まず、図５（ａ）に示すように、例えば、Ｐ型シリコンからなる半導体基板４１に対して、Ｐ型で相対的に質量数が大きい不純物イオン、例えばＩｎイオンを注入エネルギーが約２００ｋｅＶで且つ注入ドーズ量が約１×１０¹²／ｃｍ² の注入条件で注入する。イオン注入に続いて、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する短時間の急速熱処理を行なうことにより、半導体基板４１の上部にＰ型のチャネル拡散層４１ａを形成する。続いて、半導体基板４１の上に、膜厚が２．２ｎｍ程度のゲート絶縁膜４２を形成し、該ゲート絶縁膜４２の上に膜厚が２５０ｎｍ程度の多結晶シリコンからなるゲート電極４３を形成する。
【００９４】
次に、図５（ｂ）に示すように、ゲート電極４３をマスクとして、Ｐ型の不純物イオンである、例えばＩｎイオンを半導体基板４１に、注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約１×１０¹⁴／ｃｍ² の注入条件で、さらにゲート電極４３のゲート長方向側の各側面からのチルト角θがそれぞれ約４５°となる角度注入でイオン注入する。続いて、ゲート電極４３をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンを半導体基板４１に注入エネルギーが約１０ｋｅＶで且つ注入ドーズ量が約５×１０¹⁴／ｃｍ² の注入条件でイオン注入する。このときのＡｓイオンの注入時のチルト角θは０°〜７°程度である。その後、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、半導体基板４１のソース・ドレイン領域に、Ｐ型のポケット高濃度拡散層形成層４４Ａ及び該ポケット高濃度拡散層形成層４４Ａよりも浅い接合を持つＮ型のエクステンション高濃度拡散層形成層４５Ａを形成する。
【００９５】
次に、図５（ｃ）に示すように、ゲート電極４３を覆うように半導体基板４１の上に全面にわたって膜厚が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極４３のゲート長方向側の側面にシリコン窒化膜からなるサイドウォール４６を形成する。なお、シリコン窒化膜に代えてシリコン酸化膜からなるサイドウォール４６を形成しても良い。
【００９６】
次に、図５（ｄ）に示すように、ゲート電極４３及びサイドウォール４６をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンを半導体基板４１に注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約３×１０¹⁵／ｃｍ² の注入条件でイオン注入する。注入後に、昇温レートが約１００℃／秒で１０００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、半導体基板４１のソース・ドレイン領域にＮ型のソース・ドレイン高濃度拡散層４７を形成する。
【００９７】
これにより、半導体基板４１におけるゲート電極４３の下側に位置するチャネル拡散層４１ａと、半導体基板４１におけるゲート電極４３の両側方部分にチャネル拡散層４１ａを挟むように設けられたエクステンション高濃度拡散層形成層４５Ａからなるエクステンション高濃度拡散層４５Ｂと、該エクステンション高濃度拡散層４５Ｂの下側に位置するポケット高濃度拡散層形成層４４Ａからなるポケット高濃度拡散層４４Ｂと、半導体基板４１におけるサイドウォール４６の両側方に位置し且つエクステンション高濃度拡散層４５Ｂ及びポケット高濃度拡散層４４Ｂと側部で接するように設けられたソース・ドレイン拡散層４７とが形成される。
【００９８】
このように、第２の参考例は、図５（ｂ）に示すイオン注入工程において、半導体基板４１に対してＩｎイオンを、ゲート電極４３の側面から４５°程度外側に傾斜する比較的チルト角が大きい角度の角度注入を行なうことにより、ポケット高濃度拡散層形成層４４Ａを形成することを特徴とする。これにより、ポケット高濃度拡散層形成層４４Ａの形成時に、基板面に対して斜めに注入されるＩｎイオンにより、半導体基板４１が被る注入ダメージが低減されるため、ＥＯＲ転位ループ欠陥の原因となる格子間シリコンの発生が抑制される。その結果、熱処理後に発生するＥＯＲ転位ループ欠陥が減少するので、ＩｎイオンがＥＯＲ転位ループ欠陥層に強く偏析されなくなり、その結果、Ｉｎイオンの強い偏析によるリーク電流を抑制できる。
【００９９】
なお、ポケット高濃度拡散層形成層４４Ａのイオン注入時のチルト角θは、およそ３０°〜６０°が好ましく、さらには４５°程度が好ましい。
【０１００】
その上、ポケット高濃度拡散層形成層４４Ａを形成する際に、Ｉｎイオンを５×１０¹³／ｃｍ² 以上の注入ドーズ量で注入しているため、半導体基板４１がアモルファス化されるので、これにより、続くエクステンション高濃度拡散層形成層４５Ａを形成するためのＡｓイオンの注入時に、注入されるＡｓイオンのチャネリングが抑制される。その結果、エクステンション高濃度拡散層形成層４５Ａの浅接合を確実に実現できる。
【０１０１】
また、チャネル拡散層４１ａにも重イオンであるＩｎイオンを用いることにより、半導体基板４１の表面の近傍ではＩｎイオンの不純物濃度が低く、表面の近傍から少し深い位置では急峻な不純物濃度分布を形成できるので、トランジスタの駆動力を低下することなく、微細化を実現できる。また、チャネル拡散層４１ａにＩｎイオンを注入した後に熱処理を加えることにより、Ｉｎイオンによる注入ダメージを速やかに回復することができる。
【０１０２】
また、第２の参考例においても、エクステンション高濃度拡散層形成層４５Ａを、Ｎ型で質量数が相対的に大きいＳｂイオン等の重イオンを用いて形成してもよい。この場合のＳｂイオンの注入条件は、注入エネルギーを約１０ｋｅＶとし、注入ドーズ量を約２×１０^１４／ｃｍ^２ とすると良い。
【０１０３】
また、図５（ｂ）に示したポケット高濃度拡散層形成層４４Ａ及びエクステンション高濃度拡散層形成層４５Ａの注入後、及び図５（ｄ）に示したソース・ドレイン高濃度拡散層４７の注入後にそれぞれ急速熱処理を行なっているが、図５（ｄ）に示した工程でのみ急速熱処理を行なってもよい。
【０１０４】
また、ゲート電極４３に多結晶シリコンを用いたが、多結晶シリコンに代えてポリメタルを用いてもよい。
【０１０５】
また、チャネル拡散層４１ａにＩｎイオンを用いたが、代わりにＢイオン、又はＢイオンとＩｎイオンとを混合した混合イオンとしてもよい。
【０１０６】
また、ＭＩＳ型トランジスタをＮチャネルＭＩＳ型トランジスタとしたが、代わりにＰチャネルＭＩＳ型トランジスタとしてもよい。ＰチャネルＭＩＳ型トランジスタとする場合には、チャネル拡散層４１ａ及びポケット高濃度拡散層形成層４４Ａに注入するＮ型の重イオンとして、Ｓｂイオンを用いることが好ましい。
【０１０７】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１０８】
図６（ａ）及び図６（ｂ）は本発明の第４の実施形態に係るＭＩＳ型トランジスタであって、図６（ａ）は断面構成を示し、図６（ｂ）は図６（ａ）のＢ₁-Ｂ₂ 線に沿った基板表面からの深さ方向の不純物濃度を表わしている。
【０１０９】
図６（ａ）に示すように、晶帯軸が＜１１０＞である、すなわち、基板の主面の面方位が｛１１０｝であるＰ型シリコンからなる半導体基板５１（以下、＜１１０＞半導体基板５１と称する。）の上には、ゲート絶縁膜５２を介して多結晶シリコンからなるゲート電極５３が形成されている。
【０１１０】
＜１１０＞半導体基板５１の上部には、ゲート電極５３のサイドウォール５６の両側方に位置するソース・ドレイン領域にゲート電極５３の側面の下側の領域から距離をおいてＮ型のＡｓイオンが拡散したソース・ドレイン高濃度拡散層５７が形成されている。ソース・ドレイン高濃度拡散層５７とゲート電極５３の側面の下側の領域との間には、接合の深さがソース・ドレイン高濃度拡散層５７よりも浅くなるようにＮ型のＡｓイオンが拡散したエクステンション高濃度拡散層５５が形成され、該エクステンション高濃度拡散層５５の下側の領域には、質量数が相対的に大きい重イオンであるＰ型のＩｎイオンが拡散したポケット高濃度拡散層５４が形成されている。
【０１１１】
また、＜１１０＞半導体基板５１におけるゲート電極５３の下側であって、エクステンション高濃度拡散層５５同士の間で且つポケット高濃度拡散層５４同士の間の領域には、Ｐ型のＩｎイオンが拡散したチャネル拡散層５１ａが形成されている。
【０１１２】
このように、本実施形態に係るＭＩＳ型トランジスタは、＜１１０＞半導体基板５１に重イオンでありＩｎイオンを拡散してなるポケット高濃度拡散層５４を有していることを特徴とする。
【０１１３】
図６（ｂ）において、曲線１Ｃはエクステンション高濃度拡散層５５のＡｓイオンの濃度を示し、曲線２Ｃはポケット高濃度拡散層５４のＩｎイオンの濃度を示している。破線３は比較用であって、半導体基板に通常の晶帯軸が＜１００＞であるシリコンウェハを用いた場合のポケット高濃度拡散層のＩｎイオンの濃度を示している。
【０１１４】
半導体製造プロセスにおいて、質量数が相対的に大きい、例えばＩｎイオンのような重イオンは、質量数が相対的に小さいＢイオン等に比べて、急峻で浅いプロファイルを形成する。その上、図６（ｂ）に示すように、欠陥層への偏析や表面拡散によって、不純物プロファイルにおける低濃度のテール部分、すなわち深い領域への拡散による広がりが小さいため、エクステンション高濃度拡散層５５の不純物濃度曲線１Ｃのみならず、ポケット高濃度拡散層５４の不純物濃度曲線２Ｃに対しても急峻なプロファイルを実現できる。その結果、ゲート長が小さいＭＩＳ型トランジスタであっても浅い接合が可能となって、高駆動力を実現できる。また、エクステンション高濃度拡散層５５及びポケット高濃度拡散層５４に浅い接合深さを得られるため、短チャネル効果を抑制できるので、微細化トランジスタの設計が可能となる。
【０１１５】
さらに、本実施形態は半導体基板に＜１１０＞半導体基板５１を用いていることにより、注入されるＩｎイオンに積極的にチャネリングを起こさせている。これにより、注入されるＩｎイオンと基板を構成するシリコン結晶格子とが衝突しにくくなるため、シリコン結晶格子に対するＩｎイオンの注入ダメージが弱められるので、ＥＯＲ転位ループ欠陥の原因となる格子間シリコンの発生が減少する。
【０１１６】
その結果、図６（ｂ）からも分かるように、本実施形態のポケット高濃度拡散層５４の不純物曲線２Ｃは、従来の＜１００＞半導体基板に設けたポケット高濃度拡散層の不純物曲線３と比べてＥＯＲ転位ループ欠陥の発生が減少し、Ｉｎイオンの該ＥＯＲ転位ループ欠陥層への偏析部分のピークが低くなる。また、ＥＯＲ転位ループ欠陥層に起因するリーク電流を抑制することができる。
【０１１７】
ここで、＜１１０＞半導体基板５１に注入されるＩｎイオンは、チャネリングを起こしても、Ｉｎの質量効果により注入飛程が他の典型的な軽イオン程には大きくならないため、浅接合化の大きな障害とはならない。
【０１１８】
以下、前記のように構成されたＭＩＳ型トランジスタの製造方法について図面を参照しながら説明する。
【０１１９】
図７（ａ）〜図７（ｄ）は第４の実施形態に係るＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
【０１２０】
まず、図７（ａ）に示すように、例えば、Ｐ型シリコンからなる＜１１０＞半導体基板５１に対して、Ｐ型で相対的に質量数が大きい不純物イオン、例えばＩｎイオンを注入エネルギーが約２００ｋｅＶで且つ注入ドーズ量が約１×１０^１２／ｃｍ^２ の注入条件でイオン注入する。イオン注入に続いて、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する短時間の急速熱処理を行なうことにより、＜１１０＞半導体基板５１の上部にＰ型のチャネル拡散層５１ａを形成する。続いて、＜１１０＞半導体基板５１の上に、膜厚が２．２ｎｍ程度のゲート絶縁膜５２を形成し、該ゲート絶縁膜５２の上に膜厚が２５０ｎｍ程度の多結晶シリコンからなるゲート電極５３を形成する。
【０１２１】
次に、図７（ｂ）に示すように、ゲート電極５３をマスクとして、Ｐ型の不純物イオンである、例えばＩｎイオンを＜１１０＞半導体基板５１に注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約１×１０¹⁴／ｃｍ² の注入条件でイオン注入する。続いて、ゲート電極５３をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンを＜１１０＞半導体基板５１に注入エネルギーが約１０ｋｅＶで且つ注入ドーズ量が約５×１０¹⁴／ｃｍ² の注入条件でイオン注入する。その後、昇温レートが約１００℃／秒で９００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、＜１１０＞半導体基板５１のソース・ドレイン領域に、Ｐ型のポケット高濃度拡散層形成層５４Ａ及び該ポケット高濃度拡散層形成層５４Ａよりも浅い接合を持つＮ型のエクステンション高濃度拡散層形成層５５Ａを形成する。
【０１２２】
次に、図７（ｃ）に示すように、ゲート電極５３を覆うように＜１１０＞半導体基板５１の上に全面にわたって膜厚が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して、異方性エッチングを行なうことにより、ゲート電極５３のゲート長方向側の側面にシリコン窒化膜からなるサイドウォール５６を形成する。なお、シリコン窒化膜に代えてシリコン酸化膜からなるサイドウォール５６を形成しても良い。
【０１２３】
次に、図７（ｄ）に示すように、ゲート電極５３及びサイドウォール５６をマスクとして、Ｎ型の不純物イオンである、例えばＡｓイオンを、＜１１０＞半導体基板５１に注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約３×１０¹⁵／ｃｍ² の注入条件でイオン注入する。注入後に、昇温レートが約１００℃／秒で１０００℃〜１０２５℃程度の高温にまで昇温し、この温度を１秒間〜１０秒間程度保持する急速熱処理を行なうことにより、＜１１０＞半導体基板５１のソース・ドレイン領域にＮ型のソース・ドレイン高濃度拡散層５７を形成する。
【０１２４】
これにより、＜１１０＞半導体基板５１におけるゲート電極５３の下側に位置するチャネル拡散層５１ａと、半導体基板５１におけるゲート電極５３の両側方部分にチャネル拡散層５１ａを挟むように設けられたエクステンション高濃度拡散層形成層５５Ａからなるエクステンション高濃度拡散層５５Ｂと、該エクステンション高濃度拡散層５５Ｂの下側に位置するポケット高濃度拡散層形成層５４Ａからなるポケット高濃度拡散層５４Ｂと、半導体基板５１におけるサイドウォール５６の両側方に位置し且つエクステンション高濃度拡散層５５及びポケット高濃度拡散層５４と側部で接するように設けられたソース・ドレイン拡散層５７とが形成される。
【０１２５】
このように、第４の実施形態は、図７（ｂ）に示す工程において、＜１１０＞半導体基板５１に対して重イオンの注入を行なうことにより、ポケット高濃度拡散層形成層５４Ａを形成することを特徴とする。これにより、前述したように、注入されるＩｎイオンにチャネリングが生じて、注入されるＩｎイオンとシリコン結晶格子とが衝突しにくくなるため、シリコン結晶格子に対するＩｎイオンの注入ダメージが弱まり、ＥＯＲ転位ループ欠陥の原因となる格子間シリコンの発生が減少する。このとき、注入されるＩｎイオンにチャネリングが生じても、Ｉｎの質量効果により、その注入飛程は他の軽イオン程には大きくはならない。Ｉｎイオンによる注入ダメージが低減されることにより、ＥＯＲ転位ループ欠陥の原因となる格子間シリコンが減少し、該ＥＯＲ転位ループ欠陥層の生成が抑制されるため、ＥＯＲ転位ループ欠陥層に偏析するＩｎイオンも減少する。これにより、リーク電流を増大させることなく、重イオンのポケット高濃度拡散層５４を形成できる。
【０１２６】
その上、Ｉｎイオンの注入ダメージは小さくなっても、＜１１０＞半導体基板５１はアモルファス化されるため、Ｉｎイオンによるポケット注入後に行なうエクステンション高濃度拡散層形成層５５Ａに対するＡｓイオンの注入は、アモルファス状態の半導体層に対して行なわれることになるので、プリアモルファス効果が作用する。このため、エクステンション注入時のＡｓイオンのチャネリングが抑制されるので、極めて浅い接合を持つエクステンション高濃度拡散層５５を形成できる。
【０１２７】
また、チャネル拡散層５１ａにも重イオンであるＩｎイオンを用いることにより、＜１１０＞半導体基板５１の表面の近傍ではＩｎイオンの不純物濃度が低く、表面の近傍から少し深い位置でピーク濃度となる急峻な不純物濃度分布を形成できるので、トランジスタの駆動力を低下することなく、微細化を実現できる。また、チャネル拡散層５１ａにＩｎイオンを注入した後に熱処理を加えることにより、Ｉｎイオンによる注入ダメージを速やかに回復することができる。
【０１２８】
なお、第４の実施形態においては、図７（ｂ）に示したポケット高濃度拡散層形成層５４Ａ及びエクステンション高濃度拡散層形成層５５Ａの注入後、及び図７（ｄ）に示したソース・ドレイン高濃度拡散層５７の注入後にそれぞれ急速熱処理を行なっているが、図７（ｄ）に示した工程でのみ急速熱処理を行なってもよい。
【０１２９】
また、エクステンション高濃度拡散層形成層５５Ａに対しても、Ｎ型で質量数が相対的に大きいＳｂイオン等の重イオンを用いて形成してもよい。この場合のＳｂイオンの注入条件は、注入エネルギーを約１０ｋｅＶとし、注入ドーズ量を約２×１０¹⁴／ｃｍ² とすると良い。
【０１３０】
また、ゲート電極５３に多結晶シリコンを用いたが、多結晶シリコンに代えてポリメタルを用いてもよい。
【０１３１】
また、チャネル拡散層５１ａにＩｎイオンを用いたが、代わりにＢイオン、又はＢイオンとＩｎイオンとを混合した混合イオンとしてもよい。
【０１３２】
また、ＭＩＳ型トランジスタをＮチャネルＭＩＳ型トランジスタとしたが、代わりにＰチャネルＭＩＳ型トランジスタとしてもよい。ＰチャネルＭＩＳ型トランジスタとする場合には、チャネル拡散層５１ａ及びポケット高濃度拡散層形成層５４Ａに注入するＮ型の重イオンとして、Ｓｂイオンを用いることが好ましい。
【０１３３】
また、＜１１０＞半導体基板５１に、主面の晶帯軸が＜１１０＞であるシリコンからなるエピタキシャル半導体基板を用いても良い。
【０１３４】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、浅い接合を持つエクステンション高濃度拡散層やポケット高濃度拡散層の形成に必須となる重イオンを用いながらも、該重イオンに起因する欠陥の発生を抑制できるため、リーク電流を抑制しながら高駆動力で且つ微細化構造を有する半導体装置を実現できる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係るＭＩＳ型トランジスタを示し、（ａ）は構成断面図であり、（ｂ）は（ａ）のＡ₁−Ａ₂線に沿った基板表面からの深さ方向の不純物濃度を示すグラフである。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係るＭＩＳ型トランジスタの製造方法を示す工程順の構成断面図である。
【図３】本発明の第１の実施形態に係るＭＩＳ型トランジスタの製造方法の図２（ｂ）に示す工程におけるポケット領域及びエクステンション領域への不純物注入の直後の基板の深さ方向の不純物プロファイルを示すグラフである。
【図４】 （ａ）〜（ｄ）は本発明の第１の参考例に係るＭＩＳ型トランジスタの製造方法を示す工程順の構成断面図である。
【図５】 （ａ）〜（ｄ）は本発明の第２の参考例に係るＭＩＳ型トランジスタの製造方法を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第４の実施形態に係るＭＩＳ型トランジスタを示し、（ａ）は構成断面図であり、（ｂ）は（ａ）のＢ₁−Ｂ₂線に沿った基板表面からの深さ方向の不純物濃度を示すグラフである。
【図７】（ａ）〜（ｄ）は本発明の第４の実施形態に係るＭＩＳ型トランジスタの製造方法を示す工程順の構成断面図である。
【図８】（ａ）〜（ｅ）は従来のＭＩＳ型トランジスタの製造方法を示す工程順の構成断面図である。
【符号の説明】
１１ エピタキシャル半導体基板
１１ａ チャネル拡散層（第４の不純物層）
１２ ゲート絶縁膜
１３ ゲート電極
１４ ポケット高濃度拡散層
１４Ａ ポケット高濃度拡散層形成層（第１の不純物層）
１５ エクステンション高濃度拡散層
１５Ａ エクステンション高濃度拡散層形成層（第２の不純物層）
１６ サイドウォール
１７ ソース・ドレイン高濃度拡散層（第３の不純物層）
３１ 半導体基板
３１ａ チャネル拡散層（第４の不純物層）
３２ ゲート絶縁膜
３３ ゲート電極
３４Ａ ポケット高濃度拡散層形成層（第１の不純物層）
３５Ａ エクステンション高濃度拡散層形成層（第２の不純物層）
３４Ｂ ポケット高濃度拡散層
３５Ｂ エクステンション高濃度拡散層
３６ サイドウォール
３７ ソース・ドレイン高濃度拡散層（第３の不純物層）
４１ 半導体基板
４１ａ チャネル拡散層（第４の不純物層）
４２ ゲート絶縁膜
４３ ゲート電極
４４Ａ ポケット高濃度拡散層形成層（第１の不純物層）
４５Ａ エクステンション高濃度拡散層形成層（第２の不純物層）
４４Ｂ ポケット高濃度拡散層
４５Ｂ エクステンション高濃度拡散層
４６ サイドウォール
４７ ソース・ドレイン高濃度拡散層（第３の不純物層）
５１ ＜１１０＞半導体基板
５１ａ チャネル拡散層（第４の不純物層）
５２ ゲート絶縁膜
５３ ゲート電極
５４ ポケット高濃度拡散層
５４Ａ ポケット高濃度拡散層形成層（第１の不純物層）
５５ エクステンション高濃度拡散層
５５Ａ エクステンション高濃度拡散層形成層（第２の不純物層）
５６ サイドウォール
５７ ソース・ドレイン高濃度拡散層（第３の不純物層）

Claims (11)

1. シリコン基板上に、シリコンをエピタキシャル成長させてなり、晶帯軸が＜１１０＞であるエピタキシャル領域を有する積層構造のエピタキシャル半導体基板と、
   前記エピタキシャル領域の上にゲート絶縁膜を介して形成されたゲート電極と、
   前記エピタキシャル領域におけるソース・ドレイン領域に前記ゲート電極の側面の下側の領域から距離をおいて形成された第１導電型のソース・ドレイン高濃度拡散層と、
   前記エピタキシャル領域における前記ソース・ドレイン高濃度拡散層と前記ゲート電極の側面の下側の領域との間に形成され、接合の深さが前記ソース・ドレイン高濃度拡散層よりも浅い第１導電型のヒ素イオンが拡散してなるエクステンション高濃度拡散層と、
   前記エピタキシャル領域における前記エクステンション高濃度拡散層の下側の領域に形成された第２導電型のポケット高濃度拡散層とを備え、
   前記ポケット高濃度拡散層は、晶帯軸が＜１１０＞である前記エピタキシャル領域に対して、注入ドーズ量が５×１０^１３／ｃｍ^２ 以上のインジウムイオンをチャネリングして形成され、且つ、前記インジウムイオンがＥＯＲ転位ループ欠陥層に偏析してなる偏析部分が前記エクステンション高濃度拡散層の下側の領域に形成されており、
   前記ＥＯＲ転位ループ欠陥層は、前記インジウムイオンのイオン注入によってアモルファス化された前記エピタキシャル領域への熱処理により形成されており、
   前記インジウムイオンの前記偏析部分のピークは、晶帯軸が＜１００＞である場合のピークよりも低いことを特徴とする半導体装置。
2. 前記ポケット高濃度拡散層は、前記エピタキシャル領域における前記ゲート電極の両側方部分に設けられた前記エクステンション高濃度拡散層の下側の領域にそれぞれ形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記エピタキシャル領域における前記ゲート電極の下側にインジウムイオンを用いて形成されたチャネル拡散層を有していることを特徴とする請求項１又は２に記載の半導体装置。
4. 晶帯軸が＜１１０＞である半導体基板と、
   前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、
   前記半導体基板におけるソース・ドレイン領域に前記ゲート電極の側面の下側の領域から距離をおいて形成された第１導電型のソース・ドレイン高濃度拡散層と、
   前記半導体基板における前記ソース・ドレイン高濃度拡散層と前記ゲート電極の側面の下側の領域との間に形成され、接合の深さが前記ソース・ドレイン高濃度拡散層よりも浅い第１導電型のヒ素イオンが拡散してなるエクステンション高濃度拡散層と、
   前記半導体基板における前記エクステンション高濃度拡散層の下側の領域に形成された第２導電型のポケット高濃度拡散層とを備え、
   前記ポケット高濃度拡散層は、晶帯軸が＜１１０＞である前記半導体基板に対して、注入ドーズ量が５×１０^１３／ｃｍ^２ 以上のインジウムイオンをチャネリングして形成され、且つ、前記インジウムイオンがＥＯＲ転位ループ欠陥層に偏析してなる偏析部分が前記エクステンション高濃度拡散層の下側の領域に形成されており、
   前記ＥＯＲ転位ループ欠陥層は、前記インジウムイオンのイオン注入によってアモルファス化された前記半導体基板への熱処理により形成されており、
   前記インジウムイオンの前記偏析部分のピークは、晶帯軸が＜１００＞である場合のピークよりも低いことを特徴とする半導体装置。
5. 前記半導体基板における前記ゲート電極の下側にインジウムイオンを用いて形成されたチャネル拡散層を有していることを特徴とする請求項４に記載の半導体装置。
6. シリコン基板上にシリコンをエピタキシャル成長させてなり、晶帯軸が＜１１０＞であるエピタキシャル領域を有する積層構造のエピタキシャル半導体基板の前記エピタキシャル領域上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
   前記ゲート電極をマスクとして、第１導電型の第１の不純物を前記エピタキシャル領域に注入することにより、ポケット高濃度拡散層となる第１の不純物層を形成する工程（ｂ）と、
   前記工程（ｂ）の後に、前記ゲート電極をマスクとして、第２導電型のヒ素イオンからなる第２の不純物を前記エピタキシャル領域に対して前記第１の不純物層よりも浅い接合となるように注入することにより、エクステンション高濃度拡散層となる第２の不純物層を形成する工程（ｃ）と、
   前記工程（ｂ）及び工程（ｃ）の後に、前記エピタキシャル半導体基板を熱処理することにより、前記ポケット高濃度拡散層及びエクステンション高濃度拡散層を形成する工程（ｄ）と、
   前記工程（ｄ）の後に、前記ゲート電極の側面にサイドウォールを形成した後、前記ゲート電極及びサイドウォールをマスクとして、第２導電型の第３の不純物を前記エピタキシャル領域に対して前記第２の不純物層よりも深い接合となるように注入することにより、ソース・ドレイン高濃度拡散層となる第３の不純物層を形成する工程（ｅ）とを備え、
   前記工程（ｂ）では、前記第１の不純物としてインジウムイオンを用いて、注入ドーズ量が５×１０^１３／ｃｍ^２ 以上で、前記インジウムイオンの飛程のピークが前記第２の不純物の飛程のピークと同等となる注入条件で注入して前記第１の不純物層を形成することにより、前記エピタキシャル領域をアモルファス化すると共に、前記インジウムイオンを晶帯軸が＜１１０＞である前記エピタキシャル領域に対してチャネリングを生じさせ、
   前記工程（ｄ）では、前記熱処理によって、前記エクステンション高濃度拡散層の下側の領域に形成されたＥＯＲ転位ループ欠陥層に前記インジウムイオンが偏析してなる偏析部分を持つ前記ポケット高濃度拡散層を形成することにより、前記インジウムイオンの前記偏析部分のピークを、晶帯軸が＜１００＞である場合のピークよりも低くすることを特徴とする半導体装置の製造方法。
7. 前記工程（ａ）の前に、前記エピタキシャル領域に第１導電型の第４の不純物を注入することにより、チャネル拡散層となる第４の不純物層を形成する工程をさらに備えていることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第４の不純物には、インジウムイオンを用いることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 晶帯軸が＜１１０＞である半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
   前記ゲート電極をマスクとして、第１導電型の第１の不純物を前記半導体基板に注入することにより、ポケット高濃度拡散層となる第１の不純物層を形成する工程（ｂ）と、
   前記工程（ｂ）の後に、前記ゲート電極をマスクとして、第２導電型のヒ素イオンからなる第２の不純物を前記半導体基板に対して前記第１の不純物層よりも浅い接合となるように注入することにより、エクステンション高濃度拡散層となる第２の不純物層を形成する工程（ｃ）と、
   前記工程（ｂ）及び工程（ｃ）の後に、前記半導体基板を熱処理することにより、前記ポケット高濃度拡散層及びエクステンション高濃度拡散層を形成する工程（ｄ）と、
   前記工程（ｄ）の後に、前記ゲート電極の側面にサイドウォールを形成した後、前記ゲート電極及びサイドウォールをマスクとして、第２導電型の第３の不純物を前記半導体基板に対して前記第２の不純物層よりも深い接合となるように注入することにより、ソース・ドレイン高濃度拡散層となる第３の不純物層を形成する工程（ｅ）とを備え、
   前記工程（ｂ）では、前記第１の不純物としてインジウムイオンを用いて、注入ドーズ量が５×１０^１３／ｃｍ^２ 以上で、前記インジウムイオンの飛程のピークが前記第２の不純物の飛程のピークと同等となる注入条件で注入して前記第１の不純物層を形成することにより、前記半導体基板をアモルファス化すると共に、前記インジウムイオンを晶帯軸が＜１１０＞である前記半導体基板に対してチャネリングを生じさせ、
   前記工程（ｄ）では、前記熱処理によって、前記エクステンション高濃度拡散層の下側の領域に形成されたＥＯＲ転位ループ欠陥層に前記インジウムイオンが偏析してなる偏析部分を持つ前記ポケット高濃度拡散層を形成することにより、前記インジウムイオンの前記偏析部分のピークを、晶帯軸が＜１００＞である場合のピークよりも低くすることを特徴とする半導体装置の製造方法。
10. 前記工程（ａ）の前に、前記半導体基板に第１導電型の第４の不純物を注入することにより、チャネル拡散層となる第４の不純物層を形成する工程をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記第４の不純物には、インジウムイオンを用いることを特徴とする請求項１０に記載の半導体装置の製造方法。

Images