JPS61292963A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はＭＯＳ型電界効果トランジスタを有する半導体
装置に関し、特に素子の微細化を図って高集積化を実現
することのできる半導体装置およびその製造方法に関す
るものである。

〔背景技術〕

近年の半導体装置の高集積化に伴い、ＭＯＳ（Ｍｅｔａ
ｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型電界
効果トランジスタ（ＭＯＳＦＥＴ）をｇｉ細化するため
、素子のスケールダウンが図られている。しかしながら
、スケールダウンに伴って所浦ショートチャネル効果が
生じる結果、しきい値電圧ｖｔｈの低下等積々の問題が
発生している。このようなことから、ＭＯＳ型電界効果
トランジスタのチャネル領域に基板と同じ導′成型の半
導体領域を設けて前記７Ｂ−トチャネル効果の低減を図
る試みがなされている。

例えば、アイイーイーイートランズアクションズオンエ
レクトロンデバイセズイーディ−２９８゜第４号、１９
８２年（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓｏｎ　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　、Ｖｏｌ　、　ＥＤ
−２９＊　Ｎ１１４　ｔｌ　９８２）のＰ６０７〜６１
０には、第８図に示すデバイスが記載されている。すな
わち、ＭＯＳ型電界効果トランジスタ１のゲート電極下
はもとよりＮ＋型ソース・ドレイン領域３，３の下側に
わたってＰ型の高不純物濃度層４を形成している。

さらに、ゲート電極下には、リンをイオン打込みした領
域２な形成している。これによって、埋込チャネルを形
成している。この埋込チャネルによってしきい値電圧ｖ
ｔｈを高めてショートチャネル効果を低減する。

しかしながら、本発明者の検討によれば、この構成では
Ｐ型領域とＮ＋型ソース・ドレイン領域３との接触面積
が大きくなるために両者間での接合容量が増加し、素子
の高速化が阻害されるおそれがある。

また、前記文献にはチャネル下にのみＰ層領域を設けた
ものも提案されている。しかし、この構成においてもＰ
層領域とソース・ドレイン領域とが比較的に広い面積で
接触されている点は同じであり、高速化を満足させるま
でには到っていない。

〔発明の目的〕

本発明の目的は、微細化に適したＭＯＳ型電界効果トラ
ンジスタを備えた半導体装置を提供することにある。

本発明の他の目的は、素子の微細化を実現するためにシ
ョートチャネル効果の低減を図り、一方でソース・ドレ
イン領域の接合容量の低減を図って素子の高速化を達成
することのできろＭＯＳ型電界効果トランジスタを備え
る半導体装置を提供することにある。

また、本発明の他の目的は、基板と同一導電型で基板よ
り高不純物濃度の半導体領域をＭＯＳ型電界効果トラン
ジスタの少なくともチャネル下に形成すると同時に、前
記半導体領域とソース・ドレイン領域との接触面積を極
めて小さくすることのできる半導体装置の製造方法を提
供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ＭＯＳｍ’ｔｆｔ界効果トランジスタの少な
くともチャネル下にソース、ドレイン領域とは逆導電型
（基板と同一導電型で基板より高不純物濃度）の半導体
領域を設けろ。この半導体領域はその両端においてソー
ス・ドレイン領域と接触するように構成する。これによ
り素子の微細化にかかわらずショートチャネル効果を低
減し、かつ前記半導体領域とソース・ドレイン領域との
接合容量の低減を図って、素子の高速化を達成できる。

また、半導体基板に不純物を深くイオン打込みした後に
形成したゲート電極をマスクとして用いて、前記イオン
打込みを相殺させる不純物を導入して前記半導体領域を
形成し、さらに、ゲート電極をマスクとして用いてソー
ス・ドレイン領域を構成する不純物を導入する。これに
より、ソース・ドレイン領域との接触面積の小さい埋込
チャネルを有するＭＯＳ型電界効果トランジスタを得る
ことができろ。

さらに、先にゲート電極を形成し、その上で半導体基板
に不純物層を深くイオン打込みしかつこれを相殺する不
純物を浅くイオン打込みし、しかる後にソース・ドレイ
ン領域を形成することによっても、ソース・ドレイン領
域との接触面積の小さい構造のＭＯＳ型電界効果トラン
ジスタを構成することができる。

〔実施例１〕 第１図（Ａ）〜（Ｄ）は本発明なＮチャネルＭＯＳ型電
界効果ｌ・ランジスタに適用した実施例をその製造工程
順に示すものである。

先ず、第１図（Ａ）のようにＰ−型単結晶シリコンから
なる半導体基板１１の主面上に、周知の技術によって、
フィールド絶縁膜（Ｓ　ｉＯｔ　膜）１２およびゲート
絶縁膜（Ｓｉｎ、膜）１３を形成する。

この後・フィールド絶縁膜１２をマスクとして基板全面
にボロンな２　Ｘ　１０１１個／−でイオン打込みしか
つこれをアニールにより活性化する。イオン打込みは例
えば１００　ｋｅＶの高エネルギーで行う。これにより
基板１１の比較的深い位置に帯状の高不純物濃度のＰ型
半導体領域１４が形成される。Ｐ型領域１４の最も不純
物濃度が高い位置は、基板表面から０．２μｍ程度とな
る。

次に、第１図（Ｂ）のように多結晶シリコン膜（約２０
０ＯＡ、ｌとその上のタングステンシリサイド膜（約２
００ＯＡ）とからなるゲート電極１５を形成する。なお
、第１図においては、ゲート電極１５は便宜的に単層膜
で示している。この後ゲート′電極１５をマスクとして
用い、基板１１に前記不純物と逆導電型であるＮ型の不
純物、例えばリンを１００ｋｅＶ、ｌＸｌ０”個／−で
イオン打込みしかつこれをアニールする。このイオン打
込みに際しては、そのドーズ量は、前記Ｐ型領域１４と
相殺し合う程度の濃度に設定さねろ。

打込まれたリンの不純物濃度のピークは、やはり、基板
主面から０．２μｍ程度となる。この結果、イオン打込
みされた部位１６ではＰ型の不純物濃度は実質的に基板
１１と同じ程度に低下され、一方、ゲート電極１５の下
側にのみ半導体領域１４Ａが残される。

なお、イオン打込みされた部位】６の不純物濃度は、基
板１１のそれより高く（もよい。すなわち、Ｐ型領域１
４の不純物濃度より低ければよい。

これは、以下の実施例においても同様である。イオン打
込みされた部位１６に相当する部分の不純物濃度は、基
板１１のそれより高く、Ｐ型領域１４に相当する領域の
それより低ければ１本発明に含まねるものである。

また、イオン打込みはゲートを極１５上Ｖこゲート電極
１５形成のためのマスク材（フォトレジスト膜、酸化シ
リコン膜等）を残した状態で行ってもよい。ゲート電極
１５の膜厚にかかわりなく、ゲート電極１５上に厚いマ
スク材があれば、高エネルギのイオン打込みのマスクに
使用できる。マスクとして用いる場合、例えば、フォト
レジスト膜は１μｍ、酸化シリコン膜は５０００Ａ程度
の膜厚を有することが望ましい。また、リンヲトープし
た多結晶シリコンからゲート電極１５がなるときは−そ
の膜厚は４０００Ａ以上が望ましい。

マスク材又はゲート電極１５の膜厚が上述の値より大き
い場合、第１図（Ａ）、（Ｂ）の夫々のイオン打込みの
エネルギを大きく（例えば２００　ｋｅＶ）できる。こ
の場合、打込まれた不純物は、基板の深い部分に分布す
る。

しかる上で、今度はひ素を前工程と同様にゲート電極１
５をマスクとして用い基板１１にイオン打込みする。こ
れによって第１図（Ｃ）のように浅い（イオン打込みの
エネルギは数十ｋｅＶと小さい）Ｎ＋型型子不純物濃度
領域１７まりソース・ドレイン領域を形成する。領域１
７０表面不純物濃度は、例えばｌＸｌ０”°−であり、
その接合深さは例えば、０．２μｍＣＰ型領域１４Ａの
不純物濃度が最も高い部分）である。したがって、完成
されたソース・ドレイン領域１７はゲート電極１５０両
側の下で前記Ｐ型領域１４Ａの一部すなわち最も濃度の
高い部分と接触されることになる。

すなわち、領域１４Ａは、ソース、ドレイン領域１７の
底部と接しない。

その後、第１図（Ｄ）のようにＰＳＧ　（フォスフオシ
リケードガラス）からなる層間膜１８やアルミニウムか
らなる配線１９等を施してＭＯＳ型電界効果トランジス
タが完成されろ。なお、配線１９は一方の半導体領域１
７のみに接続した状態で示しているが、他方の半導体領
域にも同様に配線１９が接続されることはいうまでもな
い。

以上のように構成されたＭＯ３型電界効果トランジスタ
において、基板１１の最も不純物濃度の高い部分は、そ
の表面でなく内部に存在する。また、ソース・ドレイン
領域１７からの空乏層の伸びは、Ｐ壁領域１４Ａによっ
℃抑えられる。特に、Ｐ壁領域１４Ａの最も不純物濃度
の高い部分が領域１７に接しているので、空乏層の伸び
は効果的に抑えられる。したがっ℃、スケールダウンに
よりショートチャネル化しても、チャネル下に設けたＰ
壁領域１４Ａによってしきい値電圧ｖｔｈの低下を抑制
でき、所詣ショートチャネル効果の低減を図ることがで
きる。一方、Ｐ壁領域１４Ａはその両側の一部において
線状又は小さい面積でソース・ドレイン領域１７に接触
するのみであるため、両者の間の接合容量は小さく、素
子の高速化に有効となる。この結果、素子の微細化が図
れ、高集積化および高速化が達成できる。

第１図（Ａ）の工程においてＰ型領域１４の形成後にひ
素の浅いイオン打込みを行ってもよい。

この場合、第２図に示すようにゲート電極１５下の基板
主表面は低不純物濃度のＮ型層２０とされる。すなわち
、ひ素はＰ型領域１４より浅い部分に打込まれる。領域
２０により、Ｐ型領域１４の不純物の基板１１表面（チ
ャネル）への影響を排除できる。これにより、領域１４
（１４Ａ）の不純物濃度を高くできるので、ショートチ
ャネル効果をより効果的に抑えられる。また、ＭＯＳ型
電界効果トランジスタのしきい値電圧が、制御し易くな
るという効果もある。

なお、第２図に示す例において、基板１１′表面がひ素
のイオン打込みによって、Ｎ型にならずに、低不純物濃
度のＰ型であってもよい。この場合もＰ副領域１４の基
板１１の表面への影響は排除される。

〔実施例２〕 第３図（Ａ）〜（Ｂ）は本発明の他の実施例を製造工程
順に示すものであり、図中、第一図と同一部分には同一
符号を付しである。

先ず、第３図（Ａ）のように、実施例１の第１図（Ａ）
に示す工程によってフィールド絶縁膜１２とゲート絶縁
膜１３とＰ型半導体領域１４を形成する。

次いで、第３図（Ｂ）のように、ｇｇ１図（Ｂ）に示す
工程により、基板１１上にゲート電極１５を形成する。

この後ゲート電極１５をマスクとしてリンを基板１１に
浅くイオン打込みし、アニールする。イオン打込みのエ
ネルギは数十ｋｅＶである。これによりＮ型半導体領域
２１を形成する。

半導体領域２１の表面不純物濃度は例えば１×１Ｑｌａ
個／洲である。領域２１の接合深さは、例えば、０．２
μｍであるが、こり、には限定されない。

領域２１が高濃度なので、これと重なる領域１４は打ち
消されろ。

そして、第３図（Ｃ）のように、ゲート電極１５０両側
にスペーサ（サイドウオール絶縁膜）２２を形成する。

このスペーサ２２は、例えば領域２１の形成後、基板上
全面に酸化シリコン膜をＣＶＤにより堆積し、その上で
これを反応性イオンエツチング法によりエツチングする
ことにより形成できる。次いで、スペーサ２２及びゲー
ト電極１５をマスクとして用いリンを基板１１に深くイ
オン打込みしアニールする。これは第１図（Ｂ）工程と
同一条件で行われる。このイオン打込部１６において前
記Ｐ型領域１４は相殺される。Ｐ副領域１４はゲート電
極１５下およびスペーサ２２下にのみ領域１４Ｂとして
残存する。なお、Ｎ型領域２１のうち、スペーサ２２の
下に位置しない部分の不純物濃度は、多少、高くされる
。

続いて、スペーサ２２及びゲート電極１５を。

スフとして、ひ素をイオン打込みしアニールする。

イオン打込みのエネルギは数十ｋｅＶである。これによ
って第３図（Ｄ）のように高不純物濃度のＮ型半導体領
域、つまりゲート電極１５に対してオフセットされた領
域２３を形成する。Ｎ＋型型半導体領域２３衣 １０！０個／　ｃｌである。領域２３の接合深．さは、
例えば０．２μｍであるが、これには限定されない。

ゲートを極１５の両側のスペーサ２２下に位置された前
記低不純物濃度部２１と、この高不純物濃度部２３とで
所謂Ｌ　Ｄ　Ｄ　（Ｌｉｇｂｔｌｙ　ＤｏｐｅｄＤｒａ
ｉｎ）構造のソース・ドレイン領域１７Ｂが構成されろ
ことになる。

以下、実施例１と同様にして、層間膜１８，配線１９を
形成し第３図（Ｅ）のＭＯＳ型電界効果トランジスタが
完成できる。

この構成によれば、領域１４Ｂは，前例と同様に七〇両
１則の一部でソース・ドレイン１屓」或１７Ｂに接触さ
れる。このため、両者の間の接合容量を低減することが
できる。さらに、ソース・ドレイン領域１７ＢはＬＤＤ
構造に構成されているためドレイン耐圧の向上を図るこ
ともできる。ショートチャネル効果が低減できることは
いうまでもない。

〔実施例３〕 第４図は本発明の更に他の実施例を示し、特に実施例２
の変形例を示している。

この実施例では、ひ素により形成される高不純物濃度部
２３はＰ副領域１４及びＮ−型領域２１より深く形成さ
れる。

この実施例３の形成方法は、Ｎ＋型領領域２３形成のた
めのイオン打込みを、実施例２より高不純物濃度で、よ
り高いエネルギで行えばよい。これに先立って、実施例
２の第３図（Ｃ）におけるリンのイオン打込みをゲート
電極及びその上のフォトレジスト（１μｍ）をマスクと
して用い、高不純物濃度で十分深く行う。

この結果、Ｐ型−域１４ＣはＮ＋型領領域２３間のみ、
つまりチャネル領域内にのみ形成され、ショートチャネ
ル効果を低減することができる。

また、この例では高不純物濃度部２３を深くできるので
、ソース・ドレイン領域１７Ｃの低抵抗化を図ることが
できる。

なお、Ｐ型領域１４を相殺するリンのイオン打込み（第
３図（Ｃ）の工程に相当）を省略し、高不純物濃度部２
３を形成するひ素を更に高不純物濃度でイオン打込みし
てもよい。これにより、ソース・ドレイン領域の高不純
物濃度部２３の形成と同時にＰ型領域１４との相殺を行
って実施例３の埋込チャネル１４Ｃを形成する。

〔実施例４〕 第５図（Ａ）〜（Ｃ）は本発明の更に他の実施例を示し
、実施例２の他の変形例である。

第３図（Ａ）の工程によりＰ型領域１４を形成した後に
、第５図（Ａ）のようにゲート電極１５を形成する。（
第１図（Ａ）工程と同一つこの後直ちにＰ型領域１４を
相殺するリンのイオン打込みをゲート電極１５をマスク
として行ってＰ層領域１４Ｄを形成している。（第１図
（Ｂ）工程と同一〇その後第５図（Ｂ）のように再度ゲ
ート電極をマスクとしてリンを浅くイオン打込みしアニ
ールして低不純物濃度部２１を形成する。しかる上で、
第３図（Ｃ）工程と同様にしてゲート電極１５の両側に
スペーサ２２を形成する。次に第５図（Ｃ）のようにゲ
ート電極１５及びスペーサ２２をマスクとしてひ素をイ
オン打込みしてアニールする。これにより高不純物濃度
部２３を形成する。ソース・ドレイン領域１７Ｄは高不
純物濃度部２３及び低不純物濃度部２１からなり、いわ
ゆるＬＤＤＩＩ造を有している。

この例によれば、Ｐ層領域１４Ｄはゲート電極１５の下
にのみ形成される。すなわち、ソース・ドレイン領域１
７Ｄの低不純物濃度部２１とのみ接触される。これＶこ
より、前記各側と同様にショートチャネル効果を低減す
ることができるのはもとより、ソース・ドレイン領域と
の接合容量を大幅に低減することができ、高速化を丈に
向上できる。領域２１及び２３０表面不純物濃度は、例
えば、第３図の例と同じでよい。

〔実施例５コ 第６図（Ａ）〜（Ｄ）は本発明の更に異なる実施例をそ
の製造工程順に示すものである。

先ず、第６図（Ａ）のように半導体基板１１上にフィー
ルド絶縁膜１２とゲート絶縁膜１３とゲート電極１５を
形成する。

そして、第６図（Ｂ）のように、この上からボロンな比
較的に高いエネルギでイオン打込みし、基板の深い位置
にまでＰ型半導体領域１４ａを形成する。このとき、ゲ
ー）を極１５の下の基板１１内では、ゲー）Ｔｔｆｆｉ
１５ｉ／ｃよってイオン打込みが抑制されろため、イオ
ンの打込まれる深さは他の部分に比較して浅くなる。

次いで、第６図（Ｃ）のように、そのままの状態で今度
はリンを比較的に浅くイオン打込みすることによって６
３１記Ｐ型領域１４ａの上側の部分を打ち消される。こ
れにより、基板１１の厚さ方向の略中央位置にのみ帯状
をしたＰ層領域１４Ｅが形成されろ。このとき、ゲート
電極１５下ではイオンの打込まれろ深さが浅くなるため
、領域１４Ｅは図示のように階段状になる。なお、打ち
消された部分の不純物濃度は基板の七＋１と同等又はそ
れ以上のどちらでもよい。

以下、第６図（Ｄ）のように、ゲート電極１５をマスク
として用いリンをイオン打込みして低不純物濃度部２１
を形成する。ゲートを極１５の両側にスペーサ２２を形
成した後に、ゲート電極１５及びスペーサ２２をマスク
としてひ素をイオン打込みして高不純物濃度部２３を形
成する。これによりＬＤＤ構造のソース・ドレイン領域
１７Ｅを形成できる。なお、Ｐ層領域１４Ｅはその両側
においてソース・ドレイ／領域１７Ｅの低不純物濃度部
２１と接触することＶＣなる。

この実施例によれば、チャネル領域はもとよりＭＯＳ型
電界効果トランジスタの全領域にわたってＰ層領域１４
Ｅを構成できる。これは、ゲート電極１５下の基板１１
の深い部分でのソース・ドレイン間ノハンチスルーを防
止するのに有効である。したがってより有効にショート
チャネル効果の低減を達成することができる。Ｐ層領域
１４Ｅとソース・ドレイン鎖酸１７Ｅとの接触面積が極
めて小さいために接合容量の低減を図ることカーできる
のは勿論である。また、この実施例によれ山ＭＯＳ型電
界効果トランジスタの全領域にわたってＰ型領域１４Ｅ
が存在しているので、α線等によるソフトエラーに対し
ても有効となる。

なお、この実施例におい℃もソース・ドレイン領域を単
−不純物濃度の構成にすることは可能である。

〔効果〕

（１）ＭＯＳ型電界効果トランジスタの少なくともチャ
ネル下に基板と同一導電型でかつ基板より高不純＊鹸度
の半導体領域を形成する。この半導体領域はその両側に
おいてソース・ドレイン領域に接触しているため、ＭＯ
Ｓ型電界効果トランジスタのスケールダウンに伴うしき
（・値電圧の低下等のショートチャネル効果を低減でき
、素子の微細化を図ると共に半導体装置の高集積化を達
、改できる。

（２）前記半導体領域はその両側にまｄ（・℃のみソー
ス・ドレイン領域と裟触しているので、これとソース・
ドレイン領域との接触面積な／Ｊ％さくして両者間の接
合容量を低減し、素子な（・し半導体装置の高速化を達
成できろ。

（３）　　ソース・ドレイン領域なＬＤＤ構造とするこ
とにより、耐圧の向上を図ることができ、前記半導体領
域の効果と相まって高集積、高速、高耐圧のＭＯＳ型電
界効果トランジスタを備える半導体装置を得ることがで
きる。

（４）予め基板の深い部分に不純物層を形成しておぎ、
ゲート電極をマスクとして用いたイオン打込みにより、
前記半導体領域及びソース・ドレイン領域を形成する。

これにより、前記半導体領域をチャネル領域にのみ形成
でき、これによりショートチャネル効果を低減すると共
に、ソース・ドレイン領域との接触面積を小さくして接
合容量の小さいＭＯＳ型電界効果トランジスタを構成で
きる。

（５）　　ゲート電極の両側にスペーサを形成した上で
、前記半導体領域、ＬＤＤ構造のソース・ドレイン領域
を形成しているので、前記構成のＭＯＳ型電界効果トラ
ンジスタをすべてセルファラインで形成できる。

（６）ゲート電極の形成後に前記半導体領域形成のため
の不純物を深くイオン打込みし、かつ続いてこれを相殺
する不純物を浅くイオン打込みすることによって、前記
半導体領域を形成している。したかつ℃、ＭＯＳ型電界
効果トランジスタの全領域にわたって、しかもチャネル
領域ではこれを浅い位置に設定した構造の前記半導体領
域を形成することができ、ショートチャネル効果に優れ
かつ高集積、高速のＭＯＳ型電界効果トランジスタを有
する半導体装置な形成できろ。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、第７図に示すような形状にＰ壁領域１４Ｆを形
成することもできろ。第１図に示す実施例の変形として
、第７図に示すデバイスが得られる。第１図（Ｂ）の工
程において、リンのイオン打込みのエネルギを小さくす
る。この結果、ゲート電極１５の上身外では、Ｐ型領域
１４の上側の一部が打ち消さ引る。基板１１より不純物
濃度が高い領域１４Ｆは凸状に残される。なお、領域１
１Ｆの不純物濃度は、基板１１のそれと同じか、又はそ
れより高くかつＰ壁領域１４Ｆより小さくされる。この
例では、Ｐ壁領域１４Ｆとソース・ドレイン領域１７と
が、大きな面積で接して（・ないので、接合容量が小さ
い。一方、第６図に示す例と同様にα線等によるソフト
エラーに強（・０この例は、第１図に示す実施例の他に
も、第２図。

第３図及び第５図に示す実施例に適用できることはいう
までもない。

実施例２に示した、Ｐ型領域１４より浅（Ｓ領域へのひ
素のイオン打込みは、他の全ての実施例に適用できろ。

ソース・ドレイン領域の深さや濃度は素子の特性に応じ
て夫々最適な値に設定すればよ（・。また、ゲート電極
の材料として、モリブデン、タングステン、タンタル、
チタン等の高融点金属、又は高融点金属のシリサイド、
又は多結晶シリコン層上に高融点金属層又はそのシリサ
イド層を形成した２層膜を用いてもよい。ゲート電極の
膜厚は、第１図（Ｂ）に示すイオン打込みの時にゲート
電極上にマスクを形成しておくことによって、変更可能
である。

各半導体領域の導電型は逆であってもよい。またＭＯＳ
型電界効果トランジスタは、半導体基板内のウェル領域
に形成されたものであってもよい。

またＰチャネルＭＯＳ型電界効果トランジスタ、フロー
ティングゲートを備えたＭＯＳ型電界効果トランジスタ
あるいは０Ｍ０８回路を構成するＰチャネル及びＮチャ
ネルＭＯＳ型電界効果トランジスタの双方に適用可能で
ある。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャネルＭＯＳ型
電界効果トランジスタに適用した場合について説明した
が、それに限定されるものではなく、ゲート絶縁膜が酸
化膜以外のものからなるＭＩＳ型電界効果トランジスタ
にも適用できる。本発明は、電界効果トランジスタを備
える半導体装置全般に適用できろ。

【図面の簡単な説明】

第１図（Ａ）〜（’Ｄ　）は本発明の一実施例の製造方
法とその完成状態を説明するための工程断面図、 第２図は変形例の断面図、 第３図（Ａ）〜（Ｅ）は他の実施例の製造方法とその完
成状態を示す工程断面図、 第４図は変形例の断面図、 第５図（人）〜（Ｃ）は他の変形例の製造方法とその完
成状態を示す工程断面図、 第６図（Ａ）〜（Ｄ）は更に他の実施例の製造方法とそ
の完成状態を示す工程断面図、第７図は更に他の実施例
を示す断面図、第８図は従来構造の断面図である。 １１・・・シリコン基板、１２・・・フィールド絶縁膜
−１３・・・ゲート絶縁膜、１４．１４ａ・・・不純物
層、１４Ａ〜１４Ｅ・・・埋込チャネル、１５・・・ゲ
ート電極、１７，１７Ａ−１７Ｅ・・・ソース−ドレイ
ン領域、２０・・・低濃度Ｎ層、２１・・・Ｎ型低濃度
部、２２・・・スペーサ、２３・・・Ｎ型高濃度部。 代理人　弁理士　　小　川　＃２／、男、゛、 第　　　１　　図 第　　１　　図− 第　　３　　図 第　　３　　図 ／　’／ｌｊ　　　　　　　　　　　　／　’／Ｂ第　
　４　　図 第　　５　　図 ／’４Ｄ 第　　５　　図 第　　６　　図 バ ｋｓ６図 、′４Ｅ

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳ型電界効果トランジスタの少なくともチャネ
   ル領域に、ソース・ドレイン領域と逆導電型の不純物層
   を埋込チャネルとして形成し、この埋込チャネルはその
   両端において前記ソース・ドレイン領域と接触するよう
   に構成したことを特徴とする半導体装置。 ２、埋込チャネルはその両端においてのみソース・ドレ
   イン領域と接触してなる特許請求の範囲第１項記載の半
   導体装置。 ３、ソース・ドレイン領域はゲート電極両側位置に設け
   た低濃度部と、これに続くオフセット構造の高濃度部と
   で構成してなる特許請求の範囲第１項または第２項記載
   の半導体装置。 ４、埋込チャネルはソース・ドレイン領域の高、低の各
   濃度部に接触してなる特許請求の範囲第３項記載の半導
   体装置。 ５、埋込チャネルはソース・ドレイン領域の高濃度部に
   のみ接触してなる特許請求の範囲第３項記載の半導体装
   置。 ６、埋込チャネルはソース・ドレイン領域の低濃度部に
   のみ接触してなる特許請求の範囲第３項記載の半導体装
   置。 ７、埋込チャネルはゲート電極下にのみ形成してなる特
   許請求の範囲第１項ないし第６項のいずれかに記載の半
   導体装置。 ８、埋込チャネルはゲート電極およびその両側に設けた
   スペーサの下にのみ形成してなる特許請求の範囲第３項
   ないし第６項のいずれかに記載の半導体装置。 ９、埋込チャネルはＭＯＳ型電界効果トランジスタの全
   領域にわたって形成してなり、チャネル領域においてそ
   の深さ位置を他の領域よりも浅い位置に設定してなる特
   許請求の範囲第１項ないし第６項のいずれかに記載の半
   導体装置。 １０、半導体基板に基板又はウェルと同導電型の高濃度
   不純物層をイオン打込法によって深く形成した上で基板
   上にゲート電極を形成し、このゲート電極を用いて前記
   不純物を相殺させる逆導電型不純物を導入して埋込チャ
   ネルを形成し、かつ続いてソース・ドレイン領域を構成
   する不純物を導入してＭＯＳ型電界効果トランジスタを
   形成することを特徴とする半導体装置の製造方法。 １１、ゲート電極の両側にスペーサを形成する前後に夫
   々低濃度、高濃度の不純物を導入して低濃度部と高濃度
   部のソース・ドレイン領域を構成してなる特許請求の範
   囲第１０項記載の半導体装置の製造方法。 １２、各不純物をイオン打込法によって導入させてなる
   特許請求の範囲第１０項または第１１項記載の半導体装
   置の製造方法。 １３、Ｐ型半導体基板若しくはＰ型ウェルをボロンの深
   いイオン打込を行い、ゲート電極形成後にセルフアライ
   ン法によりリンの深いイオン打込みを行ってＰ型の埋込
   チャネルを形成し、かつひ素の浅いイオン打込みを行っ
   てＮ型ソース・ドレイン領域を形成してＮチャネルＭＯ
   Ｓ型電界効果トランジスタを形成してなる特許請求の範
   囲第１０項ないし第１２項のいずれかに記載の半導体装
   置の製造方法。 １４、半導体基板上にゲート電極を形成した上で基板又
   はウェルと同導電型の高濃度不純物層をイオン打込法に
   よって形成し、次いでこの不純物を相殺させる逆導電型
   不純物をこの不純物層よりも浅くイオン打込みして埋込
   チャネルを形成し、その上でソース・ドレイン領域を構
   成する不純物を導入してＭＯＳ型電界効果トランジスタ
   を形成することを特徴とする半導体装置の製造方法。 １５、ゲート電極の両側にスペーサを形成する前後に夫
   々低濃度、高濃度の不純物を導入して低濃度部と高濃度
   部のソース・ドレイン領域を形成する特許請求の範囲第
   １４項記載の半導体装置の製造方法。 １６、Ｐ型半導体基板若しくはＰ型ウェルにゲート電極
   を形成した後、ボロンの深いイオン打込みとリンの浅い
   イオン打込みを行なってＰ型埋込チャネルを形成し、そ
   の後ひ素のイオン打込みを行なってＮ型ソース・ドレイ
   ン領域を形成してＮチャネルＭＯＳ型電界効果トランジ
   スタを形成してなる特許請求の範囲第１４項または第１
   ５項記載の半導体装置の製造方法。