JPS63144574A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS63144574A JPS63144574A JP29381986A JP29381986A JPS63144574A JP S63144574 A JPS63144574 A JP S63144574A JP 29381986 A JP29381986 A JP 29381986A JP 29381986 A JP29381986 A JP 29381986A JP S63144574 A JPS63144574 A JP S63144574A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型半導体装置に関し、特にＭＯａ型電
界効果トランジスタの構造に関する。
界効果トランジスタの構造に関する。
従来、この桓のＭＯａ型電界効果トランジスタ（以下Ｍ
ＯＳＦＥＴという）は、第４図に示すよ゛うに、Ｐ型半
導体基板１上に形成されたゲート酸化膜３を介して多結
晶シリコンからなるゲート電極４Ａを形成した後リンの
イオン注入でＮ−ｆｉソース・ドレイン領域５を形成す
る。次で全面にＣＶＤ法で酸化膜を形成し、工、チバ、
り法にてゲート電極４Ａの側壁に鹸化膜からなるサイド
ウオール７Ａを形成したのち、Ａｓのイオン注入でＮ＋
型ソース・ドレイン領域６を形成する、いわゆるＬＤＤ
（ｌｉ−ｇｈｔｌｙ ｄｏｐｅｄ ｄｉａｉｎ ） ′
ｇＩ造となっていた。
ＯＳＦＥＴという）は、第４図に示すよ゛うに、Ｐ型半
導体基板１上に形成されたゲート酸化膜３を介して多結
晶シリコンからなるゲート電極４Ａを形成した後リンの
イオン注入でＮ−ｆｉソース・ドレイン領域５を形成す
る。次で全面にＣＶＤ法で酸化膜を形成し、工、チバ、
り法にてゲート電極４Ａの側壁に鹸化膜からなるサイド
ウオール７Ａを形成したのち、Ａｓのイオン注入でＮ＋
型ソース・ドレイン領域６を形成する、いわゆるＬＤＤ
（ｌｉ−ｇｈｔｌｙ ｄｏｐｅｄ ｄｉａｉｎ ） ′
ｇＩ造となっていた。
〔発明が解決しようとするｒＥ：ＪＭ点点上上述た従来
のＭＯＢ型電界効果トランジスタは第４図に示したよう
に、サイドウオール７人は、ゲート電極４Ａとは、同電
位でなく、孤立している為、トランジスタの動作時にチ
ャンネル部及びドレイン部で発生したホット・セヤリア
１ｏがＷ１５図（ａ）に示すように、サイドウオール７
Ａの下部のゲート酸化膜３に大部分がトラップされるた
めトランジスタの劣化が大きいという欠点があった。
のＭＯＢ型電界効果トランジスタは第４図に示したよう
に、サイドウオール７人は、ゲート電極４Ａとは、同電
位でなく、孤立している為、トランジスタの動作時にチ
ャンネル部及びドレイン部で発生したホット・セヤリア
１ｏがＷ１５図（ａ）に示すように、サイドウオール７
Ａの下部のゲート酸化膜３に大部分がトラップされるた
めトランジスタの劣化が大きいという欠点があった。
また、との欠点を改善すべく第５図（ｂ）に示すように
、Ｎ型ソース・ドレイン領域５とゲート電極４Ａのオー
バーラツプを増加させ、ホットキャリア１０のトラップ
をゲート電極４Ａの下部へ移動させると、トランジスタ
のシ四−ト・チャンネル化に相反するという欠点があっ
た。
、Ｎ型ソース・ドレイン領域５とゲート電極４Ａのオー
バーラツプを増加させ、ホットキャリア１０のトラップ
をゲート電極４Ａの下部へ移動させると、トランジスタ
のシ四−ト・チャンネル化に相反するという欠点があっ
た。
本発明の目的は、上記欠点を除去し１、トランジスタの
劣化を防止したＭＯＳ型半導体装置を提供することにあ
る。
劣化を防止したＭＯＳ型半導体装置を提供することにあ
る。
本発明のＭＯＳ型半導体ａｙは、半導体基板表面に形成
された低一度不純？７１領域と高礫度不純物領域とから
なるソース・ドレインと、このソース・ドレイン間上に
ゲート酸化膜を介して形成されたゲート電１極と、ゲー
ト電極の側面に形成されたサイドウオールとを有するＭ
ＯＳ型半導体装置であって、前記ゲート電極は高融点金
属又は高融点金属シリサイドから形成され、かつ前記サ
イドウオールは前記ゲート電極に電気的に接続する多結
晶シリコン層から形成されているものである。
された低一度不純？７１領域と高礫度不純物領域とから
なるソース・ドレインと、このソース・ドレイン間上に
ゲート酸化膜を介して形成されたゲート電１極と、ゲー
ト電極の側面に形成されたサイドウオールとを有するＭ
ＯＳ型半導体装置であって、前記ゲート電極は高融点金
属又は高融点金属シリサイドから形成され、かつ前記サ
イドウオールは前記ゲート電極に電気的に接続する多結
晶シリコン層から形成されているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
第１図において、Ｐ型半導°体基板１上にはＮ−型及び
Ｎ＋型のソース・ドレイン領域５．．６が形成されてお
プ、このソース・ドレイン領域間上にはゲート酸化膜を
介してタングステンシリサイドからなるゲート電極４が
形成されている。そして、このゲート電極４の側面には
、ゲート電極４に電気的に接続する多結晶シリコンから
なるサイドウオール７が形成されている。
Ｎ＋型のソース・ドレイン領域５．．６が形成されてお
プ、このソース・ドレイン領域間上にはゲート酸化膜を
介してタングステンシリサイドからなるゲート電極４が
形成されている。そして、このゲート電極４の側面には
、ゲート電極４に電気的に接続する多結晶シリコンから
なるサイドウオール７が形成されている。
このように構成された第１の実施例においては、ゲート
電極４とサイドウオール７とが同電位でるるため、第５
Ｑ（ｃ）に示すように、サイドウオール７の下部にホッ
トキャリア１０がトラップされてもトランジスタの劣化
を最小限に抑えることができる。
電極４とサイドウオール７とが同電位でるるため、第５
Ｑ（ｃ）に示すように、サイドウオール７の下部にホッ
トキャリア１０がトラップされてもトランジスタの劣化
を最小限に抑えることができる。
次に本第１の実施例の製造方法について第２図を併用し
て説明する。
て説明する。
まず第２図に示すように、従来法によシ、Ｐ型半導体基
板１表面を選択酸化し、フィールド酸化膜２を形成する
。次にゲート酸化膜３を形成したのちＣＶＤ法等により
タングステンシリサイド層を形成し、パターニングして
タングステンシリサイドからなるゲート電極４を形成す
る。次にこのゲート電極４をマスクとしセルファライン
によシリンを加速電圧４Ｑｋｅｖ１ ドーズ量１０／ｄ
の条件でイオン注入しＮ−型ソース・ドレイン領域５を
形成する。
板１表面を選択酸化し、フィールド酸化膜２を形成する
。次にゲート酸化膜３を形成したのちＣＶＤ法等により
タングステンシリサイド層を形成し、パターニングして
タングステンシリサイドからなるゲート電極４を形成す
る。次にこのゲート電極４をマスクとしセルファライン
によシリンを加速電圧４Ｑｋｅｖ１ ドーズ量１０／ｄ
の条件でイオン注入しＮ−型ソース・ドレイン領域５を
形成する。
次に第１図に示すように、リンを尋人した多結晶シリコ
ンを全面にＣＶＤ法で２００ＯＡ成長したのち、エッチ
バ、り法にて、サイドウオール７を形成する。この時、
ソース・ドレイン領域上にはゲート酸化膜３が、またゲ
ート電極４は、タングステンシリサイドが形成されてい
るため、多結晶シリコンのエッチバ、り時にストッパー
となる。
ンを全面にＣＶＤ法で２００ＯＡ成長したのち、エッチ
バ、り法にて、サイドウオール７を形成する。この時、
ソース・ドレイン領域上にはゲート酸化膜３が、またゲ
ート電極４は、タングステンシリサイドが形成されてい
るため、多結晶シリコンのエッチバ、り時にストッパー
となる。
その後ヒ素を７Ｑｋｅｖ、 ドーズ量５×１０腸／ｄ
の条件でイオン注入し、Ｎ 型ソース・ドレイン領域６
を形成する。
の条件でイオン注入し、Ｎ 型ソース・ドレイン領域６
を形成する。
第３図は本発明の第２の実施例の断面図であシ、第１図
に示した第１の実施例と異なる所は、Ｎ−型ソース・ド
レイン領域５がＮ 型ソース・ドレイン領域６の下面周
囲に形成されていることである。
に示した第１の実施例と異なる所は、Ｎ−型ソース・ド
レイン領域５がＮ 型ソース・ドレイン領域６の下面周
囲に形成されていることである。
この第２の実施例においても、多結晶シリコンからなる
サイドウオール７はタングステンシリサイドからなるゲ
ート電極４と電気的に接続されているためホットキャリ
アのトラ、プによるトランジスタの劣化は抑制される。
サイドウオール７はタングステンシリサイドからなるゲ
ート電極４と電気的に接続されているためホットキャリ
アのトラ、プによるトランジスタの劣化は抑制される。
次にこの第２の実施例の製造法について説明する。
まずＰ型半導体基板１上にゲート酸化膜３を介してタン
グステンシリサイドからなるゲート電極４を形成する。
グステンシリサイドからなるゲート電極４を形成する。
次に全面にリンドープした多結晶シリコンをＣＶＤ法で
厚さ２０００λに成長させたのち工、チパック法によ勺
サイドウオール７を形成する。次で、グー）Ｘ極４及び
サイドウオール７をマスクとしセルファラインでリンを
７０ｋｅｙドーズ量１０”／ｃｌの条件でイオン注入し
、次でヒ素を７０ｋｅｙ、５Ｘ１０”７ｃｍの条件でイ
オン注入する。その後のアニールで、リンとヒ素の拡散
係数の違いを利用してＮ−温ソース・ドレイン領域５及
びＮ 型ソース・ドレイン領域６を形成する。
厚さ２０００λに成長させたのち工、チパック法によ勺
サイドウオール７を形成する。次で、グー）Ｘ極４及び
サイドウオール７をマスクとしセルファラインでリンを
７０ｋｅｙドーズ量１０”／ｃｌの条件でイオン注入し
、次でヒ素を７０ｋｅｙ、５Ｘ１０”７ｃｍの条件でイ
オン注入する。その後のアニールで、リンとヒ素の拡散
係数の違いを利用してＮ−温ソース・ドレイン領域５及
びＮ 型ソース・ドレイン領域６を形成する。
この第２の実施例は、リンとヒ素のイオン注入工程の間
にＣＶＤ工程が入らない為、０ＭＯＳ）ランジスタの製
造においても工程を複雑にせず上記副ホ、トキャリＭＯ
Ｓ型電界効果トランジスタを作成できるという利点があ
る。
にＣＶＤ工程が入らない為、０ＭＯＳ）ランジスタの製
造においても工程を複雑にせず上記副ホ、トキャリＭＯ
Ｓ型電界効果トランジスタを作成できるという利点があ
る。
尚、上記実施例においてはゲート電極をタングステンシ
リサイドで形成した場合について説明したが、ＭＯやＴ
ｉ尋の高融点金属又はそれらのシリサイドを用いてもよ
い。
リサイドで形成した場合について説明したが、ＭＯやＴ
ｉ尋の高融点金属又はそれらのシリサイドを用いてもよ
い。
以上説明したように本発明は、ゲート電極を高融点金属
又は高融点金属シリサイドで形成し、更にゲート電極の
側面にはゲート電極に電気的に接続する多結晶シリコン
層からなるサイドウオールを形成することによシホット
キャリアのトラップによるトランジスタの劣化を防止で
きる効果がある。
又は高融点金属シリサイドで形成し、更にゲート電極の
側面にはゲート電極に電気的に接続する多結晶シリコン
層からなるサイドウオールを形成することによシホット
キャリアのトラップによるトランジスタの劣化を防止で
きる効果がある。
第１図は、本発明の第１の実施例の断面図、第２図は第
１の実施−一遣方法■ｌ明するための半導体チップの断
面図、第３図は本発明の第２の実施例の断面図、第４図
は従来のＭ ＯＳ Ｗ半導体装置の断面図、第５図（ａ
）〜（Ｃ）は斯；；；ホットキャリアの影響を説明する
ためのゲート電極近傍の断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・フィー
ルド戚化膜、３・・・・・・ゲート戚化膜、４，４Ａ・
・・・・・ゲート電極、５・・・・・・Ｎ型ソース・ド
レイン領域、６・・・・・・Ｎ＋・型ソース・ドレイン
領域、７，７Ａ・・・・・・サイドウオール、１０・・
・・・・ホットキャリア。 ｆニア′型半ＪＬｎ＆ｔＬ ｓ： Ｎ−型
ソースドレイ〃頁域２： スールド内屹イＥ月饅、
イ： 脣シース・ドシイン傾ｂｋ３二 ケート酸化
月黄 ７二 ・す′イドジオール４： ケート
電本ｂ 身１１ 回 ￥Ｊ２回 ′
１の実施−一遣方法■ｌ明するための半導体チップの断
面図、第３図は本発明の第２の実施例の断面図、第４図
は従来のＭ ＯＳ Ｗ半導体装置の断面図、第５図（ａ
）〜（Ｃ）は斯；；；ホットキャリアの影響を説明する
ためのゲート電極近傍の断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・フィー
ルド戚化膜、３・・・・・・ゲート戚化膜、４，４Ａ・
・・・・・ゲート電極、５・・・・・・Ｎ型ソース・ド
レイン領域、６・・・・・・Ｎ＋・型ソース・ドレイン
領域、７，７Ａ・・・・・・サイドウオール、１０・・
・・・・ホットキャリア。 ｆニア′型半ＪＬｎ＆ｔＬ ｓ： Ｎ−型
ソースドレイ〃頁域２： スールド内屹イＥ月饅、
イ： 脣シース・ドシイン傾ｂｋ３二 ケート酸化
月黄 ７二 ・す′イドジオール４： ケート
電本ｂ 身１１ 回 ￥Ｊ２回 ′
Claims (1)
- 半導体基板表面に形成された低濃度不純物領域と高濃度
不純物領域とからなるソース・ドレインと、該ソース・
ドレイン間上にゲート酸化膜を介して形成されたゲート
電極と、該ゲート電極の側面に形成されたサイドウォー
ルとを有するＭＯＳ型半導体装置において、前記ゲート
電極は高融点金属又は高融点金属シリサイドから形成さ
れ、かつ前記サイドウォールは前記ゲート電極に電気的
に接続する多結晶シリコン層から形成されていることを
特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29381986A JPS63144574A (ja) | 1986-12-09 | 1986-12-09 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29381986A JPS63144574A (ja) | 1986-12-09 | 1986-12-09 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144574A true JPS63144574A (ja) | 1988-06-16 |
Family
ID=17799563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29381986A Pending JPS63144574A (ja) | 1986-12-09 | 1986-12-09 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139937A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | Ｌｄｄ構造のｍｏｓｆｅｔ |
| US5031008A (en) * | 1989-03-10 | 1991-07-09 | Kabushiki Kaisha Toshiba | MOSFET transistor |
| US5254490A (en) * | 1990-01-11 | 1993-10-19 | Seiko Epson Corporation | Self-aligned method of fabricating an LDD MOSFET device |
| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235469A (ja) * | 1984-05-09 | 1985-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61241974A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-09 JP JP29381986A patent/JPS63144574A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235469A (ja) * | 1984-05-09 | 1985-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61241974A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| US5031008A (en) * | 1989-03-10 | 1991-07-09 | Kabushiki Kaisha Toshiba | MOSFET transistor |
| US5254490A (en) * | 1990-01-11 | 1993-10-19 | Seiko Epson Corporation | Self-aligned method of fabricating an LDD MOSFET device |
| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
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