JPH02254729A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02254729A JPH02254729A JP7611289A JP7611289A JPH02254729A JP H02254729 A JPH02254729 A JP H02254729A JP 7611289 A JP7611289 A JP 7611289A JP 7611289 A JP7611289 A JP 7611289A JP H02254729 A JPH02254729 A JP H02254729A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にＭＯＳ型またはＭＩＳ型半導
体装置の製造方法に関する。
体装置の製造方法に関する。
半導体装置の微細化、高集積化にともないＭＯＳ型トラ
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。
この問題を解決するためＬＤＤ （Ｌｉｇｈｔ １ｙＤ
ｏｐｅｄ Ｄｒｕｔｎ）という構造が提案されている
が、このＬＤＤをさらに改良した構造が次の文献に掲載
されている。（Ｒ，ＩＺＡＷＡ。
ｏｐｅｄ Ｄｒｕｔｎ）という構造が提案されている
が、このＬＤＤをさらに改良した構造が次の文献に掲載
されている。（Ｒ，ＩＺＡＷＡ。
Ｔ、ＫＵＲＥ、Ｅ、ＴＡＫＥＤＡ、 “ＴＨＥ Ｉ
ＭＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ ０Ｖ
ＥＲＬＡＰＰＥＤ ＬＤＤ （Ｃ；０ＬＤ） ＦＯ
ＲＤＥＥＰ ＳＵＢＭ）ＣＲＯＮ ＶＬＳ Ｉ’Ｓ
″″ 、 ＩＥＤＭ Ｔｅｃｈ、Ｄｉｇ、 ｐｐ
３８−ｐｐ４１ １９８７）この文献による製造方法を
第２図を用いて説明する。第２図において２０１はＰ型
半導体基板、２０２はゲート酸化膜、２０３は多結晶体
シリコン膜、２０４は自然酸化膜、２０５は多結晶シリ
コン膜、２０６はシリコン酸化膜、２０７は不純物濃度
の薄いｎ型不純物層、２０８は酸化膜によるサイドウオ
ール、２０９は不純物濃度の濃いｎ型不純物層、２１０
は酸化膜である。
ＭＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ ０Ｖ
ＥＲＬＡＰＰＥＤ ＬＤＤ （Ｃ；０ＬＤ） ＦＯ
ＲＤＥＥＰ ＳＵＢＭ）ＣＲＯＮ ＶＬＳ Ｉ’Ｓ
″″ 、 ＩＥＤＭ Ｔｅｃｈ、Ｄｉｇ、 ｐｐ
３８−ｐｐ４１ １９８７）この文献による製造方法を
第２図を用いて説明する。第２図において２０１はＰ型
半導体基板、２０２はゲート酸化膜、２０３は多結晶体
シリコン膜、２０４は自然酸化膜、２０５は多結晶シリ
コン膜、２０６はシリコン酸化膜、２０７は不純物濃度
の薄いｎ型不純物層、２０８は酸化膜によるサイドウオ
ール、２０９は不純物濃度の濃いｎ型不純物層、２１０
は酸化膜である。
まずＰ型半導体基板２０１を熱酸化することでゲート酸
化膜２０２を形成する。次にＣＶＤ法により多結晶シリ
コン膜２０３を薄、く形成した後、空気中に放置して５
〜１０ の自然酸化膜２０４を形成する。続いてＣＶＤ
法により多結晶シリコン膜２０５、シリコン酸化膜２０
６を順次形成する。次に第２図（ａ）のようにシリコン
酸化膜２０６の不要部分を写真蝕刻法により除去する。
化膜２０２を形成する。次にＣＶＤ法により多結晶シリ
コン膜２０３を薄、く形成した後、空気中に放置して５
〜１０ の自然酸化膜２０４を形成する。続いてＣＶＤ
法により多結晶シリコン膜２０５、シリコン酸化膜２０
６を順次形成する。次に第２図（ａ）のようにシリコン
酸化膜２０６の不要部分を写真蝕刻法により除去する。
次に第２図（ｂ）のように酸化膜゛２０６をマスクにド
ライエツチングを行なうことによって、多結晶シリコン
膜２０５を不要部分を除去する。次にシリコン酸化膜２
０６および多結晶シリコン膜２０５をマスクにｎ型不純
物であるリンをイオン注入することによりｎ型不純物層
２０７を形成する。
ライエツチングを行なうことによって、多結晶シリコン
膜２０５を不要部分を除去する。次にシリコン酸化膜２
０６および多結晶シリコン膜２０５をマスクにｎ型不純
物であるリンをイオン注入することによりｎ型不純物層
２０７を形成する。
次にＣＶＤ法によりシリコン酸化膜２０８を形成後ドラ
イエツチングを行なうことにより１４２図（Ｃ）のよう
にシリコン酸化膜によるサイドウオール絶縁膜２０８を
形成する。次に第２図（ｄ）のようにウェット雰囲気中
で８００℃の酸化を行なうことにより酸化膜２１０を形
成する。次にゲート電極２０３，２０５、酸化１１１２
０６、サイドウオール絶縁ＩＩ！２０８をマスクに口型
不純物であるヒ素をイオン注入することによりｎ型不純
物層２０９を形成する。
イエツチングを行なうことにより１４２図（Ｃ）のよう
にシリコン酸化膜によるサイドウオール絶縁膜２０８を
形成する。次に第２図（ｄ）のようにウェット雰囲気中
で８００℃の酸化を行なうことにより酸化膜２１０を形
成する。次にゲート電極２０３，２０５、酸化１１１２
０６、サイドウオール絶縁ＩＩ！２０８をマスクに口型
不純物であるヒ素をイオン注入することによりｎ型不純
物層２０９を形成する。
しかし、前述の従来技術では酸化膜２１０の横方向の長
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは多結晶シリコン膜２０３の膜厚
と、ウェット雰囲気中の酸化条件により決定されるので
寸法制御がむずかしく、特にＭＯＳ型トランジスタのゲ
ート長がサブミクロン領域まで微細化されていると、酸
化膜２１０の横方向の長さの寸法バラツキによりトラン
ジスタ特性が大きく変化してしまうという課題を有する
。
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは多結晶シリコン膜２０３の膜厚
と、ウェット雰囲気中の酸化条件により決定されるので
寸法制御がむずかしく、特にＭＯＳ型トランジスタのゲ
ート長がサブミクロン領域まで微細化されていると、酸
化膜２１０の横方向の長さの寸法バラツキによりトラン
ジスタ特性が大きく変化してしまうという課題を有する
。
さらに前述の従来技術ではＣＶＤ法でシリコン酸化膜２
０８を形成する際、ゲート電極２０３．２０５上の酸化
膜２０６がオーバーバングになっているため、第３図の
ように、この部分の酸化膜のつきまわりが悪くなり空胴
３１１ができてしまう。その結果ＭＯＳ型トランジスタ
の耐湿性が悪くなるという課題を有する。
０８を形成する際、ゲート電極２０３．２０５上の酸化
膜２０６がオーバーバングになっているため、第３図の
ように、この部分の酸化膜のつきまわりが悪くなり空胴
３１１ができてしまう。その結果ＭＯＳ型トランジスタ
の耐湿性が悪くなるという課題を有する。
さらに前述の従来技術では、Ｍ、Ｏ３型トランジスタを
形成するとチャンネル上の合計の膜厚はゲート酸化ｌ！
Ｉ２０２と、多結晶シリコン膜２０３と、自然酸化膜２
０４と、多結晶シリコン膜２０５と、シリコン酸化膜２
０６の合計の膜厚となるため段差が大きくなってしまう
。その結果ゲート電極上にさらに配線層を形成して、そ
の配線層がゲート電極を横切ると前記段差のため前記ゲ
ートｍ極上の配線層に断線が生じたり、前記ゲート電極
上の配線層を形成するときにエツチング残りによる配線
ショートが生じたりする。
形成するとチャンネル上の合計の膜厚はゲート酸化ｌ！
Ｉ２０２と、多結晶シリコン膜２０３と、自然酸化膜２
０４と、多結晶シリコン膜２０５と、シリコン酸化膜２
０６の合計の膜厚となるため段差が大きくなってしまう
。その結果ゲート電極上にさらに配線層を形成して、そ
の配線層がゲート電極を横切ると前記段差のため前記ゲ
ートｍ極上の配線層に断線が生じたり、前記ゲート電極
上の配線層を形成するときにエツチング残りによる配線
ショートが生じたりする。
そこで本発明はこのような課題を解決するもので、その
目的とするところはトランジスタの特性のばらつきの少
ない、しかも耐湿性のより、ゲート電極上の配線層に新
線、ショートのない半導体装置を提供するところにある
。
目的とするところはトランジスタの特性のばらつきの少
ない、しかも耐湿性のより、ゲート電極上の配線層に新
線、ショートのない半導体装置を提供するところにある
。
本発明の半導体装置の製造方法は、第１導電型の第１不
純物を有する半導体基板に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第１の導電膜によりＭＯＳ型
トランジスタのゲート電極を形成する工程と、前記ゲー
ト電極をマスクとして前記半導体基板に第２導電型の第
２の不純物を導入する工程と、化学気相成長法により前
記ゲート電極の側面および上面に高融点金属を選択的に
形成する工程と、前記ゲート電極および前記高融点金属
をマスクとして前記半導体基板に第２導電型の第３の不
純物を導入する工程からなることを特徴とす、る。
純物を有する半導体基板に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第１の導電膜によりＭＯＳ型
トランジスタのゲート電極を形成する工程と、前記ゲー
ト電極をマスクとして前記半導体基板に第２導電型の第
２の不純物を導入する工程と、化学気相成長法により前
記ゲート電極の側面および上面に高融点金属を選択的に
形成する工程と、前記ゲート電極および前記高融点金属
をマスクとして前記半導体基板に第２導電型の第３の不
純物を導入する工程からなることを特徴とす、る。
また、化学気ネ目成長法によりゲート電極の側面および
上面に選択的に形成する物質が高融点金属シリサイドで
あることを特徴とする。
上面に選択的に形成する物質が高融点金属シリサイドで
あることを特徴とする。
本発明による実施例を第１図を用いて説明する。
まず、第１図（ａ）のように第１導電型の第１の不純物
を有する半導体基板、ここでは不純物としてホウ素を含
むＰ型シリコン基板１０１を酸化性雰囲気で１０００℃
の酸化を行ない、１５０人のゲート酸化膜１０２を形成
し、続いてＣＶＤ法により多結晶体シリコン膜１０３を
１０００人〜５０００人形成する。次に第１図（、ｂ）
のように写真蝕刻により前記多結晶シリコンＩｔ！［１
０３の不要部分を除去してＭＯＳ型トランジスタのゲー
ト電極を形成する。次に第１図（ｃ）のようにゲート電
極１０３をマスクにｎ型不純物、ここではリンを加速電
圧６０ｋｅｖ 〜２００ｋｅｖ、 ドーズ量５ Ｘ
Ｉ Ｑ Ｉ２ａｍ−’〜５ Ｘ Ｉ Ｑ ′３ｃｍ−”
でイオン注入することにより不純物濃度の薄いｎ型不純
物層１０４を形成する。次にＷＦ６ガスを使ったＣＶＤ
法により第１図（ｄ）のように前記多結晶シリコン１１
１１０３によるゲート電極に選択的にタングステン膜１
０５を０．１μｍ〜０．４μｍ形成する。
を有する半導体基板、ここでは不純物としてホウ素を含
むＰ型シリコン基板１０１を酸化性雰囲気で１０００℃
の酸化を行ない、１５０人のゲート酸化膜１０２を形成
し、続いてＣＶＤ法により多結晶体シリコン膜１０３を
１０００人〜５０００人形成する。次に第１図（、ｂ）
のように写真蝕刻により前記多結晶シリコンＩｔ！［１
０３の不要部分を除去してＭＯＳ型トランジスタのゲー
ト電極を形成する。次に第１図（ｃ）のようにゲート電
極１０３をマスクにｎ型不純物、ここではリンを加速電
圧６０ｋｅｖ 〜２００ｋｅｖ、 ドーズ量５ Ｘ
Ｉ Ｑ Ｉ２ａｍ−’〜５ Ｘ Ｉ Ｑ ′３ｃｍ−”
でイオン注入することにより不純物濃度の薄いｎ型不純
物層１０４を形成する。次にＷＦ６ガスを使ったＣＶＤ
法により第１図（ｄ）のように前記多結晶シリコン１１
１１０３によるゲート電極に選択的にタングステン膜１
０５を０．１μｍ〜０．４μｍ形成する。
次に第１図（ｅ）のようにゲート電極１０３およびタン
グステン膜１０４をマスクにｎ型不純物、ここではヒ素
を加速電圧５０Ｋｅｖ〜１００Ｋｅｖ１ ドーズ量１×
１０１５〜ｌＸｌ０”■−２でイオン注入した後、約１
０００℃のアニールを行ない、不純物濃度の濃いｎ型不
純物層１０６を形成する。
グステン膜１０４をマスクにｎ型不純物、ここではヒ素
を加速電圧５０Ｋｅｖ〜１００Ｋｅｖ１ ドーズ量１×
１０１５〜ｌＸｌ０”■−２でイオン注入した後、約１
０００℃のアニールを行ない、不純物濃度の濃いｎ型不
純物層１０６を形成する。
以上のような工程により形成されたＭＯＳ型トランジス
タでは、低濃度ｎ型不純物層１０４上にゲート電極１０
３と接続したタングステン膜１０５がオーバーラツプし
ているので、ゲートに動作電圧を加えると、その電界に
より低濃度ｎ型不純物１０４の見かけ上の抵抗が下がり
、また低濃度ｎ型不純物層１０４内の横方向電界が緩和
される。
タでは、低濃度ｎ型不純物層１０４上にゲート電極１０
３と接続したタングステン膜１０５がオーバーラツプし
ているので、ゲートに動作電圧を加えると、その電界に
より低濃度ｎ型不純物１０４の見かけ上の抵抗が下がり
、また低濃度ｎ型不純物層１０４内の横方向電界が緩和
される。
その結果トランジスタのドレイン電流が増加し、ホット
キャリアによるコンダクタンスの劣化が避けられる。
キャリアによるコンダクタンスの劣化が避けられる。
また、本実施例によれば低濃度ｎ型不純物層１０４、高
濃度ｎ型不純物層１０６とゲート電極の一部であるタン
グステン膜１０５とのオーバーラツプした長さによりＭ
ＯＳ型トランジスタの特性が大きく変化するが、この長
さはタングステン膜１０５をＣＶＤ法で選択的に形成す
るときの形成温度、ＷＦ６ガスとＨ２、Ｎ２などのキャ
リアガスとのガス流量比、形成圧力などを調整すること
により容易にしかも精度よく制御できる。従ってＭＯＳ
型トランジスタの特性のばらつきが少なくなる。
濃度ｎ型不純物層１０６とゲート電極の一部であるタン
グステン膜１０５とのオーバーラツプした長さによりＭ
ＯＳ型トランジスタの特性が大きく変化するが、この長
さはタングステン膜１０５をＣＶＤ法で選択的に形成す
るときの形成温度、ＷＦ６ガスとＨ２、Ｎ２などのキャ
リアガスとのガス流量比、形成圧力などを調整すること
により容易にしかも精度よく制御できる。従ってＭＯＳ
型トランジスタの特性のばらつきが少なくなる。
また、本実施例ではオーバーハングになるところがない
ため空胴ができずトラン、ジスタの耐湿性が悪くなるこ
とはない。
ため空胴ができずトラン、ジスタの耐湿性が悪くなるこ
とはない。
さらに、本実施例ではチャンネル上の合計の膜厚は、ゲ
ート酸化Ｊｌ！１１１０２と多結晶シリコン膜１０３と
タングステン膜１０５の合計の膜厚で済むため、ゲート
電極上にさらに配線層を形成した場合、その配線層がゲ
ート電極を横切っても段差が小さいため前記ゲート電極
上の配線層を形成するときにエツチング残りによる配線
ショートが生じることはない。
ート酸化Ｊｌ！１１１０２と多結晶シリコン膜１０３と
タングステン膜１０５の合計の膜厚で済むため、ゲート
電極上にさらに配線層を形成した場合、その配線層がゲ
ート電極を横切っても段差が小さいため前記ゲート電極
上の配線層を形成するときにエツチング残りによる配線
ショートが生じることはない。
また、本実施例では多結晶シリコン膜によるゲート電極
の上部および側壁にタングステンが形成されるため、ゲ
ート電極のシート抵抗が従来例より１／２０〜１／３０
に下がるためゲート電極を配線に使用すると配線抵抗が
下がり回路の動作速度も速くなる。
の上部および側壁にタングステンが形成されるため、ゲ
ート電極のシート抵抗が従来例より１／２０〜１／３０
に下がるためゲート電極を配線に使用すると配線抵抗が
下がり回路の動作速度も速くなる。
本実施例では多結晶シリコンによるゲート電極の上部お
よび側壁に形成する高融点金属膜としてタングステンを
使用したが、他にモリブデン、チタン、プラチナ、コバ
ルト、ニッケル、タンタルを使用しても同様な効果が期
待できる。また、ＣＶＤ法にてこれら高融点金属を形成
すると形成条件により、これら高融点金属による高融点
金属シリサイド膜が形成される。これら高融点金属シリ
サイド膜を使用しても同様な効果が期待できる。
よび側壁に形成する高融点金属膜としてタングステンを
使用したが、他にモリブデン、チタン、プラチナ、コバ
ルト、ニッケル、タンタルを使用しても同様な効果が期
待できる。また、ＣＶＤ法にてこれら高融点金属を形成
すると形成条件により、これら高融点金属による高融点
金属シリサイド膜が形成される。これら高融点金属シリ
サイド膜を使用しても同様な効果が期待できる。
また、本実施例では低濃度ｎ型不純物層のｎ型不純物と
してリンを使用したが、ヒ素、アンチモンを使用しても
よいし、リンとヒ素のようにこれらの不純物を組み合わ
せて導入してもよい。また本実施例では高濃度ｎ型不純
物層のｎ型不純物としてヒ素を使用したが、リン、アン
チモンを使用してもよいし、リンとヒ素のようにこれら
の不純物を組み合わせて導入してもよい。さらに本実施
例ではＰ型半導体基板の不純物としてボロンを使用した
が、ガリウム、アルミニウム、インジウムを使用しても
よい。
してリンを使用したが、ヒ素、アンチモンを使用しても
よいし、リンとヒ素のようにこれらの不純物を組み合わ
せて導入してもよい。また本実施例では高濃度ｎ型不純
物層のｎ型不純物としてヒ素を使用したが、リン、アン
チモンを使用してもよいし、リンとヒ素のようにこれら
の不純物を組み合わせて導入してもよい。さらに本実施
例ではＰ型半導体基板の不純物としてボロンを使用した
が、ガリウム、アルミニウム、インジウムを使用しても
よい。
本実施例ではｎチャンネルＭＯＳ型トランジスタについ
て述べたが、ＰチャンネルＭＯ３型トランジスタに応用
しても同様な効果があることは言うまでもない。
て述べたが、ＰチャンネルＭＯ３型トランジスタに応用
しても同様な効果があることは言うまでもない。
本発明によれば、ＭＯＳ型トランジスタのドレイン電流
が増加し、しかもホットキャリアによるコンダクタンス
の劣化が避けられる。さらに配線の抵抗も下がるため高
速でかつ高信頼性のＭＯＳ型トランジスタを提供できる
。
が増加し、しかもホットキャリアによるコンダクタンス
の劣化が避けられる。さらに配線の抵抗も下がるため高
速でかつ高信頼性のＭＯＳ型トランジスタを提供できる
。
また、本発明によればＭＯ９Ｏ９型トランジスタ性を左
右する低濃度不純物層によるソース、ドレイン領域とゲ
ート電極のオーバーラツプの長さを精度よく、ばらつき
を少なく加工できるので、ＭＯＳ型トランジスタのドレ
イン電流およびコンダクタンスのばらつきを小さくでき
る。
右する低濃度不純物層によるソース、ドレイン領域とゲ
ート電極のオーバーラツプの長さを精度よく、ばらつき
を少なく加工できるので、ＭＯＳ型トランジスタのドレ
イン電流およびコンダクタンスのばらつきを小さくでき
る。
また、本発明によればＭＯ３型トランジスタの耐湿性は
悪くならない。
悪くならない。
さらに、本発明によればゲート電極上の配線層の断線、
ショートが少なくなる。
ショートが少なくなる。
以上のことから本発明による半導体装置の製造方法によ
れば、高速、高品質、高信頼性、高歩留まりの半導体装
置を提供できる効果がある。
れば、高速、高品質、高信頼性、高歩留まりの半導体装
置を提供できる効果がある。
第１図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の一実施例を示す工程順断面図。 第２図（ａ）〜（ｄ）、第３図は従来例による半導体装
置の断面図である。 １０１．２０１・・・・拳φ第１導電型のシリコン基板 １０２、．２０２−・・・φ−ゲート酸化膜１０３．２
０３．２０５・・多結晶シリコン膜１０５・・・・・・
・・・・高融点金属膜１０４．２０７，３０７・−シリ
コン基板と反対導電型の低濃度 不純物層 ２０４．２０６，２０８，２１０ ・・・・・・シリコン酸化膜 １０６．２０９会−・争・・シリコン基板と反対導電型
の高濃度 不純物層 質１ｆＢ（す ２１印（ｃ） ｋｌ、ｔ■０） ／ｉ／ｒＢ （−（〕 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）会ん １
０９ （εン 気２０（ｊ） ダニ（Ｉ！Ｊｃｅ−） 悼長ｒｙｔ ｔ、、ｔ） ９３■
の一実施例を示す工程順断面図。 第２図（ａ）〜（ｄ）、第３図は従来例による半導体装
置の断面図である。 １０１．２０１・・・・拳φ第１導電型のシリコン基板 １０２、．２０２−・・・φ−ゲート酸化膜１０３．２
０３．２０５・・多結晶シリコン膜１０５・・・・・・
・・・・高融点金属膜１０４．２０７，３０７・−シリ
コン基板と反対導電型の低濃度 不純物層 ２０４．２０６，２０８，２１０ ・・・・・・シリコン酸化膜 １０６．２０９会−・争・・シリコン基板と反対導電型
の高濃度 不純物層 質１ｆＢ（す ２１印（ｃ） ｋｌ、ｔ■０） ／ｉ／ｒＢ （−（〕 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）会ん １
０９ （εン 気２０（ｊ） ダニ（Ｉ！Ｊｃｅ−） 悼長ｒｙｔ ｔ、、ｔ） ９３■
Claims (2)
- （１）第１導電型の第１不純物を有する半導体基板に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
１の導電膜によりＭＯＳ型トランジスタのゲート電極を
形成する工程と、前記ゲート電極をマスクとして前記半
導体基板に第２導電型の第２の不純物を導入する工程と
、化学気相成長法により前記ゲート電極の側面および上
面に高融点金属を選択的に形成する工程と、前記ゲート
電極および前記高融点金属をマスクとして前記半導体基
板に第２導電型の第３の不純物を導入する工程からなる
ことを特徴とする半導体装置の製造方法。 - （２）化学気相成長法によりゲート電極の側面および上
面に選択的に形成する物質が高融点金属シリサイドであ
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7611289A JPH02254729A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7611289A JPH02254729A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254729A true JPH02254729A (ja) | 1990-10-15 |
Family
ID=13595814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7611289A Pending JPH02254729A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
| US6608353B2 (en) | 1992-12-09 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having pixel electrode connected to a laminate structure |
-
1989
- 1989-03-28 JP JP7611289A patent/JPH02254729A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6608353B2 (en) | 1992-12-09 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having pixel electrode connected to a laminate structure |
| US7045399B2 (en) | 1992-12-09 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7061016B2 (en) | 1992-12-09 | 2006-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7105898B2 (en) | 1992-12-09 | 2006-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| CN1302560C (zh) * | 1992-12-09 | 2007-02-28 | 株式会社半导体能源研究所 | 电子电路 |
| US7547916B2 (en) | 1992-12-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7897972B2 (en) | 1992-12-09 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US8294152B2 (en) | 1992-12-09 | 2012-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit including pixel electrode comprising conductive film |
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
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