JPS61241974A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS61241974A
JPS61241974A JP8313485A JP8313485A JPS61241974A JP S61241974 A JPS61241974 A JP S61241974A JP 8313485 A JP8313485 A JP 8313485A JP 8313485 A JP8313485 A JP 8313485A JP S61241974 A JPS61241974 A JP S61241974A
Authority
JP
Japan
Prior art keywords
gate electrode
gate
side wall
silicide
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8313485A
Other languages
English (en)
Other versions
JPH0519979B2 (ja
Inventor
Kiyoto Watabe
毅代登 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8313485A priority Critical patent/JPS61241974A/ja
Priority to DE3530065A priority patent/DE3530065C2/de
Priority to US06/768,374 priority patent/US4727038A/en
Publication of JPS61241974A publication Critical patent/JPS61241974A/ja
Priority to US07/358,491 priority patent/US4971922A/en
Publication of JPH0519979B2 publication Critical patent/JPH0519979B2/ja
Priority to US08/193,912 priority patent/US5869377A/en
Granted legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明け、半導体装置の製造方法に係り、特にＬｉｇ
ｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　（以下ＬＤＤと称
す）構造の絶縁ゲート（ＭＯＳ）電界効果半導体装置の
製造方法に関するものである。
〔従来の技術〕
第十図（ａ）ないしくｃ）は従来のこの種の半導体装置
の製造方法の主要段階における状態を示す断面図ン である。まず、第１図（ａ）に示すように、ｐ形シリコ
ン基板ｉｌ＋にゲート絶縁膜（２）及びゲート電極（３
）を形成し、このゲート電極をマスクとして、図示矢印
Ｉのように低濃度のｎ形不純物をイオン注入することで
、ソース・ドレインの低濃度ｎ影領域（４１を形成する
。次に、第吻図（ｂｌに示すように、減圧Ｃ！ＶＤ　（
Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）で酸化膜（９）を堆積
する。さらに、第１図（ｃ）に示すように、Ｒ工Ｅ　（
Ｒｅａｃｔｉｖｅ工ｏｎ　Ｋｔｃｈｉｎｇ）　　の異方
性エツチングによって、ゲート側壁（ｓｉｄｅ　ｗａｌ
ｌ）にだけ酸化膜１１０）を残し、その後、ゲート電極
とゲート側ＷＩＷｃ部叫をマスクにして、図示矢印■の
ように、高濃度のｎ形不純物をイオン注入し、高濃度ｎ
形領Ｍ　（５１を形成することでＬＤＤ構造が形成され
る。
〔発明が解決しようとする問題点〕
従来のＬＤＤ構造では、ゲート側壁に酸化膜（１０）を
用いていたので、ＭＯ８７ＫＴ動作中にホットキャリア
が、ドレイン側のゲート側壁の酸化膜１１０１に注入さ
ね、こｈによって、低濃度ｎ形（ｎ−形）領域＋４１が
空乏化し、その。−影領域（４）の抵抗が上昇し、ＭＯ
ＳＦＥＴのトランスコンダクタンスが劣化するという問
題点があった。
この発明は上記のような問題点を解消するため番こなさ
？１７：もので、ホットキャリアがゲート側壁部に注入
さｈてもトランスコンダクタンスの低下のないＭＯＢ電
界効果半導体装置を得る製造方法を提供することを目的
としている。
〔問題点を解決するための手段〕
この発明に係る半導体装置の製造方法では、ＬＤＤ構造
を得るためのイオン注入用のマスクの一部を構成するゲ
ート電極側壁部の部材に高融点金属またはそのシリサイ
ドを用いる。
〔作用〕
この発明ではゲート電極側壁部に高融点金属またはその
シリサイドを残すようにしたので、ホットキャリアの注
入があってもゲート電極から引抜くことができ、トラン
スコンダクタンスの低下ヲ招くこと汀ない。
〔実施例〕
第１図（ａｌないしくａ）けこの発明の一実施例方法の
主要段階での状態を示す断面図で、まず、＄１図（ａ）
に示すようにｐ形シリコン基板ｉｌ＋の上にゲート酸化
膜（２）と多結晶シリコンゲート電極（３）とからなる
ゲート電極層（ロ）を形成し、このゲート電極（３）を
マスクとして、例えばリン・イオン（Ｐ＋）を５０ｋｅ
Ｖの加速電圧でゲート絶縁膜（２）を通して１×１ｏｉ
３（個／　ｃｍ２）注入することによって。−形＠＊Ｉ
＋＋を形成する。次に、第１図（ｂ）に示すように、例
えばスパッタリング法で、高融点金属であるタングステ
ン層（２）を４０００Ａの厚さに堆積形成する。次に、
第１図（ｃｌに示すように、Ｒ１鵞異方性エツチングに
よってゲート側壁にのみタングステンのゲート側壁残部
（至）を残し、ゲート酸化膜（２）の露出部を除去した
後、ゲート電極層（ロ）とタングステンのゲート側壁残
部（２）とをマスクとしてヒ素イオン（Ａ８）を５０ｋ
ｓＶの加速電圧で４ＸＩＯ”（個／。ｍ”）注入し、ユ
＋形領域（６）を形成してＬＤＤ構造を得る。以下、第
１図（ａ）に示すように、保護絶縁膜Ｑ４１を形成し、
これに所要のコンタクト孔を開孔した後、電極配線（至
）を形成して素子は完成する。
上記実施例でけ、ｎチャえルＭＯ８電界効果半導体装置
の場合について説明したが、勿論、ｎ形基板を用いてｐ
形不純物イオンを注入するｐ形チャネルＭＯ１３電界効
果半導体装置の製造にも適用できる。また、実施例にお
ける高融点金属の代りにそのシリサイドを用いてもよい
。
〔発明の効果〕
以上のように、この発明によれば、　Ｉ、ＤＤ構造を得
るためのゲート側壁残部を高融点金属またはそのシリサ
イドで形成するようにしたので、ホットキャリアの一部
をゲート電極側から引出すことが可能であり、ホットキ
ャリアの注入にもとづくトランスコンダクタンスの低下
の生じないＭｏ５ｔ界効果半導体装置が得られる。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）けこの発明の一実施例方法の主要
工程段階での状態を示す断面図、第２図（ａ）〜（ｃｌ
は従来のＬＤＤ構造のＭＯ８電界効果半導体装置の製造
方法の主要工程段階での状態を示す断面図である。 図において、＋１１はシリコン基板、＋２７はゲート絶
縁膜、（３）はゲート電極、（４１は低不純物濃度のソ
ース・ドレイン領域、（６）ケソース・ドレインの高不
純物濃度領域、０υけゲート電極層、（至）は高融点金
属またはそのシリサイドの層、（至）は高融点金属また
はそのシリサイドのゲート側壁残部である。 なお、図中、同一符号は同一またげ相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）第１導電形のシリコン基板上にゲート絶縁膜とゲ
    ート電極とからなるゲート電極層を形成する第１の工程
    、上記ゲート電極層をマスクとして上記シリコン基板の
    表面部に第２導電形の不純物をイオン注入して低不純物
    濃度のソース・ドレイン領域を形成する第２の工程、上
    記ゲート電極直下以外の上記ゲート絶縁膜を除去して露
    出した上記シリコン基板表面上および上記ゲート電極の
    上にわたつて高融点金属またはそのシリサイドの層を形
    成する第３の工程、上記高融点金属またはそのシリサイ
    ドの層に異方性エッチングを施し上記ゲート電極層の側
    壁部に高融点金属またはそのシリサイドのゲート側壁残
    部を残す第４の工程、並びに上記ゲート電極層と上記高
    融点金属またはそのシリサイドのゲート側壁残部とをマ
    スクとして第２導電形の不純物をイオン注入して上記ソ
    ース・ドレイン領域内に高不純物濃度領域を形成する第
    ５の工程を有することを特徴とする半導体装置の製造方
    法。
JP8313485A 1984-08-22 1985-04-18 半導体装置の製造方法 Granted JPS61241974A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP8313485A JPS61241974A (ja) 1985-04-18 1985-04-18 半導体装置の製造方法
DE3530065A DE3530065C2 (de) 1984-08-22 1985-08-22 Verfahren zur Herstellung eines Halbleiters
US06/768,374 US4727038A (en) 1984-08-22 1985-08-22 Method of fabricating semiconductor device
US07/358,491 US4971922A (en) 1984-08-22 1989-05-30 Method of fabricating semiconductor device
US08/193,912 US5869377A (en) 1984-08-22 1994-02-03 Method of fabrication LDD semiconductor device with amorphous regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8313485A JPS61241974A (ja) 1985-04-18 1985-04-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS61241974A true JPS61241974A (ja) 1986-10-28
JPH0519979B2 JPH0519979B2 (ja) 1993-03-18

Family

ID=13793727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8313485A Granted JPS61241974A (ja) 1984-08-22 1985-04-18 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS61241974A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63115377A (ja) * 1986-11-04 1988-05-19 Matsushita Electronics Corp 半導体装置の製造方法
JPS63144574A (ja) * 1986-12-09 1988-06-16 Nec Corp Ｍｏｓ型半導体装置
JPH0235776A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd 半導体装置
US6333250B1 (en) 1998-12-28 2001-12-25 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
US6340629B1 (en) 1998-12-22 2002-01-22 Hyundai Electronics Industries Co., Ltd. Method for forming gate electrodes of semiconductor device using a separated WN layer
US6468914B1 (en) 1998-12-29 2002-10-22 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8945667B2 (en) * 2009-05-22 2015-02-03 Envirotech Services, Inc. Alkylcellulose and salt compositions for dust control applications

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59121878A (ja) * 1982-12-28 1984-07-14 Toshiba Corp 半導体装置の製造方法
JPS60113472A (ja) * 1983-11-24 1985-06-19 Toshiba Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59121878A (ja) * 1982-12-28 1984-07-14 Toshiba Corp 半導体装置の製造方法
JPS60113472A (ja) * 1983-11-24 1985-06-19 Toshiba Corp 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63115377A (ja) * 1986-11-04 1988-05-19 Matsushita Electronics Corp 半導体装置の製造方法
JPS63144574A (ja) * 1986-12-09 1988-06-16 Nec Corp Ｍｏｓ型半導体装置
JPH0235776A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd 半導体装置
US6340629B1 (en) 1998-12-22 2002-01-22 Hyundai Electronics Industries Co., Ltd. Method for forming gate electrodes of semiconductor device using a separated WN layer
US6333250B1 (en) 1998-12-28 2001-12-25 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
US6468914B1 (en) 1998-12-29 2002-10-22 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device

Also Published As

Publication number Publication date
JPH0519979B2 (ja) 1993-03-18

Similar Documents

Publication Publication Date Title
US5082794A (en) Method of fabricating mos transistors using selective polysilicon deposition
US6674139B2 (en) Inverse T-gate structure using damascene processing
JP2995838B2 (ja) Ｍｉｓ型半導体装置及びその製造方法
JP2942998B2 (ja) 非対称ｃｍｏｓ電界効果トランジスタ
KR19980018751A (ko) 반도체 장치 및 그 제조 방법 (semiconductor device and method of manufacturing the same)
US6200840B1 (en) Method for producing PMOS devices
JP2553699B2 (ja) 半導体装置の製造方法
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
JPS61241974A (ja) 半導体装置の製造方法
JPH10107267A (ja) 電界効果トランジスタ及びその製造方法
US5631178A (en) Method for forming a stable semiconductor device having an arsenic doped ROM portion
JP3129867B2 (ja) 半導体装置の製造方法
KR0170436B1 (ko) 모스트랜지스터 제조방법
JPH02153538A (ja) 半導体装置の製造方法
JPH11186401A (ja) 半導体装置の製造方法
JP3088556B2 (ja) 半導体装置の製法
JP2904081B2 (ja) 半導体装置の製造方法
JPH0521455A (ja) 半導体集積回路装置の製造方法
JP2658163B2 (ja) Ｍｉｓ型半導体装置の製造方法
JP2697019B2 (ja) 半導体装置の製造方法
KR100250686B1 (ko) 반도체 소자 제조 방법
JP2926833B2 (ja) 半導体装置の製造方法
JP2976513B2 (ja) 半導体装置
JPH0590574A (ja) 半導体装置
JPS58115861A (ja) 半導体装置及びその製造方法