JPH0235776A - 半導体装置 - Google Patents
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- JPH0235776A JPH0235776A JP18595188A JP18595188A JPH0235776A JP H0235776 A JPH0235776 A JP H0235776A JP 18595188 A JP18595188 A JP 18595188A JP 18595188 A JP18595188 A JP 18595188A JP H0235776 A JPH0235776 A JP H0235776A
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、超高密度ＬＳＩ馬術分野のＭＯＳトランジス
タ及び配線有する半導体装置、半導体装置の製造方法に
関するものである。
タ及び配線有する半導体装置、半導体装置の製造方法に
関するものである。
従来の技術
第２図は従来の半導体装置の断面図を示すものであり、
１は第一導電型半導体基板である。２は絶縁膜、３は配
線材料り、、４は配線材料２である。
１は第一導電型半導体基板である。２は絶縁膜、３は配
線材料り、、４は配線材料２である。
以上のように構成された従来の半導体装置においては、
配線材料り、３（例えばポリシリコン）より低抵抗の配
線材料Ｌ２（チタンシリサイド。
配線材料り、３（例えばポリシリコン）より低抵抗の配
線材料Ｌ２（チタンシリサイド。
タングステンシリサイド）を配線材料Ｌ 、 ３−にに
形成させることにより配線の低抵抗化を実現させている
。また第４図は、従来のＭＯＳトランジスタの断面図を
示すものであり、６はゲート電極材料ｇ、（例えばポリ
シリコン、金属材料）である。８は第二導電型高濃度拡
散層、９は第二導電型低濃度拡散層である。
形成させることにより配線の低抵抗化を実現させている
。また第４図は、従来のＭＯＳトランジスタの断面図を
示すものであり、６はゲート電極材料ｇ、（例えばポリ
シリコン、金属材料）である。８は第二導電型高濃度拡
散層、９は第二導電型低濃度拡散層である。
以上のように構成された従来の半導体装置においてはゲ
ート電極材料ｇ、６に電圧を加えると、第二導電型高濃
度拡散８のソース・ドレイン間に電流が流れ、ゲート電
極材料ｇ、６に電圧を加えないと、高濃度拡散層８のソ
ース・ドレイン間に電流は流れずＭＯＳＦＥＴのスイッ
チとして動作する。
ート電極材料ｇ、６に電圧を加えると、第二導電型高濃
度拡散８のソース・ドレイン間に電流が流れ、ゲート電
極材料ｇ、６に電圧を加えないと、高濃度拡散層８のソ
ース・ドレイン間に電流は流れずＭＯＳＦＥＴのスイッ
チとして動作する。
発明が解決しようとする課題
しかしながら上記第２図のような構成では、配線材料Ｌ
３の上面に配線材料Ｌ２４をよ持つ積層型であり（例
えば、ポリシリコンの上面にチタンシリサイドを持つ配
線など）配線の段差が太きく、上層の絶縁膜２の平坦化
が難しく前記上層絶縁膜の上に形成される二層三層目の
配線の断線となるいとう課題、又、配線材料Ｌ１に下地
膜と接着性の悪い材料（例えばタングステンなど）を使
用することが難しいという課題を有していた。
３の上面に配線材料Ｌ２４をよ持つ積層型であり（例
えば、ポリシリコンの上面にチタンシリサイドを持つ配
線など）配線の段差が太きく、上層の絶縁膜２の平坦化
が難しく前記上層絶縁膜の上に形成される二層三層目の
配線の断線となるいとう課題、又、配線材料Ｌ１に下地
膜と接着性の悪い材料（例えばタングステンなど）を使
用することが難しいという課題を有していた。
また上記第４図の構成では、第二導電型低濃度拡散層９
が絶縁膜２を介してゲート電極材料６に接しており、ゲ
ートとドレイン間の電圧差が太き（なると、ゲート電極
材料６の端部に近い低濃度ドレイン部に高電界が発生す
るという課題を有していた。
が絶縁膜２を介してゲート電極材料６に接しており、ゲ
ートとドレイン間の電圧差が太き（なると、ゲート電極
材料６の端部に近い低濃度ドレイン部に高電界が発生す
るという課題を有していた。
さらにＭＯＳＦＥＴの素子分離領域に近接している素子
領域では、前記素子領域分離領域と素子領域の電位差の
ため逆ナロー効果や高電界の発生という課題を有し、そ
のため、上記素子領域の素子分離領域界面の濃度を上げ
なければまらまいなどの必要があった。
領域では、前記素子領域分離領域と素子領域の電位差の
ため逆ナロー効果や高電界の発生という課題を有し、そ
のため、上記素子領域の素子分離領域界面の濃度を上げ
なければまらまいなどの必要があった。
本発明は、かかる点に鑑み、段差の少ない、平坦化し易
く、しかも下地膜と接着性の悪い材料を配線材として使
用することができる半導体装置、さらにＭＩＳＦＥＴの
ホットエレクトロン発生の原因となる低濃度ドレイン付
近の高電界を弱める半導体装置、また、逆ナロー効果の
原因となる素子分離領域に近接した素子領域のしきい値
の変化をおさえしかも高電界の発生もおさえた半導体装
置、及び前記半導体装置の製造方法を提供することを目
的上する。
く、しかも下地膜と接着性の悪い材料を配線材として使
用することができる半導体装置、さらにＭＩＳＦＥＴの
ホットエレクトロン発生の原因となる低濃度ドレイン付
近の高電界を弱める半導体装置、また、逆ナロー効果の
原因となる素子分離領域に近接した素子領域のしきい値
の変化をおさえしかも高電界の発生もおさえた半導体装
置、及び前記半導体装置の製造方法を提供することを目
的上する。
課題を解決するための手段
本発明は、第一導電型半導体基板上の絶縁膜を介して選
択的に形成されたそ配線材料Ｌ１と、この配線材料Ｌ１
の側面に接しかつ前記絶縁膜上に、前記配線材料Ｌ１と
仕事関数および低効率の異なる少なくきも一種類以上の
配線材料Ｌ２を形成されてなることを特徴とする半導体
装置である。
択的に形成されたそ配線材料Ｌ１と、この配線材料Ｌ１
の側面に接しかつ前記絶縁膜上に、前記配線材料Ｌ１と
仕事関数および低効率の異なる少なくきも一種類以上の
配線材料Ｌ２を形成されてなることを特徴とする半導体
装置である。
作 用
本発明は、前記した構成により、配線材料を薄くできし
かも配線材料Ｌ２．Ｌ、に下地との接着性のよい材料を
用いることにより、配線材料Ｌ１に接着性のよくない材
料を用いることができる。
かも配線材料Ｌ２．Ｌ、に下地との接着性のよい材料を
用いることにより、配線材料Ｌ１に接着性のよくない材
料を用いることができる。
またゲート端で仕事関数差分電位差を下げ高電界の発生
を緩和することができる。
を緩和することができる。
実施例
以下、本発明の製造方法を具体的な実施例に基ついて説
明する。
明する。
（実施例１）
本°発明の目的は、配線抵抗が低く、段差の少ない、し
かも下地膜と接着性の悪い配線材料を使用できる。配線
構造の提供である。
かも下地膜と接着性の悪い配線材料を使用できる。配線
構造の提供である。
第１図の（ａ） 、 （ｂ）は本発明の特許請求の範囲
１の実施例における半導体装置の断面図を示すものであ
る。第１図において４および５は、配線材料Ｌ１３（例
えばタングステン、ポリシリコンなど）の側面にもうけ
られた配線材料Ｌ１と抵抗の異なる配線材料Ｌ２．Ｌ３
（例えばタングステンシフサイド、アルミ、モリブデン
、ポリシリコンなど〉である。
１の実施例における半導体装置の断面図を示すものであ
る。第１図において４および５は、配線材料Ｌ１３（例
えばタングステン、ポリシリコンなど）の側面にもうけ
られた配線材料Ｌ１と抵抗の異なる配線材料Ｌ２．Ｌ３
（例えばタングステンシフサイド、アルミ、モリブデン
、ポリシリコンなど〉である。
以上のように構成された実施例Ｉの半導体装置は、配線
材料り、３の側面に異なる配線材料Ｌ１と抵抗の異なる
配線材料Ｉ、２．Ｌ３を備えていることから配線による
段差が少なく、配線をおおい半導体装置の上面に形成さ
れる絶縁膜２の平坦化がし易く、絶縁膜２上に作られる
上部配線の断線をしにくくできる。また同時に配線の低
抵抗化も可能である。また、配線材料り、、Ｌ２．Ｌ３
の一つが下地と接着性がいいなら他の材料に下地接着性
の悪い材料（例えばタングステンなど）を使用すること
ができる。
材料り、３の側面に異なる配線材料Ｌ１と抵抗の異なる
配線材料Ｉ、２．Ｌ３を備えていることから配線による
段差が少なく、配線をおおい半導体装置の上面に形成さ
れる絶縁膜２の平坦化がし易く、絶縁膜２上に作られる
上部配線の断線をしにくくできる。また同時に配線の低
抵抗化も可能である。また、配線材料り、、Ｌ２．Ｌ３
の一つが下地と接着性がいいなら他の材料に下地接着性
の悪い材料（例えばタングステンなど）を使用すること
ができる。
（実施例２）
本発明の目的は、ＭＯ８ＦＥＴドレインで発生する高電
世界の発生を緩和することである。
世界の発生を緩和することである。
第３図の（ａ） （ｂ）は本発明の特許請求範囲２の実
施例における半導体装置の断面図を示すものである。第
３図の（ａ） （ｂ）において、７は、ゲート電極材料
ｇ６（例えばタングステン）の側面にもうけられたゲー
ト電極材料ｇ２（例えばＮ型ポリシリコン）である。上
記ゲート電極材料ｇ２の仕事関数が、第１導電型半導体
基板がＰ型のとき、ゲート電極材料ｇ！より大きく、Ｎ
型のとき、ゲート電極材料ｇより小さくなるように構成
されている。
施例における半導体装置の断面図を示すものである。第
３図の（ａ） （ｂ）において、７は、ゲート電極材料
ｇ６（例えばタングステン）の側面にもうけられたゲー
ト電極材料ｇ２（例えばＮ型ポリシリコン）である。上
記ゲート電極材料ｇ２の仕事関数が、第１導電型半導体
基板がＰ型のとき、ゲート電極材料ｇ！より大きく、Ｎ
型のとき、ゲート電極材料ｇより小さくなるように構成
されている。
衣装のように構成された実施例２の半導体装置は、ゲー
ト電極材料ｇ２が、ゲート電極材料ｇ、より仕事関数差
分ゲート・ドレイン間の電圧を下げるため、ゲート端付
近第２導電型拡散層部に発生する高電界を弱めることが
できる。また低濃度拡散層部の空乏化も弱め奇生抵抗の
低下にも効果を発揮する。さらに接着性の悪い（例えば
タングステンなど）材料をゲート電極材料ｇ、６として
用いることができるため、ゲート電極材料ｇ、６を選ぶ
自由度が広がり、仕事関数の大きい接着性の悪い材料を
選びしきい前制御の不純物濃度下げることもでき、不純
物散乱による実効動度の低下もおさえることができる。
ト電極材料ｇ２が、ゲート電極材料ｇ、より仕事関数差
分ゲート・ドレイン間の電圧を下げるため、ゲート端付
近第２導電型拡散層部に発生する高電界を弱めることが
できる。また低濃度拡散層部の空乏化も弱め奇生抵抗の
低下にも効果を発揮する。さらに接着性の悪い（例えば
タングステンなど）材料をゲート電極材料ｇ、６として
用いることができるため、ゲート電極材料ｇ、６を選ぶ
自由度が広がり、仕事関数の大きい接着性の悪い材料を
選びしきい前制御の不純物濃度下げることもでき、不純
物散乱による実効動度の低下もおさえることができる。
（実施例３）
本発明の目的は、ＭＯＳＦＥＴの素子分離領域界面付近
の素子部に発生する高電界の発生を和らげ、同時に逆ナ
ロー効果を弱めることである。
の素子部に発生する高電界の発生を和らげ、同時に逆ナ
ロー効果を弱めることである。
第５図の（ａ） （ｂ）は本発明の特許請求範囲３の実
施例で、（ａ）は半導体装置の構成図、（ｂ）は上面図
を示すものである。
施例で、（ａ）は半導体装置の構成図、（ｂ）は上面図
を示すものである。
また第６図は、本発明の特許請求範囲４の実施例におけ
る半導体装置の断面図を示すものである。
る半導体装置の断面図を示すものである。
＝５．６図における７は、仕事関数が第１導電型半導体
基板がＰ型のときゲート電極材料ｇ、より大きく、Ｎ型
のとき、ゲート材料ｇ より小さくなるようにされたゲ
ート電極材料ｇ２である以上のように構成された実施例
３の半導体装置は、ゲート材料ｇ２（例えばＮ型ポリシ
リコン）がゲート材料ｇ、（例えばタングステン）より
仕事関数差分低い電圧がゲート・チャネル間、ゲート・
ドレイン間にかかるため素子分離領域に接したチャネル
エツジ部にしきい値を、第１導電型半導体基板がＰ型の
場合は上げ、Ｎ型の場合は下げるため、エツジに流れる
電流量を減少させることができる。また浅いトレンチ分
ｉｌＩｉＭＯ３ＦＥＴで起こる逆ナロー効果を弱める働
きも有する。さらに上記仕事関数差分低い電圧がゲート
・ドレイン間にかかるため、素子分離領域に接したゲー
ト端近くのドケイン拡散層に発生する素子分領域と素子
領域の電位差に起因する特に強い電界を効果的に弱める
ことができる。
基板がＰ型のときゲート電極材料ｇ、より大きく、Ｎ型
のとき、ゲート材料ｇ より小さくなるようにされたゲ
ート電極材料ｇ２である以上のように構成された実施例
３の半導体装置は、ゲート材料ｇ２（例えばＮ型ポリシ
リコン）がゲート材料ｇ、（例えばタングステン）より
仕事関数差分低い電圧がゲート・チャネル間、ゲート・
ドレイン間にかかるため素子分離領域に接したチャネル
エツジ部にしきい値を、第１導電型半導体基板がＰ型の
場合は上げ、Ｎ型の場合は下げるため、エツジに流れる
電流量を減少させることができる。また浅いトレンチ分
ｉｌＩｉＭＯ３ＦＥＴで起こる逆ナロー効果を弱める働
きも有する。さらに上記仕事関数差分低い電圧がゲート
・ドレイン間にかかるため、素子分離領域に接したゲー
ト端近くのドケイン拡散層に発生する素子分領域と素子
領域の電位差に起因する特に強い電界を効果的に弱める
ことができる。
（実施例４）
本発明の目的は、特許請求の範囲１の半導体装置を現在
のＬＳＩの工程と整合性よ（比較的に実現することにあ
る。
のＬＳＩの工程と整合性よ（比較的に実現することにあ
る。
第７図は、本発明の具体的な一実施例の製造工程断面図
で（ａ）〜（Ｃ）は工程を示す。
で（ａ）〜（Ｃ）は工程を示す。
工程（ａ）においては、第一導電型半導体基板１−トに
絶縁膜２を形成して、前記絶縁膜２の上に配線材料Ｌ
３を堆積させマスクによる選択エツチングより形成して
いる 工程（ｂ）においては、カバレッジ良く配線材料Ｌ２４
を堆積させている。
絶縁膜２を形成して、前記絶縁膜２の上に配線材料Ｌ
３を堆積させマスクによる選択エツチングより形成して
いる 工程（ｂ）においては、カバレッジ良く配線材料Ｌ２４
を堆積させている。
工程（Ｃ）においては、垂直方向に強い異方性のあるエ
ツチング法により配線材料Ｌ２４のエツチングを行い配
線材料Ｌ ３の側面に堆積膜配線材料Ｌ２４を残留させ
ている。
ツチング法により配線材料Ｌ２４のエツチングを行い配
線材料Ｌ ３の側面に堆積膜配線材料Ｌ２４を残留させ
ている。
以上にように構成された実施例４の半導体製造方法では
、現在のＬＳＩ技術では容易に実現できしかも、自己整
合性よ（多くの工程を必要とせず特許請求の範囲１の半
導体装置を実現できる。
、現在のＬＳＩ技術では容易に実現できしかも、自己整
合性よ（多くの工程を必要とせず特許請求の範囲１の半
導体装置を実現できる。
（実施例５）
本発明の目的は、特許請求の範囲４の半導体装置を現在
のＬＳＩの工程と整合性よく容易に実現することにある
。
のＬＳＩの工程と整合性よく容易に実現することにある
。
第８図は、本発明の具体的な一実施例の製造工程断面図
で（ａ）〜（Ｃ）は工程を示す。
で（ａ）〜（Ｃ）は工程を示す。
工程（ａ）においては、第一導電型半導体基板１上に、
エツチングにより溝を形成し溝内と溝領域に凸部をもつ
絶縁膜２が形成されている。前記絶縁膜２の上にゲート
電極材料ｇ２をカバレッジ良く堆積させている。
エツチングにより溝を形成し溝内と溝領域に凸部をもつ
絶縁膜２が形成されている。前記絶縁膜２の上にゲート
電極材料ｇ２をカバレッジ良く堆積させている。
工程（ｂ）においては、垂直方向に強い異方性のあるエ
ツチング法によりゲート電極材料ｇ２のエツチングを行
ない素子分離領域である前記溝領域の絶縁膜２の凸部の
側面のみに堆１膜ゲート電極材料ｇ２を残留させている
。
ツチング法によりゲート電極材料ｇ２のエツチングを行
ない素子分離領域である前記溝領域の絶縁膜２の凸部の
側面のみに堆１膜ゲート電極材料ｇ２を残留させている
。
工程（Ｃ）においては、ゲート電極材料ｇを堆積させエ
ツチングマスクを用いた選択エッチ法によりゲート電極
を形成させ、同時に不必要な前記ゲート電極材料ｇ２も
取り除いている。
ツチングマスクを用いた選択エッチ法によりゲート電極
を形成させ、同時に不必要な前記ゲート電極材料ｇ２も
取り除いている。
以上のように構成された実施例５の半導体装置製造方法
では、現在のＬＳＩ技術では容易にしかも自己整合性よ
く特許請求の範囲４の半導体装置を実現できる。
では、現在のＬＳＩ技術では容易にしかも自己整合性よ
く特許請求の範囲４の半導体装置を実現できる。
発明の詳細
な説明したように、本発明によれば、配線材料を薄くで
き、前記配線材料の上に形成させる絶縁膜の平坦化を容
易にさせ、前記絶縁膜上に形成させる配線の段差による
断線減少させることができ、同時に配線の低抵抗化及び
、下地膜と接着性の悪い配線材料を一部使用することが
できる。
き、前記配線材料の上に形成させる絶縁膜の平坦化を容
易にさせ、前記絶縁膜上に形成させる配線の段差による
断線減少させることができ、同時に配線の低抵抗化及び
、下地膜と接着性の悪い配線材料を一部使用することが
できる。
また、又、ＭＩＳＦＥＴ半導体装置では、ドレイン近傍
で発生する高電界を緩和することができることから、ホ
ットエレクトロンによるデバイス劣化を弱め、また、下
地接着性の悪い仕事関数の大きいゲート電極材料ｇ、を
使用することができるため、チャネル濃度を低くし、不
純物濃度による移動度の低下をおさえ、デバイスの駆動
力を上げることが出来る。
で発生する高電界を緩和することができることから、ホ
ットエレクトロンによるデバイス劣化を弱め、また、下
地接着性の悪い仕事関数の大きいゲート電極材料ｇ、を
使用することができるため、チャネル濃度を低くし、不
純物濃度による移動度の低下をおさえ、デバイスの駆動
力を上げることが出来る。
さらに素子分離領域と素子領域の電位差によって生じる
逆ナロー効果と高電界の発生を基板不純物濃度注入を行
うことなくおさえることができるため、Ｗ方向の縮少か
しやす（、デバイスの微細化かに貢献できる。
逆ナロー効果と高電界の発生を基板不純物濃度注入を行
うことなくおさえることができるため、Ｗ方向の縮少か
しやす（、デバイスの微細化かに貢献できる。
また製造方向においては、容易に整合性よ（少工程で実
現できるためその実用的効果は大きい。
現できるためその実用的効果は大きい。
第１図〜第３図は、各々本発明の半導体装置の断面図、
第４図は、従来の半導体装置の一例の断面構造図、第５
図榊〒←は、各々本発明の他の実施例の構造図並びに正
面図、第６図は本発明の他の実施例の断面構造図、第７
図および第８図は、各々本発明の半導体装置の製造方法
の一実施例示す製造工程断面図である。 １・・・・・・第１導電型半導体基板、２・・・・・・
絶縁膜、３・・・・・・配線材料Ｌ ４・・・・・・
配線材料Ｌ２．５・・・・・・ｌ ＋ 配線材料Ｌ ６・・・・・・ゲート電極材料ｇ１．７
・・・・・・ゲート電極材料ｇ２．８・・・・・・第２
導電型高濃度拡散層、９・・・・・・第２導電型低濃度
拡散層。 代理人の氏名 弁理士 粟野重孝 はか１名第１図 ２ 図 ！ ｔｈａｔ型奉＋１体幕征 ３−配線材Ｆｌ−Ｌ＋ ４− 配＃Ｊ打 科し２ ５− ｒ縄材料Ｌ３ 第 図 乙 第 図 第 図 第 図
第４図は、従来の半導体装置の一例の断面構造図、第５
図榊〒←は、各々本発明の他の実施例の構造図並びに正
面図、第６図は本発明の他の実施例の断面構造図、第７
図および第８図は、各々本発明の半導体装置の製造方法
の一実施例示す製造工程断面図である。 １・・・・・・第１導電型半導体基板、２・・・・・・
絶縁膜、３・・・・・・配線材料Ｌ ４・・・・・・
配線材料Ｌ２．５・・・・・・ｌ ＋ 配線材料Ｌ ６・・・・・・ゲート電極材料ｇ１．７
・・・・・・ゲート電極材料ｇ２．８・・・・・・第２
導電型高濃度拡散層、９・・・・・・第２導電型低濃度
拡散層。 代理人の氏名 弁理士 粟野重孝 はか１名第１図 ２ 図 ！ ｔｈａｔ型奉＋１体幕征 ３−配線材Ｆｌ−Ｌ＋ ４− 配＃Ｊ打 科し２ ５− ｒ縄材料Ｌ３ 第 図 乙 第 図 第 図 第 図
Claims (7)
- （１）第一導電型半導体基板上の絶縁膜を介して選択的
に形成された配線材料Ｌ＿１と、この配線材料Ｌ＿１の
側面に接しかつ前記絶縁膜上に、前記配線材料Ｌ＿１と
仕事関数及び抵抗率の異なる少なくとも一種類以上の配
線材料Ｌ＿２を形成されてなることを特徴とする半導体
装置。 - （２）ゲート電極材料ｇ＿１の端部がゲート絶縁膜を介
して第一導電型半導体基板の一主面に形成された低濃度
第二導電型のソース・ドレイン拡散層に達し、前記ゲー
ト電極材料ｇ＿１の側面に接し且つ前記ゲート絶縁膜上
に仕事関数及び抵抗率の異なる少なくとも一種類以上の
ゲート電極材料ｇ＿２を持つことを特徴とする半導体装
置。 - （３）ゲート電極材料ｇ＿１が半導体基板内に形成され
たところの素子分離領域と素子領域の界面付近の素子領
域上では細く形成され、前記素子領域では前記ゲート電
極材料ｇ＿１を太く形成し、かつゲート電極材料ｇ＿１
の側面に接し基板上の絶縁膜の絶縁膜上に仕事関数およ
び抵抗率の異なるすくなくとも一種類以上の他のゲート
電極材料ｇ＿２を持つことを特徴とする特許請求の範囲
第２項記載の半導体装置。 - （４）第一導電型半導体基板の一主面の素子分離領域に
形成された素子分離用絶縁膜と、前記第一導電型半導体
基板上に形成されたゲート絶縁膜とを有し、前記第一導
電型半導体基板上の一主面上に前記ゲート絶縁膜を介し
て前記素子分離領域に近接した素子領域端のみ、前記素
子分離用絶縁膜に接して形成された少なくとも一種類以
上のゲート電極材料ｇ＿２を有し、前記ゲート電極材料
ｇ＿２に接し且つ前記ゲート絶縁膜及び素子分離絶縁膜
上に形成させた前記ゲート電極材料ｇ＿２とは異なるゲ
ート電極材料ｇ＿１を持つことを特徴とする半導体装置
。 - （５）ゲート電極材料ｇ＿２の仕事関数が、第一導電型
半導体基板がＰ型のときはゲート電極材料ｇ＿１より大
きく、前記第一導電型半導体基板がＮ型のときは前記ゲ
ート電器材料ｇ＿１より小さくなるように構成したこと
を特徴とする特許請求の範囲第４項に記載の半導体装置
。 - （６）半導体基板上の絶縁膜を介して形成された配線材
料Ｌ＿１を有する領域上にこの配線材料Ｌ＿１と仕事関
数または抵抗率の異なる配線材料Ｌ＿２を堆積させる工
程と、垂直方向に強い異方性のあるエッチング法により
、前記配線材料Ｌ＿２をエッチング前記配線材料Ｌ＿１
の側面領域に前記配線材料Ｌ＿２を残留させる工程とを
備えたことを特徴とする半導体装置の製造方法。 - （７）半導体基板上に形成された素子分領域上３の絶縁
膜凸部を有する領域上に、ゲート電極材料ｇ＿２を堆積
させる工程と、垂直方向に強い異方性のあるエッチング
法により前記ゲート電極材料ｇ＿２をエッチングし、前
記絶縁膜凸部の側面領域に前記ゲート電極材料ｇ＿２を
残留させた後、ゲート電極材料ｇ＿１を前記絶縁膜凸部
を有する領域上に堆積させ、前記ゲート電極材料ｇ＿１
上に、除去用マスクを形成し、前記ゲート電極材料ｇ＿
１と前記ゲート電極材料ｇ＿２を前記除去用マスクによ
り選択エッチングする工程を備えたことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185951A JP2506963B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185951A JP2506963B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235776A true JPH0235776A (ja) | 1990-02-06 |
| JP2506963B2 JP2506963B2 (ja) | 1996-06-12 |
Family
ID=16179732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185951A Expired - Lifetime JP2506963B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506963B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623161A (en) * | 1994-05-20 | 1997-04-22 | Frontec, Incorporated | Electronic element and method of producing same |
| JP2013514663A (ja) * | 2009-12-23 | 2013-04-25 | インテル コーポレイション | デュアル仕事関数ゲート構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241974A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6273668A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-07-26 JP JP63185951A patent/JP2506963B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241974A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6273668A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623161A (en) * | 1994-05-20 | 1997-04-22 | Frontec, Incorporated | Electronic element and method of producing same |
| JP2013514663A (ja) * | 2009-12-23 | 2013-04-25 | インテル コーポレイション | デュアル仕事関数ゲート構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2506963B2 (ja) | 1996-06-12 |
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