JP2003037263A - 横タイプｍｏｓトランジスタ - Google Patents
横タイプｍｏｓトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
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Abstract
(57)【要約】
【課題】 ソースとドレインへのアクセス抵抗を減少し
た横タイプの中程度のパワー用のＭＯＳトランジスタを
提供する。 【解決手段】 ＭＯＳパワートランジスタは第１導電型
のエピタキシャル層に形成される。ＭＯＳパワートラン
ジスタは第１導電型の重くドープした基板の前表面に形
成され、チャネルにより分離される第２導電型のドレイ
ンとソースの交互配列と、ソース指とドレイン指を覆う
導電指と、全てのドレイン金属指を接続し、ソース−ド
レイン構造の全体をカバーする第２金属層とをふくむ。
各ソース指は、エピタキシャル層と対応するソース指に
接触する、第１導電型の重くドープされた領域をふく
み、基板の裏面はソースメタライゼーションで被覆され
る。
た横タイプの中程度のパワー用のＭＯＳトランジスタを
提供する。 【解決手段】 ＭＯＳパワートランジスタは第１導電型
のエピタキシャル層に形成される。ＭＯＳパワートラン
ジスタは第１導電型の重くドープした基板の前表面に形
成され、チャネルにより分離される第２導電型のドレイ
ンとソースの交互配列と、ソース指とドレイン指を覆う
導電指と、全てのドレイン金属指を接続し、ソース−ド
レイン構造の全体をカバーする第２金属層とをふくむ。
各ソース指は、エピタキシャル層と対応するソース指に
接触する、第１導電型の重くドープされた領域をふく
み、基板の裏面はソースメタライゼーションで被覆され
る。
Description
【０００１】
【発明の属する技術分野】本発明は中程度のパワーのＭ
ＯＳトランジスタに関する。
ＯＳトランジスタに関する。
【０００２】
【従来の技術】中程度のパワーのＭＯＳトランジスタの
分野では、ソースが前表面にありドレインが裏表面にあ
る垂直タイプ構造と、ソースとドレインが前表面にある
横タイプ構造が知られている。一般に、スイッチングさ
れる電流が比較的大きいときは、垂直タイプのトランジ
スタが好ましく、アクセス抵抗を小さくすることができ
る。
分野では、ソースが前表面にありドレインが裏表面にあ
る垂直タイプ構造と、ソースとドレインが前表面にある
横タイプ構造が知られている。一般に、スイッチングさ
れる電流が比較的大きいときは、垂直タイプのトランジ
スタが好ましく、アクセス抵抗を小さくすることができ
る。
【０００３】実際、後に述べるように、横タイプ構造は
ソース、ドレインにアクセスするメタライゼーションの
抵抗に関連する問題を有する。
ソース、ドレインにアクセスするメタライゼーションの
抵抗に関連する問題を有する。
【０００４】しかし、横構造は製造が容易で技術的に簡
単である。
単である。
【０００５】図１Ａと図１Ｂは従来の横タイプのＰチャ
ネルＭＯＳトランジスタの断面と上面を示す。図１Ａは
図１ＢのＡ−Ａ断面である。半導体素子の分野で通常の
ごとく各図の寸法は実際の寸法の関係を示すものではな
い。
ネルＭＯＳトランジスタの断面と上面を示す。図１Ａは
図１ＢのＡ−Ａ断面である。半導体素子の分野で通常の
ごとく各図の寸法は実際の寸法の関係を示すものではな
い。
【０００６】図１Ａと図１ＢのＰチャネルＭＯＳトラン
ジスタはＮ型半導体基板１の単結晶Ｎ＋シリコンウェハ
ーの上のエピタキシャル層に形成される。この基板の上
に薄い絶縁層４で基板から分離されたゲート指３が形成
される。通常、ゲート指はポリシリコンで作られゲート
絶縁物は酸化シリコンである。ゲート指は相互接続され
ゲート端子に接続される（図示なし）。ゲート指は酸化
シリコンの絶縁層５で被覆される。ゲート指は基板１に
重くドープしたＰ型領域を形成する際にマスクとして利
用される。これらのＰ型領域は交互にソース指Ｓとドレ
イン指Ｄに対応する。各ソース指とドレイン指は金属指
７、８で被覆される。金属指は第１メタライゼーション
層でエッチングされる。この構造は絶縁層９でカバーさ
れ、開口がもうけられて、ソースメタライゼーション１
１とソース金属指７の接続、及びドレインメタライゼー
ション１２とドレイン金属指８の接続が行われる。ソー
スとドレインのメタライゼーションは第２メタライゼー
ション層でエッチングされる。図１Ａの断面ではドレイ
ンメタライゼーション１２のみを図示する。
ジスタはＮ型半導体基板１の単結晶Ｎ＋シリコンウェハ
ーの上のエピタキシャル層に形成される。この基板の上
に薄い絶縁層４で基板から分離されたゲート指３が形成
される。通常、ゲート指はポリシリコンで作られゲート
絶縁物は酸化シリコンである。ゲート指は相互接続され
ゲート端子に接続される（図示なし）。ゲート指は酸化
シリコンの絶縁層５で被覆される。ゲート指は基板１に
重くドープしたＰ型領域を形成する際にマスクとして利
用される。これらのＰ型領域は交互にソース指Ｓとドレ
イン指Ｄに対応する。各ソース指とドレイン指は金属指
７、８で被覆される。金属指は第１メタライゼーション
層でエッチングされる。この構造は絶縁層９でカバーさ
れ、開口がもうけられて、ソースメタライゼーション１
１とソース金属指７の接続、及びドレインメタライゼー
ション１２とドレイン金属指８の接続が行われる。ソー
スとドレインのメタライゼーションは第２メタライゼー
ション層でエッチングされる。図１Ａの断面ではドレイ
ンメタライゼーション１２のみを図示する。
【０００７】図１Ｂの上面図で、ソースメタライゼーシ
ョン１１がソース指８の延長と接触して示される。ドレ
インメタライゼーションは全てのソース指とドレイン指
を覆い、ドレイン指と接触する。第１及び第２メタライ
ゼーション層の接触エリアは図１Ｂで×印の四角形で示
される。第２メタライゼーションのための形状にかかわ
らず、ドレイン指とソース指に対し、第２メタライゼー
ション層の接触と各指の終端との間に第１メタライゼー
ション層のある長さが存在し、この長さがアクセス抵抗
に対応する。
ョン１１がソース指８の延長と接触して示される。ドレ
インメタライゼーションは全てのソース指とドレイン指
を覆い、ドレイン指と接触する。第１及び第２メタライ
ゼーション層の接触エリアは図１Ｂで×印の四角形で示
される。第２メタライゼーションのための形状にかかわ
らず、ドレイン指とソース指に対し、第２メタライゼー
ション層の接触と各指の終端との間に第１メタライゼー
ション層のある長さが存在し、この長さがアクセス抵抗
に対応する。
【０００８】本発明はこのアクセス抵抗とその値を考慮
に入れる。ドレイン指とソース指の幅が１ｍｍで相互に
１ｍｍだけ離れていると仮定すると、１ｍｍの辺の四角
形に対しほぼ２５０のソース指と２５０のドレイン指が
存在する。そして第１金属層がスクエア当り６０ｍΩの
シート抵抗をもつと仮定すると、１ｍｍの長さで１ｍｍ
の幅のストリップは６０Ωの抵抗をもつ。２５０指を有
する１ｍｍ辺の四角形に対し、抵抗は６０／２５０Ω又
は２４０ｍΩ、換言すると２４０ｍΩ・ｍｍ2となる。
現在の技術では、５０ｍΩ・ｍｍ2のオーダの実際のチ
ャネルエリアのオン状態の抵抗よりも大きい。
に入れる。ドレイン指とソース指の幅が１ｍｍで相互に
１ｍｍだけ離れていると仮定すると、１ｍｍの辺の四角
形に対しほぼ２５０のソース指と２５０のドレイン指が
存在する。そして第１金属層がスクエア当り６０ｍΩの
シート抵抗をもつと仮定すると、１ｍｍの長さで１ｍｍ
の幅のストリップは６０Ωの抵抗をもつ。２５０指を有
する１ｍｍ辺の四角形に対し、抵抗は６０／２５０Ω又
は２４０ｍΩ、換言すると２４０ｍΩ・ｍｍ2となる。
現在の技術では、５０ｍΩ・ｍｍ2のオーダの実際のチ
ャネルエリアのオン状態の抵抗よりも大きい。
【０００９】図１Ｂの構造の例では、このメタル抵抗は
ソース指に起因する。しかし、メタライゼーション層と
ドレイン指の接触は満足できる。
ソース指に起因する。しかし、メタライゼーション層と
ドレイン指の接触は満足できる。
【００１０】
【発明が解決しようとする課題】本発明の目的はドレイ
ンとソースへのアクセス抵抗を減少させた横タイプの中
程度パワーのＭＯＳトランジスタを提供することにあ
る。
ンとソースへのアクセス抵抗を減少させた横タイプの中
程度パワーのＭＯＳトランジスタを提供することにあ
る。
【００１１】本発明のより特定された目的はＰチャネル
タイプの上記トランジスタを提供することにある。
タイプの上記トランジスタを提供することにある。
【００１２】
【課題を解決するための手段】本発明は多指横タイプＭ
ＯＳトランジスタのアクセス抵抗を減少させるものであ
る。
ＯＳトランジスタのアクセス抵抗を減少させるものであ
る。
【００１３】この目的を達成するための本発明の特徴
は、第１導電型の重くドープされた基板の前表面にもう
けられる第１導電型のエピタキシャル層の中に形成さ
れ、前記エピタキシャル層の中に形成可能なチャネルに
より分離される第２導電型のドレイン指とソース指の交
互配列と、該ソース指とドレイン指を覆う導電指と、全
てのドレイン指を結合しソース−ドレイン構造の全体を
ほぼ覆う第２金属層とを有し、各ソース指は前記エピタ
キシャル層と対応するソース指に接触する第１導電型の
重くドープされた領域をふくみ、前記基板の裏面はソー
スメタライゼーションで被覆されるＭＯＳパワートラン
ジスタにある。
は、第１導電型の重くドープされた基板の前表面にもう
けられる第１導電型のエピタキシャル層の中に形成さ
れ、前記エピタキシャル層の中に形成可能なチャネルに
より分離される第２導電型のドレイン指とソース指の交
互配列と、該ソース指とドレイン指を覆う導電指と、全
てのドレイン指を結合しソース−ドレイン構造の全体を
ほぼ覆う第２金属層とを有し、各ソース指は前記エピタ
キシャル層と対応するソース指に接触する第１導電型の
重くドープされた領域をふくみ、前記基板の裏面はソー
スメタライゼーションで被覆されるＭＯＳパワートラン
ジスタにある。
【００１４】本発明の実施例によると、各ソース指の第
１導電型の重くドープされた前記領域はソース指の全長
にわたってのびる。
１導電型の重くドープされた前記領域はソース指の全長
にわたってのびる。
【００１５】本発明の実施例によると、各ソース指の第
１導電型の重くドープされた前記領域はソース指の長さ
の選択された領域にわたってのびる。
１導電型の重くドープされた前記領域はソース指の長さ
の選択された領域にわたってのびる。
【００１６】本発明の利点のひとつは、特にＰチャネル
ＭＯＳトランジスタの場合、本発明による構造が既存の
製造技術及び現在使われている基板（Ｎ＋基板の上のＮ
タイプエピタキシャル層）と互換性があることである。
ＭＯＳトランジスタの場合、本発明による構造が既存の
製造技術及び現在使われている基板（Ｎ＋基板の上のＮ
タイプエピタキシャル層）と互換性があることである。
【００１７】
【発明の実施の形態】図１Ａと図２Ａは、各々、図１Ｂ
と図２ＢのＡ−Ａ断面図である。
と図２ＢのＡ−Ａ断面図である。
【００１８】半導体の表記の通常のように各図は実際の
寸法の関係を正しくあらわしていない。
寸法の関係を正しくあらわしていない。
【００１９】図２Ａと図２Ｂにおいて、横タイプのＰチ
ャネルＭＯＳトランジスタはＮ＋タイプの基板２２の上
のＮ型エピタキシャル層２１に形成される。トランジス
タは、薄い絶縁体２４の上に形成され絶縁層２５で囲ま
れ、相互接続されたゲート指２３をふくむ。エピタキシ
ャル層の中で、ゲート指の間に、重くドープされたＰ型
領域が、ドレイン指Ｄとソース指Ｓに対応して交互にも
うけられる。各ソース指Ｓは、実際のソース指を形成す
る重くドープしたＰ型領域２６と、１又は複数の、基板
に接触するＮ型領域２７とをふくむ。領域２７はソース
指２６のほぼ中央に位置し、各ソース指の全長にわたっ
て連続であるか、又は指の中に局部的に存在する。
ャネルＭＯＳトランジスタはＮ＋タイプの基板２２の上
のＮ型エピタキシャル層２１に形成される。トランジス
タは、薄い絶縁体２４の上に形成され絶縁層２５で囲ま
れ、相互接続されたゲート指２３をふくむ。エピタキシ
ャル層の中で、ゲート指の間に、重くドープされたＰ型
領域が、ドレイン指Ｄとソース指Ｓに対応して交互にも
うけられる。各ソース指Ｓは、実際のソース指を形成す
る重くドープしたＰ型領域２６と、１又は複数の、基板
に接触するＮ型領域２７とをふくむ。領域２７はソース
指２６のほぼ中央に位置し、各ソース指の全長にわたっ
て連続であるか、又は指の中に局部的に存在する。
【００２０】ソース金属指２８はソース指の上に形成さ
れ、実際のＰ型ソース領域２６と反対の導電型にドープ
された領域２７に接触する。ドレイン金属指２９はドレ
イン指の上にもうけられる。金属指２８と２９は第１メ
タライゼーション層からエッチングされる。ソース金属
指２８は外部接続を有さず、領域２６と２７を接続する
ためにのみ用いられる。絶縁層３０が構造体の上に付着
され、上部メタライゼーション３２は全てのドレイン金
属指２９と接触する。
れ、実際のＰ型ソース領域２６と反対の導電型にドープ
された領域２７に接触する。ドレイン金属指２９はドレ
イン指の上にもうけられる。金属指２８と２９は第１メ
タライゼーション層からエッチングされる。ソース金属
指２８は外部接続を有さず、領域２６と２７を接続する
ためにのみ用いられる。絶縁層３０が構造体の上に付着
され、上部メタライゼーション３２は全てのドレイン金
属指２９と接触する。
【００２１】基板の裏面はメタライゼーション３３で覆
われ、ソースメタライゼーションを形成し、ソースに接
続される電圧、ＰチャネルＭＯＳトランジスタの場合に
は正電圧、に接続される。
われ、ソースメタライゼーションを形成し、ソースに接
続される電圧、ＰチャネルＭＯＳトランジスタの場合に
は正電圧、に接続される。
【００２２】従って、ＭＯＳトランジスタのゲート２３
が適当にバイアスされると、つまり、Ｐチャネルトラン
ジスタの場合には接地電圧にバイアスされると、ソース
メタライゼーション３３から、基板２２とエピタキシャ
ル層２１を介して、Ｎ＋領域２７に電流が流れる。金属
指２８を介して、電流が領域２６、トランジスタのチャ
ネル領域、ドレイン領域Ｄ、ドレイン金属指２９、ドレ
インメタライゼーション３２に流れる。
が適当にバイアスされると、つまり、Ｐチャネルトラン
ジスタの場合には接地電圧にバイアスされると、ソース
メタライゼーション３３から、基板２２とエピタキシャ
ル層２１を介して、Ｎ＋領域２７に電流が流れる。金属
指２８を介して、電流が領域２６、トランジスタのチャ
ネル領域、ドレイン領域Ｄ、ドレイン金属指２９、ドレ
インメタライゼーション３２に流れる。
【００２３】この構造で、ドレインにアクセスする抵抗
は図１Ａと図１Ｂの場合と同じ程度に小さい。しかし、
ソースにアクセスする抵抗は図１Ａと図１Ｂの場合に比
べて非常に小さい。実際、厚さが３ｍｍのオーダーでド
ーピングレベルが４×１０16ａｔｏｍｓ/ｃｍ3のエピタ
キシャル層に対して、ウェハー２２と領域２７の間の抵
抗として１５ｍΩ・ｍｍ2が得られる。これは、従来の
図１Ａと図１Ｂの構造に比べて１/１６にすぎない。ソ
ースメタライゼーションからソース指への導通は垂直で
あるが、ＭＯＳトランジスタの動作は、チャネルに関し
て、ソース指とドレイン指の間の横タイプトランジスタ
の動作が保たれる。従って、本発明によるトランジスタ
は半垂直トランジスタと呼ばれる。
は図１Ａと図１Ｂの場合と同じ程度に小さい。しかし、
ソースにアクセスする抵抗は図１Ａと図１Ｂの場合に比
べて非常に小さい。実際、厚さが３ｍｍのオーダーでド
ーピングレベルが４×１０16ａｔｏｍｓ/ｃｍ3のエピタ
キシャル層に対して、ウェハー２２と領域２７の間の抵
抗として１５ｍΩ・ｍｍ2が得られる。これは、従来の
図１Ａと図１Ｂの構造に比べて１/１６にすぎない。ソ
ースメタライゼーションからソース指への導通は垂直で
あるが、ＭＯＳトランジスタの動作は、チャネルに関し
て、ソース指とドレイン指の間の横タイプトランジスタ
の動作が保たれる。従って、本発明によるトランジスタ
は半垂直トランジスタと呼ばれる。
【００２４】本発明は当業者に容易な種々な変更、修
飾、改良が可能で、特にソース指とドレイン指の形成に
は任意の既知の技術を利用することができる。例えば、
スペーサをもった構造によりＬＤＤタイプのドレインを
得ることができる。
飾、改良が可能で、特にソース指とドレイン指の形成に
は任意の既知の技術を利用することができる。例えば、
スペーサをもった構造によりＬＤＤタイプのドレインを
得ることができる。
【００２５】Ｎチャネルトランジスタを構成するために
は、導電型を全て反転させればよい。
は、導電型を全て反転させればよい。
【００２６】各ソース指２６の中のＮ＋領域２７は、こ
れらの指のＰ＋領域２６よりも深くてもよい。従って、
好ましくは、Ｐ＋領域２６はＮ＋領域２７の後に形成し
てこれらに対するアニールを減少することができる。
れらの指のＰ＋領域２６よりも深くてもよい。従って、
好ましくは、Ｐ＋領域２６はＮ＋領域２７の後に形成し
てこれらに対するアニールを減少することができる。
【００２７】上述の変更、修飾、改良は本開示の一部で
あり、本発明の範囲内である。従って、上述の記述は単
なる実施例であり、特許請求の範囲及びその均等物を限
定するものではない。
あり、本発明の範囲内である。従って、上述の記述は単
なる実施例であり、特許請求の範囲及びその均等物を限
定するものではない。
【図１Ａ】従来の横タイプＭＯＳトランジスタの断面図
である。
である。
【図１Ｂ】従来の横タイプＭＯＳトランジスタの上面図
である。
である。
【図２Ａ】本発明によるＭＯＳトランジスタの断面図で
ある。
ある。
【図２Ｂ】本発明によるＭＯＳトランジスタの上面図で
ある。
ある。
１ 基板
３ ゲート
４ 絶縁層
５ 絶縁層
７,８ 金属指
９ 絶縁層
１1,１２ メタライゼーション
２１ エピタキシャル層
２２ 基板
２３ ゲート
２４ 絶縁層
２５ 絶縁層
２６ Ｐ型領域
２７ Ｎ型領域
２８ ソース金属
２９ ドレイン金属
３０ 絶縁層
３２ 上部メタライゼーション
３３ ソースメタライゼーション
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ロザリア ジェルマーナ
フランス国， 13790 ルーセット， ア
ヴニュ ドゥ ラ ポスト， ８番地
Ｆターム(参考） 5F140 AA30 AC01 AC09 BA16 BF53
BH03 BH15 BH30 BH43 BJ25
CA06
Claims (3)
- 【請求項１】 第１導電型の重くドープされた基板の前
表面にもうけられる第１導電型のエピタキシャル層（２
１）の中に形成され、前記エピタキシャル層の中に形成
可能なチャネルにより分離される第２導電型のドレイン
指（Ｄ）とソース指（Ｓ）の交互配列と、該ソース指と
ドレイン指を覆う導電指（２８,２９）と、全てのドレ
イン指を結合しソース−ドレイン構造の全体をほぼ覆う
第２金属層（３２）とを有し、 各ソース指（２６）は前記エピタキシャル層（２１）と
対応するソース指（２８）に接触する第１導電型の重く
ドープされた領域（２７）をふくみ、 前記基板の裏面はソースメタライゼーション（３３）で
被覆される、ことを特徴とするＭＯＳパワートランジス
タ。 - 【請求項２】 各ソース指の第１導電型の重くドープさ
れた前記領域（２７）はソース指の全長にわたってのび
る請求項１記載のＭＯＳパワートランジスタ。 - 【請求項３】 各ソース指の第１導電型の重くドープさ
れた前記領域（２７）はソース指の長さの選択された領
域にわたってのびる請求項１記載のＭＯＳパワートラン
ジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0107870 | 2001-06-15 | ||
| FR0107870A FR2826183A1 (fr) | 2001-06-15 | 2001-06-15 | Transistor mos de puissance lateral |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037263A true JP2003037263A (ja) | 2003-02-07 |
Family
ID=8864366
Family Applications (1)
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