JP3136885B2 - パワーｍｏｓｆｅｔ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Description
【０００１】
【産業上の利用分野】本発明は、横型のパワーＭＯＳＦ
ＥＴ（以下、ＬＤＭＯＳと略記する）に関するもので、
特にオン抵抗を低減する技術に関するものである。
ＥＴ（以下、ＬＤＭＯＳと略記する）に関するもので、
特にオン抵抗を低減する技術に関するものである。
【０００２】
【従来の技術】図１３は、従来の一般的なＬＤＭＯＳの
断面図である。なお、ソース電極１２とドレイン電極１
３の部分は斜視図状に示している。図１３において、Ｐ
型基板１の一主面内にＮ+型埋め込み層２が形成されて
おり、Ｐ型基板１の一主面上にＰ型エピタキシャル層３
が形成されている。Ｐ型エピタキシャル層３内にＮ型ド
レイン領域４が形成されている。Ｎ型ドレイン領域４内
にはＰ型ベース領域５および高濃度Ｎ+型ドレイン取り
出し領域７が形成され、かつ高濃度Ｎ+型ドレイン取り
出し領域７はＮ+型埋め込み層２に到達して形成されて
いる。Ｐ型ベース領域５内には高濃度Ｎ+型ソース領域
６が形成されており、隣合ったＰ型ベース領域５間のＮ
型ドレイン領域４の上と、Ｐ型ベース領域５の一部の上
には、ゲート絶縁膜９を介してゲート電極１０が形成さ
れている。また、高濃度Ｎ+型ドレイン取り出し領域７
内には高濃度Ｎ+型ドレイン領域８が形成されている。
そして、第一層層間絶縁膜１１によってゲート電極１０
と絶縁され、高濃度Ｎ+型ソース領域６に接続されたソ
ース電極１２と、第一層層間絶縁膜１１によってゲート
電極１０と絶縁され、高濃度Ｎ+型ドレイン領域８に接
続されたドレイン電極１３が形成されている。図１３の
装置において、ドレイン電極１３とソース電極１２との
間に電圧が印加された状態で、ゲート電極１０に電圧が
印加されると、電流は高濃度Ｎ+型ドレイン領域８から
高濃度Ｎ+型ドレイン取り出し領域７を通り、Ｎ+型埋め
込み層２を経由してＮ型ドレイン領域４を縦方向に流
れ、Ｐ型ベース領域５のチャネル領域を通って高濃度Ｎ
+型ソース領域６へと流れる。この従来例においては、
ソース電極１２、ゲート電極１０、ドレイン電極１３の
各電極が半導体基板の同一主面上にあるので、複数の出
力トランジスタを１チップ化できるという効果がある。
断面図である。なお、ソース電極１２とドレイン電極１
３の部分は斜視図状に示している。図１３において、Ｐ
型基板１の一主面内にＮ+型埋め込み層２が形成されて
おり、Ｐ型基板１の一主面上にＰ型エピタキシャル層３
が形成されている。Ｐ型エピタキシャル層３内にＮ型ド
レイン領域４が形成されている。Ｎ型ドレイン領域４内
にはＰ型ベース領域５および高濃度Ｎ+型ドレイン取り
出し領域７が形成され、かつ高濃度Ｎ+型ドレイン取り
出し領域７はＮ+型埋め込み層２に到達して形成されて
いる。Ｐ型ベース領域５内には高濃度Ｎ+型ソース領域
６が形成されており、隣合ったＰ型ベース領域５間のＮ
型ドレイン領域４の上と、Ｐ型ベース領域５の一部の上
には、ゲート絶縁膜９を介してゲート電極１０が形成さ
れている。また、高濃度Ｎ+型ドレイン取り出し領域７
内には高濃度Ｎ+型ドレイン領域８が形成されている。
そして、第一層層間絶縁膜１１によってゲート電極１０
と絶縁され、高濃度Ｎ+型ソース領域６に接続されたソ
ース電極１２と、第一層層間絶縁膜１１によってゲート
電極１０と絶縁され、高濃度Ｎ+型ドレイン領域８に接
続されたドレイン電極１３が形成されている。図１３の
装置において、ドレイン電極１３とソース電極１２との
間に電圧が印加された状態で、ゲート電極１０に電圧が
印加されると、電流は高濃度Ｎ+型ドレイン領域８から
高濃度Ｎ+型ドレイン取り出し領域７を通り、Ｎ+型埋め
込み層２を経由してＮ型ドレイン領域４を縦方向に流
れ、Ｐ型ベース領域５のチャネル領域を通って高濃度Ｎ
+型ソース領域６へと流れる。この従来例においては、
ソース電極１２、ゲート電極１０、ドレイン電極１３の
各電極が半導体基板の同一主面上にあるので、複数の出
力トランジスタを１チップ化できるという効果がある。
【０００３】次に、図１４は、他の従来例であり、本出
願人による先行出願（特願平２−５７５７８号：特開平
３−２５７９６９号）に記載のものである。図１４にお
いて、（ａ）は断面図、（ｂ）は平面図である。図１４
において、Ｐ型基板１の一主面内にＮ+型埋め込み層２
が形成されており、該Ｐ型基板１の一主面上にＰ型エピ
タキシャル層３が形成されている。該Ｐ型エピタキシャ
ル層３内にＮ型ドレイン領域４が形成されている。該Ｎ
型ドレイン領域４内にＰ型ベース領域５および高濃度Ｎ
+型ドレイン領域８が形成されている。該Ｐ型ベース領
域５内には高濃度Ｎ+型ソース領域６が形成されてお
り、隣合ったＰ型ベース領域５間のＮ型ドレイン領域４
の上と、Ｐ型ベース領域５の一部の上には、ゲート絶縁
膜９を介してゲート電極１０が形成されている。そし
て、第一層層間絶縁膜１１によりゲート電極１０と絶縁
されてソース電極１２およびドレイン電極１３が形成さ
れている。さらに、ソース電極１２と第二層層間絶縁膜
１４によって絶縁された第二層ドレイン電極１５が形成
されており、また、図１４（ｂ）の平面図に示すよう
に、ソースセル領域Ｓがドレインセル領域Ｄの回りに６
角形状に配置されている。この従来例においては、ソー
ス電極１２とドレイン電極１３を二層構造とすることに
より、ソース開口部とドレイン開口部をセル形状に形成
することができ、かつ６角形状配置を採用しているので
素子の高集積化が可能であり、オン抵抗を低減できると
いう効果がある。
願人による先行出願（特願平２−５７５７８号：特開平
３−２５７９６９号）に記載のものである。図１４にお
いて、（ａ）は断面図、（ｂ）は平面図である。図１４
において、Ｐ型基板１の一主面内にＮ+型埋め込み層２
が形成されており、該Ｐ型基板１の一主面上にＰ型エピ
タキシャル層３が形成されている。該Ｐ型エピタキシャ
ル層３内にＮ型ドレイン領域４が形成されている。該Ｎ
型ドレイン領域４内にＰ型ベース領域５および高濃度Ｎ
+型ドレイン領域８が形成されている。該Ｐ型ベース領
域５内には高濃度Ｎ+型ソース領域６が形成されてお
り、隣合ったＰ型ベース領域５間のＮ型ドレイン領域４
の上と、Ｐ型ベース領域５の一部の上には、ゲート絶縁
膜９を介してゲート電極１０が形成されている。そし
て、第一層層間絶縁膜１１によりゲート電極１０と絶縁
されてソース電極１２およびドレイン電極１３が形成さ
れている。さらに、ソース電極１２と第二層層間絶縁膜
１４によって絶縁された第二層ドレイン電極１５が形成
されており、また、図１４（ｂ）の平面図に示すよう
に、ソースセル領域Ｓがドレインセル領域Ｄの回りに６
角形状に配置されている。この従来例においては、ソー
ス電極１２とドレイン電極１３を二層構造とすることに
より、ソース開口部とドレイン開口部をセル形状に形成
することができ、かつ６角形状配置を採用しているので
素子の高集積化が可能であり、オン抵抗を低減できると
いう効果がある。
【０００４】
【発明が解決しようとする課題】しかし、第１の従来例
においては、ドレイン電極１３をストライプ形状に形成
しているので配線抵抗が大きい。また、ドレイン取り出
し領域７から離れたソースセル領域においては、長い距
離を通ってＮ+型埋め込み層２中を電流が流れるので、
該埋め込み層の抵抗が大きく、オン抵抗の低減には限界
があった。また、第２の従来例においては、ソースセル
領域とドレインセル領域の個数比が２：１であり、チャ
ネル抵抗を低減させるのが困難であるため、オン抵抗を
低減させるのに限界があった。上記のように、従来のＬ
ＤＭＯＳにおいては、オン抵抗を低減させるのに限界が
あり、より一層のオン抵抗低減技術が求められていた。
本発明は、さらにオン抵抗を低減することのできるＬＤ
ＭＯＳを提供することを目的とする。
においては、ドレイン電極１３をストライプ形状に形成
しているので配線抵抗が大きい。また、ドレイン取り出
し領域７から離れたソースセル領域においては、長い距
離を通ってＮ+型埋め込み層２中を電流が流れるので、
該埋め込み層の抵抗が大きく、オン抵抗の低減には限界
があった。また、第２の従来例においては、ソースセル
領域とドレインセル領域の個数比が２：１であり、チャ
ネル抵抗を低減させるのが困難であるため、オン抵抗を
低減させるのに限界があった。上記のように、従来のＬ
ＤＭＯＳにおいては、オン抵抗を低減させるのに限界が
あり、より一層のオン抵抗低減技術が求められていた。
本発明は、さらにオン抵抗を低減することのできるＬＤ
ＭＯＳを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。まず、請求項１に記載の発明において
は、いわゆる横型のＭＯＳＦＥＴの構造を有するセルが
同一チップ上に複数個配置されたパワーＭＯＳＦＥＴに
おいて、ソース電極とドレイン電極が上下に重なった部
分を有する、いわゆる２層配線構造を有し、半導体基体
領域の第一主面側とは反対側の第二主面側に形成された
低抵抗領域と、該低抵抗領域とドレイン電極とを低抵抗
で導通させる導通領域と、を有し、上記セルの平面的な
配置パタンは、ゲート電極に設けられたソース開口部に
対応するソースセル領域とドレイン開口部に対応するド
レインセル領域とが規則的に所定のピッチで配置されて
おり、一つのセルを形成する複数個のソースセル領域の
中央部に１個のドレインセル領域が配置され、かつ、一
つのセルのドレインセル領域と他のセルのドレインセル
領域との間にソースセル領域が２列以上設けられるよう
に構成している。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。まず、請求項１に記載の発明において
は、いわゆる横型のＭＯＳＦＥＴの構造を有するセルが
同一チップ上に複数個配置されたパワーＭＯＳＦＥＴに
おいて、ソース電極とドレイン電極が上下に重なった部
分を有する、いわゆる２層配線構造を有し、半導体基体
領域の第一主面側とは反対側の第二主面側に形成された
低抵抗領域と、該低抵抗領域とドレイン電極とを低抵抗
で導通させる導通領域と、を有し、上記セルの平面的な
配置パタンは、ゲート電極に設けられたソース開口部に
対応するソースセル領域とドレイン開口部に対応するド
レインセル領域とが規則的に所定のピッチで配置されて
おり、一つのセルを形成する複数個のソースセル領域の
中央部に１個のドレインセル領域が配置され、かつ、一
つのセルのドレインセル領域と他のセルのドレインセル
領域との間にソースセル領域が２列以上設けられるよう
に構成している。
【０００６】次に、請求項２に記載の発明においては、
請求項１において、低抵抗領域を、高濃度の第１導電型
の埋め込み層で形成したものである。なお、この構成
は、例えば後記図１または図９の実施例に相当する。次
に、請求項３に記載の発明においては、請求項１におい
て、低抵抗領域を、低抵抗シリサイド層で形成したもの
である。なお、この構成は、例えば後記図８の実施例に
相当する。次に、請求項４に記載の発明においては、請
求項１乃至請求項３のいずれかにおいて、導通領域を、
拡散によって設けた高濃度の第１導電型の取り出し領域
で形成したものである。なお、この構成は、例えば後記
図１または図８の実施例に相当する。次に、請求項５に
記載の発明においては、請求項１乃至請求項３のいずれ
かににおいて、導通領域を、トレンチの中に低抵抗材料
を設けた低抵抗導電層で形成したものである。なお、こ
の構成は、例えば後記図９の実施例に相当する。
請求項１において、低抵抗領域を、高濃度の第１導電型
の埋め込み層で形成したものである。なお、この構成
は、例えば後記図１または図９の実施例に相当する。次
に、請求項３に記載の発明においては、請求項１におい
て、低抵抗領域を、低抵抗シリサイド層で形成したもの
である。なお、この構成は、例えば後記図８の実施例に
相当する。次に、請求項４に記載の発明においては、請
求項１乃至請求項３のいずれかにおいて、導通領域を、
拡散によって設けた高濃度の第１導電型の取り出し領域
で形成したものである。なお、この構成は、例えば後記
図１または図８の実施例に相当する。次に、請求項５に
記載の発明においては、請求項１乃至請求項３のいずれ
かににおいて、導通領域を、トレンチの中に低抵抗材料
を設けた低抵抗導電層で形成したものである。なお、こ
の構成は、例えば後記図９の実施例に相当する。
【０００７】次に、請求項６に記載の発明においては、
請求項１乃至請求項５のいずれかににおいて、セルの配
置パタンを、所定間隔でメッシュ状に配列された複数個
のソースセル領域のうち、少なくとも間に２列のソース
セル領域を隔てた所定間隔の位置にある複数個のソース
セル領域の範囲をドレインセル領域に置換したパタンに
したものである。なお、この構成は、例えば後記図１ま
たは図２の実施例に相当する。次に、請求項７に記載の
発明においては、請求項１乃至請求項５のいずれかにに
おいて、上記セルの配置パタンを、一つのセルを形成す
る複数のソースセル領域が正多角形の各頂点に配置さ
れ、上記正多角形の中心部分に一回り小さな同じ正多角
形の１個のドレインセル領域が設けられるように構成し
たものである。なお、この構成は、例えば後記図１０の
実施例に相当する。次に、請求項８に記載の発明におい
ては、請求項１乃至請求項５のいずれかににおいて、上
記セルの配置パタンを、一つのセルを形成する複数のソ
ースセル領域が正多角形の各頂点に配置され、上記正多
角形の中心部分に一回り小さな同じ正多角形の１個のド
レインセル領域が設けられ、さらに上記各ソースセル領
域で形成した正多角形の外側に、一回り大きな同じ正多
角形の各頂点にそれぞれソースセル領域を配置するよう
に構成したものである。なお、この構成は、例えば後記
図１１の実施例に相当する。次に、請求項９に記載に発
明においては、請求項１乃至請求項５のいずれかににお
いて、上記セルの配置パタンを、一つのセルを形成する
複数のソースセル領域が正多角形の各頂点と各辺の中心
位置とに配置され、その中心部分に一回り小さな同じ正
多角形のドレインセル領域が設けられるように構成した
ものである。なお、この構成は、例えば後記図１２の実
施例に相当する。
請求項１乃至請求項５のいずれかににおいて、セルの配
置パタンを、所定間隔でメッシュ状に配列された複数個
のソースセル領域のうち、少なくとも間に２列のソース
セル領域を隔てた所定間隔の位置にある複数個のソース
セル領域の範囲をドレインセル領域に置換したパタンに
したものである。なお、この構成は、例えば後記図１ま
たは図２の実施例に相当する。次に、請求項７に記載の
発明においては、請求項１乃至請求項５のいずれかにに
おいて、上記セルの配置パタンを、一つのセルを形成す
る複数のソースセル領域が正多角形の各頂点に配置さ
れ、上記正多角形の中心部分に一回り小さな同じ正多角
形の１個のドレインセル領域が設けられるように構成し
たものである。なお、この構成は、例えば後記図１０の
実施例に相当する。次に、請求項８に記載の発明におい
ては、請求項１乃至請求項５のいずれかににおいて、上
記セルの配置パタンを、一つのセルを形成する複数のソ
ースセル領域が正多角形の各頂点に配置され、上記正多
角形の中心部分に一回り小さな同じ正多角形の１個のド
レインセル領域が設けられ、さらに上記各ソースセル領
域で形成した正多角形の外側に、一回り大きな同じ正多
角形の各頂点にそれぞれソースセル領域を配置するよう
に構成したものである。なお、この構成は、例えば後記
図１１の実施例に相当する。次に、請求項９に記載に発
明においては、請求項１乃至請求項５のいずれかににお
いて、上記セルの配置パタンを、一つのセルを形成する
複数のソースセル領域が正多角形の各頂点と各辺の中心
位置とに配置され、その中心部分に一回り小さな同じ正
多角形のドレインセル領域が設けられるように構成した
ものである。なお、この構成は、例えば後記図１２の実
施例に相当する。
【０００８】
【作用】本発明においては、請求項１に記載の構成をと
ることにより、ドレインセル領域に対してソースセル領
域の個数を増してチャネルの集積度を向上させ、また、
半導体基体領域の第一主面側とは反対側の第二主面側に
低抵抗領域を形成し、この低抵抗領域とドレイン電極と
を低抵抗で導通させる導通領域を設けることにより、ド
レインセル領域から離れたソースセル領域側は上記低抵
抗領域と導通領域とを介した経路で電流を流すように構
成している。すなわち、ドレインセル領域間に設けるソ
ースセル領域の列数を２列以上とし、ドレインセル領域
からのソースセル領域の位置に応じてチャネル経由また
は低抵抗領域経由の電流経路を介して電流が流れるよう
に構成したことにより、ドレイン・ソース間の抵抗経路
の並列接続数が増加するため、オン抵抗を大幅に低減す
ることが可能になる。
ることにより、ドレインセル領域に対してソースセル領
域の個数を増してチャネルの集積度を向上させ、また、
半導体基体領域の第一主面側とは反対側の第二主面側に
低抵抗領域を形成し、この低抵抗領域とドレイン電極と
を低抵抗で導通させる導通領域を設けることにより、ド
レインセル領域から離れたソースセル領域側は上記低抵
抗領域と導通領域とを介した経路で電流を流すように構
成している。すなわち、ドレインセル領域間に設けるソ
ースセル領域の列数を２列以上とし、ドレインセル領域
からのソースセル領域の位置に応じてチャネル経由また
は低抵抗領域経由の電流経路を介して電流が流れるよう
に構成したことにより、ドレイン・ソース間の抵抗経路
の並列接続数が増加するため、オン抵抗を大幅に低減す
ることが可能になる。
【０００９】また、請求項３のように、低抵抗領域を、
低抵抗シリサイド層で形成すると、請求項２の埋め込み
層よりも低抵抗にできるが、製造工程は埋め込み層の方
が容易である。また、請求項４においては、導通領域
を、拡散によって設けた高濃度の第１導電型の取り出し
領域で形成したものである。また、請求項５のように、
導通領域を、トレンチの中に低抵抗材料を設けた低抵抗
導電層で形成したものでは、請求項４のような拡散で設
けた取り出し領域よりも抵抗を低減することが可能なの
で、素子の低オン抵抗化がはかれる。また、トレンチで
ドレイン取り出し領域を形成しているので、拡散が不必
要になり、そのためドレインセル領域Ｄの領域を縮小す
ることが可能で素子の集積度を向上させ、低オン抵抗化
が可能となる。
低抵抗シリサイド層で形成すると、請求項２の埋め込み
層よりも低抵抗にできるが、製造工程は埋め込み層の方
が容易である。また、請求項４においては、導通領域
を、拡散によって設けた高濃度の第１導電型の取り出し
領域で形成したものである。また、請求項５のように、
導通領域を、トレンチの中に低抵抗材料を設けた低抵抗
導電層で形成したものでは、請求項４のような拡散で設
けた取り出し領域よりも抵抗を低減することが可能なの
で、素子の低オン抵抗化がはかれる。また、トレンチで
ドレイン取り出し領域を形成しているので、拡散が不必
要になり、そのためドレインセル領域Ｄの領域を縮小す
ることが可能で素子の集積度を向上させ、低オン抵抗化
が可能となる。
【００１０】次に、請求項６〜請求項９は、セルの配置
パタンに関するものである。まず、請求項６において
は、セルの配置パタンを、メッシュ状に配列したもので
あり、例えば、後記図１（ｂ）に示すように、４列の正
方形メッシュ状に所定のピッチで配置されたソースセル
領域Ｓの中心の２×２個配列の部分に、４個のソースセ
ル領域とそれらの間隔部分に替わって１個のドレインセ
ル領域Ｄが配置された形状となる。したがって最終的な
パタンとしては、１つのドレインセル領域Ｄの廻りを１
列のソースセル領域Ｓが取り巻き、各ドレインセル領域
相互間には２列のソースセル領域が存在する形状とな
る。このパタン配置を基本として、繰り返しソースセル
領域Ｓとドレインセル領域Ｄが配置されている。また、
後記図２の例では、６列の正方形メッシュ状に所定のピ
ッチで配置されたソースセル領域Ｓの中心の２×２個配
列の部分に、４個のソースセル領域とそれらの間隔部分
に替わって１個のドレインセル領域Ｄが配置されてい
る。したがって最終的なパタンとしては、１つのドレイ
ンセル領域Ｄの廻りを２列のソースセル領域Ｓが取り巻
き、各ドレインセル領域相互間には４列のソースセル領
域が存在する形状となる。その他、５列の正方形メッシ
ュ状に所定のピッチで配置されたソースセル領域Ｓの中
心の３×３個配列の部分に、９個のソースセル領域とそ
れらの間隔部分に替わって１個のドレインセル領域Ｄを
配置するパタン等、種々のパタンがあり得る。
パタンに関するものである。まず、請求項６において
は、セルの配置パタンを、メッシュ状に配列したもので
あり、例えば、後記図１（ｂ）に示すように、４列の正
方形メッシュ状に所定のピッチで配置されたソースセル
領域Ｓの中心の２×２個配列の部分に、４個のソースセ
ル領域とそれらの間隔部分に替わって１個のドレインセ
ル領域Ｄが配置された形状となる。したがって最終的な
パタンとしては、１つのドレインセル領域Ｄの廻りを１
列のソースセル領域Ｓが取り巻き、各ドレインセル領域
相互間には２列のソースセル領域が存在する形状とな
る。このパタン配置を基本として、繰り返しソースセル
領域Ｓとドレインセル領域Ｄが配置されている。また、
後記図２の例では、６列の正方形メッシュ状に所定のピ
ッチで配置されたソースセル領域Ｓの中心の２×２個配
列の部分に、４個のソースセル領域とそれらの間隔部分
に替わって１個のドレインセル領域Ｄが配置されてい
る。したがって最終的なパタンとしては、１つのドレイ
ンセル領域Ｄの廻りを２列のソースセル領域Ｓが取り巻
き、各ドレインセル領域相互間には４列のソースセル領
域が存在する形状となる。その他、５列の正方形メッシ
ュ状に所定のピッチで配置されたソースセル領域Ｓの中
心の３×３個配列の部分に、９個のソースセル領域とそ
れらの間隔部分に替わって１個のドレインセル領域Ｄを
配置するパタン等、種々のパタンがあり得る。
【００１１】また、請求項７〜請求項９のように、各ソ
ースセル領域を正多角形の頂点におき、その中心部分に
一回り小さな正多角形のドレインセル領域を設けた場合
には、円形のドレインセル領域よりも角の部分だけドレ
インセル領域の面積を増大させることが出来るので、集
積度を向上させることが出来る。特に、図１０のよう
に、ソースセル領域の正多角形の各辺の中心部方向にド
レインセル領域の正多角形の各頂点が位置するように設
けたり、図１１のように、外側のソースセル領域の正多
角形の各辺の中心部方向に内側のソースセル領域の正多
角形の各頂点が位置するように設けることにより、さら
に集積度を上げることが出来る。また、一つのソースセ
ル領域と他のソースセル領域との距離には、ＪＦＥＴ抵
抗と集積度によって定まる最適な距離があり、必要以上
に大きくすることはできないが、請求項９のように、一
つのセルを形成する複数のソースセル領域を正多角形の
各頂点と各辺の中心位置とに配置した場合には、ソース
セル領域相互間の距離をあまり大きくすることなしにド
レインセル領域の面積を大きくすることが出来る。
ースセル領域を正多角形の頂点におき、その中心部分に
一回り小さな正多角形のドレインセル領域を設けた場合
には、円形のドレインセル領域よりも角の部分だけドレ
インセル領域の面積を増大させることが出来るので、集
積度を向上させることが出来る。特に、図１０のよう
に、ソースセル領域の正多角形の各辺の中心部方向にド
レインセル領域の正多角形の各頂点が位置するように設
けたり、図１１のように、外側のソースセル領域の正多
角形の各辺の中心部方向に内側のソースセル領域の正多
角形の各頂点が位置するように設けることにより、さら
に集積度を上げることが出来る。また、一つのソースセ
ル領域と他のソースセル領域との距離には、ＪＦＥＴ抵
抗と集積度によって定まる最適な距離があり、必要以上
に大きくすることはできないが、請求項９のように、一
つのセルを形成する複数のソースセル領域を正多角形の
各頂点と各辺の中心位置とに配置した場合には、ソース
セル領域相互間の距離をあまり大きくすることなしにド
レインセル領域の面積を大きくすることが出来る。
【００１２】
【実施例】以下、この発明を図面に基づいて説明する。
図１は、本発明の第１の実施例図であり、（ａ）は断面
図、（ｂ）は平面パタン配置図を示す。まず、図１
（ａ）において、Ｐ型基板１の一主面内にＮ+型埋め込
み層２が形成されており、該Ｐ型基板１の一主面上にＰ
型エピタキシャル層３が形成されている。該Ｐ型エピタ
キシャル層３内にＮ型ドレイン領域４が形成されてい
る。Ｎ型ドレイン領域４内にはＰ型ベース領域５および
高濃度Ｎ+型ドレイン取り出し領域７が形成され、かつ
高濃度Ｎ+型ドレイン取り出し領域７はＮ+型埋め込み層
２に到達して形成されている。Ｐ型ベース領域５内には
高濃度Ｎ+型ソース領域６が形成されており、隣合った
Ｐ型ベース領域５間のＮ型ドレイン領域４の上と、Ｐ型
ベース領域５の一部の上には、ゲート絶縁膜９を介して
ゲート電極１０が形成されている。また、高濃度Ｎ+型
ドレイン取り出し領域７内には高濃度Ｎ+型ドレイン領
域８が形成されている。なお、高濃度Ｎ+型ソース領域
６の平面形状は、例えば中心に孔の開いた円形（ドーナ
ツ型）をしている。さらに第一層層間絶縁膜１１によっ
てゲート電極１０と絶縁されてソース電極１２およびド
レイン電極１３が形成されている。また、ソース電極１
２と第二層層間絶縁膜１４によって絶縁されて第二層ド
レイン電極１５が形成されている。上記のように、ソー
ス電極１２とドレイン電極１３とは上下に重なった部分
を有する、いわゆる２層配線構造を有している。
図１は、本発明の第１の実施例図であり、（ａ）は断面
図、（ｂ）は平面パタン配置図を示す。まず、図１
（ａ）において、Ｐ型基板１の一主面内にＮ+型埋め込
み層２が形成されており、該Ｐ型基板１の一主面上にＰ
型エピタキシャル層３が形成されている。該Ｐ型エピタ
キシャル層３内にＮ型ドレイン領域４が形成されてい
る。Ｎ型ドレイン領域４内にはＰ型ベース領域５および
高濃度Ｎ+型ドレイン取り出し領域７が形成され、かつ
高濃度Ｎ+型ドレイン取り出し領域７はＮ+型埋め込み層
２に到達して形成されている。Ｐ型ベース領域５内には
高濃度Ｎ+型ソース領域６が形成されており、隣合った
Ｐ型ベース領域５間のＮ型ドレイン領域４の上と、Ｐ型
ベース領域５の一部の上には、ゲート絶縁膜９を介して
ゲート電極１０が形成されている。また、高濃度Ｎ+型
ドレイン取り出し領域７内には高濃度Ｎ+型ドレイン領
域８が形成されている。なお、高濃度Ｎ+型ソース領域
６の平面形状は、例えば中心に孔の開いた円形（ドーナ
ツ型）をしている。さらに第一層層間絶縁膜１１によっ
てゲート電極１０と絶縁されてソース電極１２およびド
レイン電極１３が形成されている。また、ソース電極１
２と第二層層間絶縁膜１４によって絶縁されて第二層ド
レイン電極１５が形成されている。上記のように、ソー
ス電極１２とドレイン電極１３とは上下に重なった部分
を有する、いわゆる２層配線構造を有している。
【００１３】次に、図１（ｂ）は、ソースおよびドレイ
ンの各セル領域の平面配置を示した図である。なお、セ
ル領域とは、全面に形成されたゲート電極１０に開けた
ソース領域とドレイン領域用の開口部に対応する領域で
ある。ただし、実際上の開口部は、ソース電極１２およ
びドレイン電極１３とゲート電極１０との接触を避ける
ために設けた第１層間絶縁膜１１の開口部（ゲート電極
１０に設けた開口部よりもやや狭い）となる。図１
（ｂ）に示すように、４列の正方形メッシュ状に所定の
ピッチで配置されたソースセル領域Ｓの中心の２×２個
配列の部分に、４個のソースセル領域とそれらの間隔部
分に替わって１個のドレインセル領域Ｄが配置されてい
る。したがって最終的なパタンとしては、１つのドレイ
ンセル領域Ｄの廻りを１列のソースセル領域Ｓが取り巻
き、ドレインセル領域間には２列のソースセル領域が存
在する形状となる。このパタン配置を基本として、繰り
返しソースセル領域Ｓとドレインセル領域Ｄが配置され
ている。なお、図１（ｂ）においては、ソースセル領域
の幅と間隔とが同じ場合を示しているが、必ずしも同じ
である必要はない。ただし、セル領域間の間隔には後述
するごとき制限がある 次に作用を説明する。第二層ドレイン電極１５とソース
電極１２との間に正電圧が印加された状態で、ゲート電
極１０にしきい値以上の電圧が印加されると、ゲート電
極１０直下のＰ型ベース領域５の表面がＮ型に反転して
チャネルが形成される。ソースセル領域Ｓのうちドレイ
ンセル領域Ｄに対向した側では高濃度Ｎ+型ドレイン領
域８から電流がＮ型ドレイン領域４内に拡がり、上記チ
ャネルを経由して高濃度Ｎ+型ソース領域６に電流が流
れる。一方、ソースセル領域Ｓうちドレインセル領域Ｄ
に対向しない側では、高濃度Ｎ+型ドレイン領域８から
高濃度Ｎ+型ドレイン取り出し領域７に縦方向に電流が
流れ、引き続きＮ+型埋め込み層２を横方向に流れ、さ
らにＮ型ドレイン領域４を縦方向に流れて前記チャネル
を経由して高濃度Ｎ+型ソース領域６に電流が流れる。
上記のように、ドレインセル領域間に設けるソースセル
領域の列数を２列以上とし、ドレインセル領域Ｄからの
ソースセル領域Ｓの位置に応じてチャネル経由またはＮ
+型埋め込み層２経由の電流経路を介して電流が流れる
ように構成したことにより、ドレイン・ソース間の抵抗
経路の並列接続数が増加するため、オン抵抗を大幅に低
減することが可能になる（詳細は図３〜図７で後述）。
なお、上記のようにドレインセル領域Ｄからのソースセ
ル領域Ｓの位置に応じて複数の経路で電流が流れるよう
にするには、ドレインセル領域間に設けるソースセル領
域の列数を２列以上にする必要がある。すなわち、列数
が１の場合には、ソースセル領域のうちドレインセル領
域に対向しない側は、次のドレインセル領域に対向する
ことになるので、上記のごとき作用は生じない。また、
図１（ｂ）では、ソースセル領域Ｓおよびドレインセル
領域Ｄを正方形で表記しているが、セルのコーナ部では
拡散の濃度がセルの直線部分より薄くなるので、特に低
ゲート電圧で駆動する場合に電流の流れが不均一になる
場合があり得る。そのような場合には、セルのコーナ部
の角を切るか若しくは曲線形状にする、すなわち、セル
の形状を多角形もしくは円形または角を丸くした形状に
形成することにより、拡散の濃度プロファイルを均一化
でき電流分布を改善することができる。
ンの各セル領域の平面配置を示した図である。なお、セ
ル領域とは、全面に形成されたゲート電極１０に開けた
ソース領域とドレイン領域用の開口部に対応する領域で
ある。ただし、実際上の開口部は、ソース電極１２およ
びドレイン電極１３とゲート電極１０との接触を避ける
ために設けた第１層間絶縁膜１１の開口部（ゲート電極
１０に設けた開口部よりもやや狭い）となる。図１
（ｂ）に示すように、４列の正方形メッシュ状に所定の
ピッチで配置されたソースセル領域Ｓの中心の２×２個
配列の部分に、４個のソースセル領域とそれらの間隔部
分に替わって１個のドレインセル領域Ｄが配置されてい
る。したがって最終的なパタンとしては、１つのドレイ
ンセル領域Ｄの廻りを１列のソースセル領域Ｓが取り巻
き、ドレインセル領域間には２列のソースセル領域が存
在する形状となる。このパタン配置を基本として、繰り
返しソースセル領域Ｓとドレインセル領域Ｄが配置され
ている。なお、図１（ｂ）においては、ソースセル領域
の幅と間隔とが同じ場合を示しているが、必ずしも同じ
である必要はない。ただし、セル領域間の間隔には後述
するごとき制限がある 次に作用を説明する。第二層ドレイン電極１５とソース
電極１２との間に正電圧が印加された状態で、ゲート電
極１０にしきい値以上の電圧が印加されると、ゲート電
極１０直下のＰ型ベース領域５の表面がＮ型に反転して
チャネルが形成される。ソースセル領域Ｓのうちドレイ
ンセル領域Ｄに対向した側では高濃度Ｎ+型ドレイン領
域８から電流がＮ型ドレイン領域４内に拡がり、上記チ
ャネルを経由して高濃度Ｎ+型ソース領域６に電流が流
れる。一方、ソースセル領域Ｓうちドレインセル領域Ｄ
に対向しない側では、高濃度Ｎ+型ドレイン領域８から
高濃度Ｎ+型ドレイン取り出し領域７に縦方向に電流が
流れ、引き続きＮ+型埋め込み層２を横方向に流れ、さ
らにＮ型ドレイン領域４を縦方向に流れて前記チャネル
を経由して高濃度Ｎ+型ソース領域６に電流が流れる。
上記のように、ドレインセル領域間に設けるソースセル
領域の列数を２列以上とし、ドレインセル領域Ｄからの
ソースセル領域Ｓの位置に応じてチャネル経由またはＮ
+型埋め込み層２経由の電流経路を介して電流が流れる
ように構成したことにより、ドレイン・ソース間の抵抗
経路の並列接続数が増加するため、オン抵抗を大幅に低
減することが可能になる（詳細は図３〜図７で後述）。
なお、上記のようにドレインセル領域Ｄからのソースセ
ル領域Ｓの位置に応じて複数の経路で電流が流れるよう
にするには、ドレインセル領域間に設けるソースセル領
域の列数を２列以上にする必要がある。すなわち、列数
が１の場合には、ソースセル領域のうちドレインセル領
域に対向しない側は、次のドレインセル領域に対向する
ことになるので、上記のごとき作用は生じない。また、
図１（ｂ）では、ソースセル領域Ｓおよびドレインセル
領域Ｄを正方形で表記しているが、セルのコーナ部では
拡散の濃度がセルの直線部分より薄くなるので、特に低
ゲート電圧で駆動する場合に電流の流れが不均一になる
場合があり得る。そのような場合には、セルのコーナ部
の角を切るか若しくは曲線形状にする、すなわち、セル
の形状を多角形もしくは円形または角を丸くした形状に
形成することにより、拡散の濃度プロファイルを均一化
でき電流分布を改善することができる。
【００１４】本実施例においては、埋め込み層２とドレ
イン電極１３とを拡散によって形成された高濃度Ｎ+型
ドレイン取り出し領域７によって電気的に低抵抗で接続
しており、そのためには深い拡散が必要である。このと
き同時に横方向にも高濃度Ｎ+型ドレイン取り出し領域
７が拡がってしまうので、ドレイン開口部面積（すなわ
ちドレインセル領域Ｄの面積）を大きくする必要があ
る。そのため、図１（ｂ）に示すように、ソースセル領
域Ｓの２×２＝４個分の面積と間隔部分の面積とを加え
た面積（ソースセル領域Ｓの幅と間隔とを同値とすれ
ば、Ｓの９個分の面積）をドレインセル領域Ｄとして、
ドレイン開口部面積を広くしている。また、隣合ったソ
ースセル領域Ｓ間の距離は、ＪＦＥＴ抵抗（Ｐ型ベース
領域５相互間の抵抗）が大きくなるので必要以上には近
づけられない。例えば図１（ｂ）の場合にはソースセル
領域Ｓの幅の半分程度が限界である。また、ソースセル
領域Ｓとドレインセル領域Ｄの距離は耐圧が低下しない
範囲内で近づけることが可能であり、ドレインセル領域
Ｄの大きさをソースセル領域Ｓの２×２個配置領域と同
等面積より大きめに形成すれば、高濃度イオンを深くま
で注入拡散できるため、高濃度Ｎ+型ドレイン取り出し
領域７部の抵抗を低減できる。例えばソースセル領域Ｓ
とドレインセル領域Ｄとの距離は、図１（ｂ）の半分程
度（ソースセル領域Ｓの幅と間隔とが等しい場合には、
その半分程度）まで近付けることが出来る。
イン電極１３とを拡散によって形成された高濃度Ｎ+型
ドレイン取り出し領域７によって電気的に低抵抗で接続
しており、そのためには深い拡散が必要である。このと
き同時に横方向にも高濃度Ｎ+型ドレイン取り出し領域
７が拡がってしまうので、ドレイン開口部面積（すなわ
ちドレインセル領域Ｄの面積）を大きくする必要があ
る。そのため、図１（ｂ）に示すように、ソースセル領
域Ｓの２×２＝４個分の面積と間隔部分の面積とを加え
た面積（ソースセル領域Ｓの幅と間隔とを同値とすれ
ば、Ｓの９個分の面積）をドレインセル領域Ｄとして、
ドレイン開口部面積を広くしている。また、隣合ったソ
ースセル領域Ｓ間の距離は、ＪＦＥＴ抵抗（Ｐ型ベース
領域５相互間の抵抗）が大きくなるので必要以上には近
づけられない。例えば図１（ｂ）の場合にはソースセル
領域Ｓの幅の半分程度が限界である。また、ソースセル
領域Ｓとドレインセル領域Ｄの距離は耐圧が低下しない
範囲内で近づけることが可能であり、ドレインセル領域
Ｄの大きさをソースセル領域Ｓの２×２個配置領域と同
等面積より大きめに形成すれば、高濃度イオンを深くま
で注入拡散できるため、高濃度Ｎ+型ドレイン取り出し
領域７部の抵抗を低減できる。例えばソースセル領域Ｓ
とドレインセル領域Ｄとの距離は、図１（ｂ）の半分程
度（ソースセル領域Ｓの幅と間隔とが等しい場合には、
その半分程度）まで近付けることが出来る。
【００１５】次に、図２は、本発明の第２の実施例図で
あり、ソースおよびドレインの各セル領域の平面配置図
を示す。第２の実施例は、第１の実施例と同様の断面構
造を有しているが、そのパタン配置が異なる。図２にお
いては６列の正方形メッシュ状に所定のピッチで配置さ
れたソースセル領域Ｓの中心の２×２個配列の部分に、
４個のソースセル領域とそれらの間隔部分に替わって１
個のドレインセル領域Ｄが配置されている。したがって
最終的なパタンとしては、１つのドレインセル領域Ｄの
廻りを２列のソースセル領域Ｓが取り巻き、ドレインセ
ル領域間には４列のソースセル領域が存在する形状とな
る。このパタン配置を基本として、繰り返しソースセル
領域Ｓとドレインセル領域Ｄが配置されている。
あり、ソースおよびドレインの各セル領域の平面配置図
を示す。第２の実施例は、第１の実施例と同様の断面構
造を有しているが、そのパタン配置が異なる。図２にお
いては６列の正方形メッシュ状に所定のピッチで配置さ
れたソースセル領域Ｓの中心の２×２個配列の部分に、
４個のソースセル領域とそれらの間隔部分に替わって１
個のドレインセル領域Ｄが配置されている。したがって
最終的なパタンとしては、１つのドレインセル領域Ｄの
廻りを２列のソースセル領域Ｓが取り巻き、ドレインセ
ル領域間には４列のソースセル領域が存在する形状とな
る。このパタン配置を基本として、繰り返しソースセル
領域Ｓとドレインセル領域Ｄが配置されている。
【００１６】次に、第１および第２の実施例において、
繰り返し基本パタン配置のオン抵抗について考察する。
図３は、第１の実施例におけるオン抵抗を示す等価抵抗
回路図である。図３において、矢印ｘはソースセル領域
Ｓのうちドレインセル領域Ｄに対向した側の電流経路の
抵抗であり、Ｒx1はチャネル抵抗とチャネルから高濃度
Ｎ+型ドレイン取り出し領域７までの拡がり抵抗との和
である。また、矢印ｙはソースセル領域Ｓのうちドレイ
ンセル領域Ｄに対向しない側の電流経路の抵抗であり、
Ｒy1はチャネルおよび蓄積層およびＪＦＥＴ、そしてエ
ピタキシャル領域３の抵抗の和であり、Ｒu1はＮ+型埋
め込み層２の抵抗、Ｒtは高濃度Ｎ+型ドレイン取り出し
領域７の抵抗である。また、図４は、第２の実施例にお
けるオン抵抗を示す等価抵抗回路図である。図４におい
て、Ｒz1はドレインセル領域Ｄに対向しない二つ目のソ
ースセル領域Ｓの電流経路の抵抗であり、チャネル抵抗
および蓄積層抵抗およびＪＦＥＴ抵抗、そしてエピタキ
シャル領域３の抵抗の和である。またＲu2はＮ+型埋め
込み層２の抵抗である。その他、図３と同符号は同一物
を示す。
繰り返し基本パタン配置のオン抵抗について考察する。
図３は、第１の実施例におけるオン抵抗を示す等価抵抗
回路図である。図３において、矢印ｘはソースセル領域
Ｓのうちドレインセル領域Ｄに対向した側の電流経路の
抵抗であり、Ｒx1はチャネル抵抗とチャネルから高濃度
Ｎ+型ドレイン取り出し領域７までの拡がり抵抗との和
である。また、矢印ｙはソースセル領域Ｓのうちドレイ
ンセル領域Ｄに対向しない側の電流経路の抵抗であり、
Ｒy1はチャネルおよび蓄積層およびＪＦＥＴ、そしてエ
ピタキシャル領域３の抵抗の和であり、Ｒu1はＮ+型埋
め込み層２の抵抗、Ｒtは高濃度Ｎ+型ドレイン取り出し
領域７の抵抗である。また、図４は、第２の実施例にお
けるオン抵抗を示す等価抵抗回路図である。図４におい
て、Ｒz1はドレインセル領域Ｄに対向しない二つ目のソ
ースセル領域Ｓの電流経路の抵抗であり、チャネル抵抗
および蓄積層抵抗およびＪＦＥＴ抵抗、そしてエピタキ
シャル領域３の抵抗の和である。またＲu2はＮ+型埋め
込み層２の抵抗である。その他、図３と同符号は同一物
を示す。
【００１７】図５は、Ｎ+型埋め込み層２のシート抵抗
とオン抵抗の関係を、本発明第１の実施例、本発明第２
の実施例および前記第２の従来例について示した図であ
る。なお、実線は第１の実施例、破線は第２の実施例、
一点鎖線は第２の従来例の特性を、それぞれ示す。図５
の計算においては、ゲート酸化膜厚は５００Å、しきい
値電圧は１.７Ｖ、ゲート印加電圧は１２Ｖ、エピタキ
シャル層３の比抵抗は０.４Ωｃｍ、エピタキシャル層
３の厚さは４μｍである。またソースセル領域Ｓのピッ
チは１１μｍ、ドレインセル領域Ｄの一個当りの取り出
し抵抗は５Ωとして計算している。図５に示すように、
本発明においては、従来で最もオン抵抗の低かった前記
第２の従来例の値よりも、大幅にオン抵抗を低下させる
ことが出来る。上記の理由は、高濃度Ｎ+型ドレイン取
り出し領域７を設けたことによってＮ+型埋め込み層２
の抵抗を下げると同時に、前記のごときパタン配置を採
用することによってチャネルの集積度向上が可能とな
り、ドレイン・ソース間の抵抗経路の並列接続数が増加
するため、オン抵抗を大幅に低減することが可能となっ
たものである。
とオン抵抗の関係を、本発明第１の実施例、本発明第２
の実施例および前記第２の従来例について示した図であ
る。なお、実線は第１の実施例、破線は第２の実施例、
一点鎖線は第２の従来例の特性を、それぞれ示す。図５
の計算においては、ゲート酸化膜厚は５００Å、しきい
値電圧は１.７Ｖ、ゲート印加電圧は１２Ｖ、エピタキ
シャル層３の比抵抗は０.４Ωｃｍ、エピタキシャル層
３の厚さは４μｍである。またソースセル領域Ｓのピッ
チは１１μｍ、ドレインセル領域Ｄの一個当りの取り出
し抵抗は５Ωとして計算している。図５に示すように、
本発明においては、従来で最もオン抵抗の低かった前記
第２の従来例の値よりも、大幅にオン抵抗を低下させる
ことが出来る。上記の理由は、高濃度Ｎ+型ドレイン取
り出し領域７を設けたことによってＮ+型埋め込み層２
の抵抗を下げると同時に、前記のごときパタン配置を採
用することによってチャネルの集積度向上が可能とな
り、ドレイン・ソース間の抵抗経路の並列接続数が増加
するため、オン抵抗を大幅に低減することが可能となっ
たものである。
【００１８】また、第２の実施例のパタン配置では、第
１の実施例のパタン配置に比べてチャネルの集積度が向
上しており、チャネル抵抗は第１の実施例よりも低減で
きる。しかし、第２の実施例の場合には、第１の実施例
に比べて埋め込み層２を通る電流経路が増加するので、
該埋め込み層２の抵抗が増加してしまう。そのため、図
５にも示すように、埋め込み層２のシート抵抗が高い場
合には第１の実施例の方が素子のオン抵抗を低減でき
る。また、第１および第２の実施例においては、ドレイ
ンセル領域間のソースセル領域の配置列をそれぞれ２列
のメッシュ、４列のメッシュで構成しているが、図５か
らわかるように、Ｎ+型埋め込み層２のシート抵抗を下
げれば下げるほど、メッシュを構成するソースセル領域
Ｓの列の数を増やしてチャネル抵抗を下げた方がオン抵
抗を下げる上では有利である。すなわちドレイン側の抵
抗（Ｎ+型埋め込み層２の抵抗＋ドレイン取り出し領域
７の抵抗）が小さくなるほど、ドレインセル領域Ｄの面
積に対するソースセル領域Ｓの面積の割合を増加させた
方がチャネル抵抗が下がり全体の抵抗を低減できる。逆
に、シート抵抗が或る一定値以上の場合は、ソースセル
領域Ｓの列の数を増やしてチャネル抵抗を下げても、か
えってソースセル領域Ｓとドレイン取り出し領域７まで
の距離が増加することによる抵抗増加の影響により、素
子全体のオン抵抗は増加してしまう。よってシート抵抗
が或る一定値以上の場合はソースセル領域Ｓの列の数を
減らして、なるべくソースセル領域Ｓとドレイン取り出
し領域７までの距離を短く保っている方が、素子全体の
オン抵抗を下げることができる。したがってＮ+型埋め
込み層２のシート抵抗やドレイン取り出し領域７の抵抗
に応じて、メッシュを構成するソースセル領域Ｓの列数
は制限される。
１の実施例のパタン配置に比べてチャネルの集積度が向
上しており、チャネル抵抗は第１の実施例よりも低減で
きる。しかし、第２の実施例の場合には、第１の実施例
に比べて埋め込み層２を通る電流経路が増加するので、
該埋め込み層２の抵抗が増加してしまう。そのため、図
５にも示すように、埋め込み層２のシート抵抗が高い場
合には第１の実施例の方が素子のオン抵抗を低減でき
る。また、第１および第２の実施例においては、ドレイ
ンセル領域間のソースセル領域の配置列をそれぞれ２列
のメッシュ、４列のメッシュで構成しているが、図５か
らわかるように、Ｎ+型埋め込み層２のシート抵抗を下
げれば下げるほど、メッシュを構成するソースセル領域
Ｓの列の数を増やしてチャネル抵抗を下げた方がオン抵
抗を下げる上では有利である。すなわちドレイン側の抵
抗（Ｎ+型埋め込み層２の抵抗＋ドレイン取り出し領域
７の抵抗）が小さくなるほど、ドレインセル領域Ｄの面
積に対するソースセル領域Ｓの面積の割合を増加させた
方がチャネル抵抗が下がり全体の抵抗を低減できる。逆
に、シート抵抗が或る一定値以上の場合は、ソースセル
領域Ｓの列の数を増やしてチャネル抵抗を下げても、か
えってソースセル領域Ｓとドレイン取り出し領域７まで
の距離が増加することによる抵抗増加の影響により、素
子全体のオン抵抗は増加してしまう。よってシート抵抗
が或る一定値以上の場合はソースセル領域Ｓの列の数を
減らして、なるべくソースセル領域Ｓとドレイン取り出
し領域７までの距離を短く保っている方が、素子全体の
オン抵抗を下げることができる。したがってＮ+型埋め
込み層２のシート抵抗やドレイン取り出し領域７の抵抗
に応じて、メッシュを構成するソースセル領域Ｓの列数
は制限される。
【００１９】ここで、各ドレインセル領域Ｄ相互間に設
けられるソースセル領域Ｓの列数の制限について説明す
る。図６に示すように、ドレインセル領域Ｄに近い方か
ら１、２、…、ｎとソースセル領域Ｓの列に番号を付
け、ドレインセル領域Ｄはソースセル領域の２×２個＋
間隔分とした場合に、ｎ番目の列でドレインセル領域Ｄ
を取り囲むソースセル領域Ｓの数は、１２＋８(ｎ−
１）個となる。また、この場合の等価抵抗回路図は図７
に示すようになる。図７において、Ｒ1、Ｒ2、…、Ｒn
はそれぞれ１列、２列、…、ｎ列上のソースセル領域の
全抵抗、Ｒu1、Ｒu2、Ｒunはそれぞれ埋め込み層２の各
列からの経路分の抵抗である。そして、ソースセル領域
Ｓの一個当たりのチャネル、蓄積層、ＪＦＥＴおよびエ
ピタキシャル層３の抵抗の総和は、例えば前記図５の計
算の場合は４７１Ωであるから、ｎ列上のソースセル領
域の全抵抗Ｒnは下記（数１）式で示される。 Ｒn＝４７１／〔１２＋８(ｎ−１）〕 …（数１） 一方、ｎ列上からドレイン取り出し点までの埋め込み層
２の抵抗の和、すなわちΣＲui＝Ｒu1＋Ｒu2＋…＋Ｒun
は、ドレインセル領域Ｄの一辺の長さを例えば１３μｍ
とすれば、下記（数２）式で示される。
けられるソースセル領域Ｓの列数の制限について説明す
る。図６に示すように、ドレインセル領域Ｄに近い方か
ら１、２、…、ｎとソースセル領域Ｓの列に番号を付
け、ドレインセル領域Ｄはソースセル領域の２×２個＋
間隔分とした場合に、ｎ番目の列でドレインセル領域Ｄ
を取り囲むソースセル領域Ｓの数は、１２＋８(ｎ−
１）個となる。また、この場合の等価抵抗回路図は図７
に示すようになる。図７において、Ｒ1、Ｒ2、…、Ｒn
はそれぞれ１列、２列、…、ｎ列上のソースセル領域の
全抵抗、Ｒu1、Ｒu2、Ｒunはそれぞれ埋め込み層２の各
列からの経路分の抵抗である。そして、ソースセル領域
Ｓの一個当たりのチャネル、蓄積層、ＪＦＥＴおよびエ
ピタキシャル層３の抵抗の総和は、例えば前記図５の計
算の場合は４７１Ωであるから、ｎ列上のソースセル領
域の全抵抗Ｒnは下記（数１）式で示される。 Ｒn＝４７１／〔１２＋８(ｎ−１）〕 …（数１） 一方、ｎ列上からドレイン取り出し点までの埋め込み層
２の抵抗の和、すなわちΣＲui＝Ｒu1＋Ｒu2＋…＋Ｒun
は、ドレインセル領域Ｄの一辺の長さを例えば１３μｍ
とすれば、下記（数２）式で示される。
【００２０】
【数２】
【００２１】上記の埋め込み層のシート抵抗ＲSを５０
Ωとして（数１）式と（数２）式とを３＜ｎ＜５の範囲
について計算すると下記（表１）のようになる。
Ωとして（数１）式と（数２）式とを３＜ｎ＜５の範囲
について計算すると下記（表１）のようになる。
【００２２】
【表１】
【００２３】前記のように、（数２）式で示されるｎ列
上からドレイン取り出し点までの埋め込み層２の抵抗の
和ΣＲuiが（数１）式で示されるｎ列上のソースセル領
域の全抵抗Ｒnよりも大きくなると、ソースセル領域の
面積割合を増加させる意味が無くなる。したがって、シ
ート抵抗等の各数値の変化幅を考慮すると、上記表１の
結果から、５程度がｎの上限となることが分かる。そし
てドレインセル領域間のソースセル領域の列は、ｎ×２
であるから、ソースセル領域の列数は１０列が上限とな
る。すなわち、パターン配置におけるドレインセル領域
相互間のソースセル領域の列数は、２〜１０の範囲で選
択すれば良いことが分かる。上記の計算結果は、シート
抵抗等の各数値を上記の値にした場合の計算例である
が、ほぼ一般的に成立する範囲の値であり、したがって
一般的にソースセル領域の列数は、２〜１０の範囲にす
ることが望ましい。
上からドレイン取り出し点までの埋め込み層２の抵抗の
和ΣＲuiが（数１）式で示されるｎ列上のソースセル領
域の全抵抗Ｒnよりも大きくなると、ソースセル領域の
面積割合を増加させる意味が無くなる。したがって、シ
ート抵抗等の各数値の変化幅を考慮すると、上記表１の
結果から、５程度がｎの上限となることが分かる。そし
てドレインセル領域間のソースセル領域の列は、ｎ×２
であるから、ソースセル領域の列数は１０列が上限とな
る。すなわち、パターン配置におけるドレインセル領域
相互間のソースセル領域の列数は、２〜１０の範囲で選
択すれば良いことが分かる。上記の計算結果は、シート
抵抗等の各数値を上記の値にした場合の計算例である
が、ほぼ一般的に成立する範囲の値であり、したがって
一般的にソースセル領域の列数は、２〜１０の範囲にす
ることが望ましい。
【００２４】また、第１または第２の実施例において
は、ソースセル領域Ｓが４列配置（４×４個）または６
列配置（６×６個）の中に、ソースセル領域Ｓの２×２
個相当（＋間隔部分）の領域にドレインセル領域Ｄを配
置したが、ソースセル領域Ｓを５列配置（５×５個）と
し、その中にソースセル領域Ｓの３×３個相当（＋間隔
部分）の領域にドレインセル領域Ｄを配置（ドレインセ
ル領域間のソースセル領域の列数は２列）することもで
きる。すなわち、ソースセル領域Ｓの列数や、ソースセ
ル領域Ｓで囲まれたドレインセル領域Ｄの大きさは、高
濃度Ｎ+型ドレイン取り出し領域７の必要とされる大き
さに応じて適宜選択することができる。また、ソースセ
ル領域Ｓのメッシュ配置は、四角形状の格子配置に限る
ことなく、正六角形状や正八角形状のメッシュ配置でも
かまわない。
は、ソースセル領域Ｓが４列配置（４×４個）または６
列配置（６×６個）の中に、ソースセル領域Ｓの２×２
個相当（＋間隔部分）の領域にドレインセル領域Ｄを配
置したが、ソースセル領域Ｓを５列配置（５×５個）と
し、その中にソースセル領域Ｓの３×３個相当（＋間隔
部分）の領域にドレインセル領域Ｄを配置（ドレインセ
ル領域間のソースセル領域の列数は２列）することもで
きる。すなわち、ソースセル領域Ｓの列数や、ソースセ
ル領域Ｓで囲まれたドレインセル領域Ｄの大きさは、高
濃度Ｎ+型ドレイン取り出し領域７の必要とされる大き
さに応じて適宜選択することができる。また、ソースセ
ル領域Ｓのメッシュ配置は、四角形状の格子配置に限る
ことなく、正六角形状や正八角形状のメッシュ配置でも
かまわない。
【００２５】次に、図８は、本発明の第３の実施例の断
面図である。図８の実施例においては、低抵抗シリサイ
ド層１６がＰ型基板１の一主面に形成されている。この
ようにＮ+型埋め込み層２の代わりに、埋め込み層より
も抵抗の低い低抵抗シリサイド層１６を用いることによ
り、その部分の抵抗を低減することが可能で、素子の低
オン抵抗化がはかれる。なお、低抵抗シリサイド層１６
の形成には、あらかじめＰ型基板１に低抵抗シリサイド
層１６を形成したのち、第２のＰ型基板３′とウエハボ
ンディングし、その後、所定の厚さになるまで第２のＰ
型基板３′の表面を研磨する方法等によって形成でき
る。
面図である。図８の実施例においては、低抵抗シリサイ
ド層１６がＰ型基板１の一主面に形成されている。この
ようにＮ+型埋め込み層２の代わりに、埋め込み層より
も抵抗の低い低抵抗シリサイド層１６を用いることによ
り、その部分の抵抗を低減することが可能で、素子の低
オン抵抗化がはかれる。なお、低抵抗シリサイド層１６
の形成には、あらかじめＰ型基板１に低抵抗シリサイド
層１６を形成したのち、第２のＰ型基板３′とウエハボ
ンディングし、その後、所定の厚さになるまで第２のＰ
型基板３′の表面を研磨する方法等によって形成でき
る。
【００２６】次に、図９は、本発明の第４の実施例であ
る。図９の実施例においては、Ｎ型ドレイン領域４内に
トレンチを形成し、該トレンチ内に例えば低抵抗の多結
晶シリコンやアルミニウムといった低抵抗導電膜１７を
形成することにより、ドレイン電極１３とＮ+型埋め込
み層２とを導通させている。この実施例においては、Ｎ
+型のドレイン取り出し領域よりも抵抗を低減すること
が可能なので、素子の低オン抵抗化がはかれる。また、
トレンチでドレイン取り出し領域を形成しているので、
高濃度Ｎ+型ドレイン取り出し領域７のような拡散が不
必要になり、そのためドレインセル領域Ｄの領域を縮小
することが可能で素子の集積度を向上させ、低オン抵抗
化が可能となる。なお、第３の実施例と第４の実施例と
を組み合わせた構成、すなわち、図９のＮ+型埋め込み
層２の代わりに図８の低抵抗シリサイド層１６を設けた
構成とすることもできる。
る。図９の実施例においては、Ｎ型ドレイン領域４内に
トレンチを形成し、該トレンチ内に例えば低抵抗の多結
晶シリコンやアルミニウムといった低抵抗導電膜１７を
形成することにより、ドレイン電極１３とＮ+型埋め込
み層２とを導通させている。この実施例においては、Ｎ
+型のドレイン取り出し領域よりも抵抗を低減すること
が可能なので、素子の低オン抵抗化がはかれる。また、
トレンチでドレイン取り出し領域を形成しているので、
高濃度Ｎ+型ドレイン取り出し領域７のような拡散が不
必要になり、そのためドレインセル領域Ｄの領域を縮小
することが可能で素子の集積度を向上させ、低オン抵抗
化が可能となる。なお、第３の実施例と第４の実施例と
を組み合わせた構成、すなわち、図９のＮ+型埋め込み
層２の代わりに図８の低抵抗シリサイド層１６を設けた
構成とすることもできる。
【００２７】次に、図１０は、本発明の第５の実施例図
であり、セル配置パタンの平面図を示す。図１０におい
ては、円形のソースセル領域Ｓが正六角形の各頂点に配
置され、その中心部分に一回り小さな正六角形のドレイ
ンセル領域Ｄが設けられている。上記のように、正六角
形状に配置されたソースセル領域Ｓの中心位置にドレイ
ンセル領域Ｄを配置する場合、ドレイン形状を本実施例
のように正六角形で構成することにより、素子のドレイ
ン・ソース間耐圧を低下させないために必要なソースセ
ル領域Ｓとドレインセル領域Ｄとの距離を保ちつつ、ド
レインセル領域Ｄの面積を充分とることが可能な最密パ
タン配置を実現することが出来る。この実施例では、ド
レイン領域形状を六角形にしたことにより、円形にした
場合に比べて角の分だけ面積を大きくすることが出来
る。特に、ドレインセル領域Ｄの各頂点が各ソースセル
領域Ｓで形成した正多角形の各辺の中心部方向に位置す
るように設けることにより、集積度を大きくすることが
出来る。
であり、セル配置パタンの平面図を示す。図１０におい
ては、円形のソースセル領域Ｓが正六角形の各頂点に配
置され、その中心部分に一回り小さな正六角形のドレイ
ンセル領域Ｄが設けられている。上記のように、正六角
形状に配置されたソースセル領域Ｓの中心位置にドレイ
ンセル領域Ｄを配置する場合、ドレイン形状を本実施例
のように正六角形で構成することにより、素子のドレイ
ン・ソース間耐圧を低下させないために必要なソースセ
ル領域Ｓとドレインセル領域Ｄとの距離を保ちつつ、ド
レインセル領域Ｄの面積を充分とることが可能な最密パ
タン配置を実現することが出来る。この実施例では、ド
レイン領域形状を六角形にしたことにより、円形にした
場合に比べて角の分だけ面積を大きくすることが出来
る。特に、ドレインセル領域Ｄの各頂点が各ソースセル
領域Ｓで形成した正多角形の各辺の中心部方向に位置す
るように設けることにより、集積度を大きくすることが
出来る。
【００２８】次に、図１１は、本発明の第６の実施例図
であり、セル配置パタンの平面図を示す。図１１におい
ては、正六角形のドレインセル領域Ｄの回りに円形のソ
ースセル領域Ｓが正六角形状に配置されており、さらに
その外側にもう一重ソースセル領域Ｓの正六角形が配置
されている。この実施例ではソースセル領域Ｓの集積度
を高くすることにより、Ｎ+型埋め込み層２のシート抵
抗が低い場合に素子のさらなる低オン抵抗化が可能とな
る。また、図１１に示すように、外側の正多角形の各辺
の中心部方向に内側の正多角形の各頂点が位置するよう
に設けることにより、集積度を大きくすることが出来
る。
であり、セル配置パタンの平面図を示す。図１１におい
ては、正六角形のドレインセル領域Ｄの回りに円形のソ
ースセル領域Ｓが正六角形状に配置されており、さらに
その外側にもう一重ソースセル領域Ｓの正六角形が配置
されている。この実施例ではソースセル領域Ｓの集積度
を高くすることにより、Ｎ+型埋め込み層２のシート抵
抗が低い場合に素子のさらなる低オン抵抗化が可能とな
る。また、図１１に示すように、外側の正多角形の各辺
の中心部方向に内側の正多角形の各頂点が位置するよう
に設けることにより、集積度を大きくすることが出来
る。
【００２９】次に、図１２は、本発明の第７の実施例図
であり、セル配置パタンの平面図を示す。図１２におい
ては、正六角形のドレインセル領域Ｄの回りに円形のソ
ースセル領域Ｓが正六角形状に１２個配置されている。
すなわち、正六角形の各頂点と各辺の中点にソースセル
領域Ｓが設けられている。一つのソースセル領域Ｓと他
のソースセル領域Ｓとの距離には、ＪＦＥＴ抵抗と集積
度によって定まる最適な距離があり、必要以上に大きく
することができない。したがって前記第５および第６の
実施例の場合には、ドレインセル領域を一定値以上に大
きくすることが困難となる。その点、本実施例の場合に
は、正多角形の辺の中心点にもソースセル領域を配置す
ることにより、ドレインセル領域Ｄを比較的大きくとれ
るので、深い高濃度Ｎ+型ドレイン取り出し領域７の形
成が容易となる。
であり、セル配置パタンの平面図を示す。図１２におい
ては、正六角形のドレインセル領域Ｄの回りに円形のソ
ースセル領域Ｓが正六角形状に１２個配置されている。
すなわち、正六角形の各頂点と各辺の中点にソースセル
領域Ｓが設けられている。一つのソースセル領域Ｓと他
のソースセル領域Ｓとの距離には、ＪＦＥＴ抵抗と集積
度によって定まる最適な距離があり、必要以上に大きく
することができない。したがって前記第５および第６の
実施例の場合には、ドレインセル領域を一定値以上に大
きくすることが困難となる。その点、本実施例の場合に
は、正多角形の辺の中心点にもソースセル領域を配置す
ることにより、ドレインセル領域Ｄを比較的大きくとれ
るので、深い高濃度Ｎ+型ドレイン取り出し領域７の形
成が容易となる。
【００３０】なお、上記の実施例においては、配置パタ
ンが正方形メッシュ状および正六角形の場合を例示した
が、他の正多角形や円形でも同様に構成することが出来
る。ただし、形状によっては多少、面積効率が低下する
場合がある。また、ソースセル領域Ｓの形状は、配置パ
タンが正方形メッシュ状の場合は、図１、図２に示した
ように、正方形が面積効率が良い。配置パタンが正六角
形の場合には、図１０〜図１２に示したように、ソース
セル領域Ｓの形状は円形の場合が周囲との対称性がよい
が、正六角形でも同様である。
ンが正方形メッシュ状および正六角形の場合を例示した
が、他の正多角形や円形でも同様に構成することが出来
る。ただし、形状によっては多少、面積効率が低下する
場合がある。また、ソースセル領域Ｓの形状は、配置パ
タンが正方形メッシュ状の場合は、図１、図２に示した
ように、正方形が面積効率が良い。配置パタンが正六角
形の場合には、図１０〜図１２に示したように、ソース
セル領域Ｓの形状は円形の場合が周囲との対称性がよい
が、正六角形でも同様である。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、ＬＤＭＯＳにおいて、二層構造の電極構造と、半導
体基体領域の第一主面側とは反対側の第二主面側に形成
された低抵抗領域と、該低抵抗領域と上記ドレイン電極
とを低抵抗で導通させる導通領域と、を設け、かつ、一
つのセルのドレインセル領域と他のセルのドレインセル
領域との間にソースセル領域が２列以上設けられたセル
の配置パタンを用いたことにより、チャネルの集積度を
格段に向上させ、素子のオン抵抗を飛躍的に低減するこ
とができる、という効果が得られる。
ば、ＬＤＭＯＳにおいて、二層構造の電極構造と、半導
体基体領域の第一主面側とは反対側の第二主面側に形成
された低抵抗領域と、該低抵抗領域と上記ドレイン電極
とを低抵抗で導通させる導通領域と、を設け、かつ、一
つのセルのドレインセル領域と他のセルのドレインセル
領域との間にソースセル領域が２列以上設けられたセル
の配置パタンを用いたことにより、チャネルの集積度を
格段に向上させ、素子のオン抵抗を飛躍的に低減するこ
とができる、という効果が得られる。
【図１】本発明の第１の実施例図であり、（ａ）は断面
図、（ｂ）は配置パタンを示す平面図。
図、（ｂ）は配置パタンを示す平面図。
【図２】本発明の第２の実施例の配置パタンを示す平面
図。
図。
【図３】第１の実施例におけるオン抵抗を示す等価抵抗
回路図。
回路図。
【図４】第２の実施例におけるオン抵抗を示す等価抵抗
回路図。
回路図。
【図５】Ｎ+型埋め込み層２のシート抵抗とオン抵抗の
関係を、本発明第１の実施例、本発明第２の実施例およ
び第２の従来例について示した特性図。
関係を、本発明第１の実施例、本発明第２の実施例およ
び第２の従来例について示した特性図。
【図６】ドレインセル領域Ｄ間のソースセル領域Ｓの列
数の制限について説明するための配置パタンを示す平面
図。
数の制限について説明するための配置パタンを示す平面
図。
【図７】図６における等価抵抗回路図。
【図８】本発明の第３の実施例の断面図。
【図９】本発明の第４の実施例の断面図。
【図１０】本発明の第５の実施例の配置パタンを示す平
面図。
面図。
【図１１】本発明の第６の実施例の配置パタンを示す平
面図。
面図。
【図１２】本発明の第７の実施例の配置パタンを示す平
面図。
面図。
【図１３】第１の従来例の断面図。
【図１４】第２の従来例を示す図であり、（ａ）は断面
図、（ｂ）は配置パタンを示す平面図。
図、（ｂ）は配置パタンを示す平面図。
１…Ｐ型基板 １０…ゲー
ト電極 ２…Ｎ+型埋め込み層 １１…第一
層層間絶縁膜 ３…Ｐ型エピタキシャル層 １２…ソー
ス電極 ３′…第２のＰ型基板 １３…ドレ
イン電極 ４…Ｎ型ドレイン領域 １４…第二
層層間絶縁膜 ５…Ｐ型ベース領域 １５…第二
層ドレイン電極 ６…高濃度Ｎ+型ソース領域 １６…低抵
抗シリサイド層 ７…高濃度Ｎ+型ドレイン取り出し領域 １７…低抵
抗導電層 ８…高濃度Ｎ+型ドレイン領域 Ｓ…ソー
スセル領域 ９…ゲート絶縁膜 Ｄ…ドレ
インセル領域
ト電極 ２…Ｎ+型埋め込み層 １１…第一
層層間絶縁膜 ３…Ｐ型エピタキシャル層 １２…ソー
ス電極 ３′…第２のＰ型基板 １３…ドレ
イン電極 ４…Ｎ型ドレイン領域 １４…第二
層層間絶縁膜 ５…Ｐ型ベース領域 １５…第二
層ドレイン電極 ６…高濃度Ｎ+型ソース領域 １６…低抵
抗シリサイド層 ７…高濃度Ｎ+型ドレイン取り出し領域 １７…低抵
抗導電層 ８…高濃度Ｎ+型ドレイン領域 Ｓ…ソー
スセル領域 ９…ゲート絶縁膜 Ｄ…ドレ
インセル領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/76 H01L 29/772 H01L 21/336 H01L 27/088
Claims (9)
- 【請求項１】ドレイン領域となる第１導電型の半導体基
体領域の第一主面側にゲート絶縁膜を介して形成された
ゲート電極と、該ゲート電極に設けられたソース開口部
からの二重拡散によって形成された第２導電型のベース
領域および該ベース領域内に形成された高濃度の第１導
電型のソース領域と、同じく上記ゲート電極に設けられ
たドレイン開口部から前記半導体基体領域に電気的に導
通をとるために形成された高濃度の第１導電型のドレイ
ン領域とを備え、上記ゲート、ソース、ドレインの各電
極がすべて上記第一主面側に設けられた、いわゆる横型
のＭＯＳＦＥＴの構造を有するセルが同一チップ上に複
数個配置されたパワーＭＯＳＦＥＴにおいて、 上記ソース電極と上記ドレイン電極が上下に重なった部
分を有する、いわゆる２層配線構造を有し、 上記半導体基体領域の第一主面側とは反対側の第二主面
側に形成された低抵抗領域と、該低抵抗領域と上記ドレ
イン電極とを低抵抗で導通させる導通領域と、を有し、 上記セルの平面的な配置パタンは、上記ソース開口部に
対応するソースセル領域と上記ドレイン開口部に対応す
るドレインセル領域とが規則的に所定のピッチで配置さ
れており、一つのセルを形成する複数個のソースセル領
域の中央部に１個のドレインセル領域が配置され、か
つ、一つのセルのドレインセル領域と他のセルのドレイ
ンセル領域との間にソースセル領域が２列以上設けられ
た構成を有する、ことを特徴とするパワーＭＯＳＦＥ
Ｔ。 - 【請求項２】請求項１に記載のパワーＭＯＳＦＥＴにお
いて、 上記低抵抗領域は、高濃度の第１導電型の埋め込み層で
形成されたものである、ことを特徴とするパワーＭＯＳ
ＦＥＴ。 - 【請求項３】請求項１に記載のパワーＭＯＳＦＥＴにお
いて、 上記低抵抗領域は、低抵抗シリサイド層で形成されたも
のである、ことを特徴とするパワーＭＯＳＦＥＴ。 - 【請求項４】請求項１乃至請求項３のいずれかに記載の
パワーＭＯＳＦＥＴにおいて、 上記導通領域は、拡散によって形成した高濃度の第１導
電型の領域で形成したものである、ことを特徴とするパ
ワーＭＯＳＦＥＴ。 - 【請求項５】請求項１乃至請求項３のいずれかに記載の
パワーＭＯＳＦＥＴにおいて、 上記導通領域は、トレンチの中に低抵抗材料を設けた低
抵抗導電層で形成したものである、ことを特徴とするパ
ワーＭＯＳＦＥＴ。 - 【請求項６】請求項１乃至請求項５のいずれかに記載の
パワーＭＯＳＦＥＴにおいて、 上記セルの配置パタンは、所定間隔でメッシュ状に配列
された複数個のソースセル領域のうち、少なくとも間に
２列のソースセル領域を隔てた所定間隔の位置にある複
数個のソースセル領域の範囲をドレインセル領域に置換
したパタンである、ことを特徴とするパワーＭＯＳＦＥ
Ｔ。 - 【請求項７】請求項１乃至請求項５のいずれかに記載の
パワーＭＯＳＦＥＴにおいて、 上記セルの配置パタンは、一つのセルを形成する複数の
ソースセル領域が正多角形の各頂点に配置され、上記正
多角形の中心部分に一回り小さな同じ正多角形の１個の
ドレインセル領域が設けられたものである、ことを特徴
とするパワーＭＯＳＦＥＴ。 - 【請求項８】請求項１乃至請求項５のいずれかに記載の
パワーＭＯＳＦＥＴにおいて、 上記セルの配置パタンは、一つのセルを形成する複数の
ソースセル領域が正多角形の各頂点に配置され、上記正
多角形の中心部分に一回り小さな同じ正多角形の１個の
ドレインセル領域が設けられ、さらに上記各ソースセル
領域で形成した正多角形の外側に、一回り大きな同じ正
多角形の各頂点にそれぞれソースセル領域を配置したも
のである、ことを特徴とするパワーＭＯＳＦＥＴ。 - 【請求項９】請求項１乃至請求項５のいずれかに記載の
パワーＭＯＳＦＥＴにおいて、 上記セルの配置パタンは、一つのセルを形成する複数の
ソースセル領域が正多角形の各頂点と各辺の中心位置と
に配置され、その中心部分に一回り小さな同じ正多角形
のドレインセル領域が設けられたものである、ことを特
徴とするパワーＭＯＳＦＥＴ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06010984A JP3136885B2 (ja) | 1994-02-02 | 1994-02-02 | パワーｍｏｓｆｅｔ |
| US08/660,211 US5635742A (en) | 1994-02-02 | 1996-06-03 | Lateral double-diffused mosfet |
Applications Claiming Priority (1)
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| KR100190522B1 (ko) * | 1995-06-09 | 1999-06-01 | 김영환 | 반도체 메모리 집적회로 및 그 제조방법 |
| KR970706614A (ko) * | 1995-07-19 | 1997-11-03 | 롤페스 제이 지 에이 | Hv-ldmost 형의 반도체 소자(semiconductor device of hv-ldmost type) |
| US5838050A (en) * | 1996-06-19 | 1998-11-17 | Winbond Electronics Corp. | Hexagon CMOS device |
| JPH1065146A (ja) * | 1996-08-23 | 1998-03-06 | Rohm Co Ltd | 半導体集積回路装置 |
| US6002156A (en) | 1997-09-16 | 1999-12-14 | Winbond Electronics Corp. | Distributed MOSFET structure with enclosed gate for improved transistor size/layout area ratio and uniform ESD triggering |
| DE69734982D1 (de) * | 1997-10-24 | 2006-02-02 | St Microelectronics Srl | Verfahren zur Integration von MOS-Technologie-Bauelementen mit unterschiedlichen Schwellenspannungen in demselben Halbleiterchip |
| US6104062A (en) * | 1998-06-30 | 2000-08-15 | Intersil Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| JP3679274B2 (ja) | 1999-06-14 | 2005-08-03 | ローム株式会社 | サーマルプリントヘッド及びこのサーマルプリントヘッドを用いたプリンタ |
| US20070042549A1 (en) * | 2000-04-17 | 2007-02-22 | Fairchild Semiconductor Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| FR2826183A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Transistor mos de puissance lateral |
| JP2003060065A (ja) * | 2001-08-09 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置のパターンレイアウト方法 |
| US6555883B1 (en) * | 2001-10-29 | 2003-04-29 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| JP3524908B2 (ja) * | 2002-01-21 | 2004-05-10 | 株式会社半導体理工学研究センター | 半導体装置 |
| US6770935B2 (en) * | 2002-06-11 | 2004-08-03 | Texas Instruments Incorporated | Array of transistors with low voltage collector protection |
| US6753575B2 (en) * | 2002-06-11 | 2004-06-22 | Texas Instruments Incorporated | Tank-isolated-drain-extended power device |
| US6729886B2 (en) | 2002-06-11 | 2004-05-04 | Texas Instruments Incorporated | Method of fabricating a drain isolated LDMOS device |
| DE10243743B4 (de) * | 2002-09-20 | 2010-04-08 | Infineon Technologies Ag | Quasivertikales Halbleiterbauelement |
| US6946706B1 (en) * | 2003-07-09 | 2005-09-20 | National Semiconductor Corporation | LDMOS transistor structure for improving hot carrier reliability |
| JP3681741B2 (ja) | 2004-01-07 | 2005-08-10 | 新電元工業株式会社 | 半導体装置 |
| US20050179111A1 (en) * | 2004-02-12 | 2005-08-18 | Iwen Chao | Semiconductor device with low resistive path barrier |
| FR2880982A1 (fr) * | 2005-01-19 | 2006-07-21 | St Microelectronics Sa | Memoire morte rom integree a haute densite d'acces reduit |
| US7705428B2 (en) * | 2006-03-21 | 2010-04-27 | United Microelectronics Corp. | Varactor |
| TWI347675B (en) * | 2006-12-07 | 2011-08-21 | Vanguard Int Semiconduct Corp | Laterally diffused metal oxide semiconductor transistors |
| JP5360829B2 (ja) * | 2006-12-28 | 2013-12-04 | マーベル ワールド トレード リミテッド | 低オン抵抗のｍｏｓデバイス配置 |
| TWI359490B (en) * | 2008-01-30 | 2012-03-01 | Novatek Microelectronics Corp | Power mos device and layout |
| TWI358813B (en) * | 2008-04-21 | 2012-02-21 | Vanguard Int Semiconduct Corp | Trig modulation electrostatic discharge (esd) prot |
| US8389366B2 (en) | 2008-05-30 | 2013-03-05 | Freescale Semiconductor, Inc. | Resurf semiconductor device charge balancing |
| DE102010001788A1 (de) * | 2010-02-10 | 2011-08-11 | Forschungsverbund Berlin e.V., 12489 | Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit |
| US9224496B2 (en) | 2010-08-11 | 2015-12-29 | Shine C. Chung | Circuit and system of aggregated area anti-fuse in CMOS processes |
| US9824768B2 (en) | 2015-03-22 | 2017-11-21 | Attopsemi Technology Co., Ltd | Integrated OTP memory for providing MTP memory |
| US9070437B2 (en) | 2010-08-20 | 2015-06-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink |
| US9042153B2 (en) | 2010-08-20 | 2015-05-26 | Shine C. Chung | Programmable resistive memory unit with multiple cells to improve yield and reliability |
| US9236141B2 (en) | 2010-08-20 | 2016-01-12 | Shine C. Chung | Circuit and system of using junction diode of MOS as program selector for programmable resistive devices |
| US9711237B2 (en) | 2010-08-20 | 2017-07-18 | Attopsemi Technology Co., Ltd. | Method and structure for reliable electrical fuse programming |
| US10249379B2 (en) | 2010-08-20 | 2019-04-02 | Attopsemi Technology Co., Ltd | One-time programmable devices having program selector for electrical fuses with extended area |
| US9025357B2 (en) | 2010-08-20 | 2015-05-05 | Shine C. Chung | Programmable resistive memory unit with data and reference cells |
| US8830720B2 (en) | 2010-08-20 | 2014-09-09 | Shine C. Chung | Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices |
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| US8854859B2 (en) | 2010-08-20 | 2014-10-07 | Shine C. Chung | Programmably reversible resistive device cells using CMOS logic processes |
| US9251893B2 (en) | 2010-08-20 | 2016-02-02 | Shine C. Chung | Multiple-bit programmable resistive memory using diode as program selector |
| US9019742B2 (en) | 2010-08-20 | 2015-04-28 | Shine C. Chung | Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory |
| US9431127B2 (en) | 2010-08-20 | 2016-08-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices |
| US10923204B2 (en) | 2010-08-20 | 2021-02-16 | Attopsemi Technology Co., Ltd | Fully testible OTP memory |
| US9460807B2 (en) | 2010-08-20 | 2016-10-04 | Shine C. Chung | One-time programmable memory devices using FinFET technology |
| US9496033B2 (en) | 2010-08-20 | 2016-11-15 | Attopsemi Technology Co., Ltd | Method and system of programmable resistive devices with read capability using a low supply voltage |
| US9818478B2 (en) | 2012-12-07 | 2017-11-14 | Attopsemi Technology Co., Ltd | Programmable resistive device and memory using diode as selector |
| US10229746B2 (en) | 2010-08-20 | 2019-03-12 | Attopsemi Technology Co., Ltd | OTP memory with high data security |
| US8923085B2 (en) | 2010-11-03 | 2014-12-30 | Shine C. Chung | Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access |
| US8988965B2 (en) | 2010-11-03 | 2015-03-24 | Shine C. Chung | Low-pin-count non-volatile memory interface |
| US8913449B2 (en) | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
| US9019791B2 (en) | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
| TWI478168B (zh) | 2010-12-08 | 2015-03-21 | Chien Shine Chung | 反熔絲記憶體及電子系統 |
| US10192615B2 (en) | 2011-02-14 | 2019-01-29 | Attopsemi Technology Co., Ltd | One-time programmable devices having a semiconductor fin structure with a divided active region |
| US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
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| US8917533B2 (en) | 2012-02-06 | 2014-12-23 | Shine C. Chung | Circuit and system for testing a one-time programmable (OTP) memory |
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| US9634135B2 (en) * | 2012-03-02 | 2017-04-25 | Microchip Technology Incorporated | Power field effect transistor |
| US9076526B2 (en) | 2012-09-10 | 2015-07-07 | Shine C. Chung | OTP memories functioning as an MTP memory |
| US9183897B2 (en) | 2012-09-30 | 2015-11-10 | Shine C. Chung | Circuits and methods of a self-timed high speed SRAM |
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| US9029940B2 (en) * | 2013-01-18 | 2015-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical tunneling field-effect transistor cell |
| US9673316B1 (en) * | 2013-03-15 | 2017-06-06 | Maxim Integrated Products, Inc. | Vertical semiconductor device having frontside interconnections |
| US9412473B2 (en) | 2014-06-16 | 2016-08-09 | Shine C. Chung | System and method of a novel redundancy scheme for OTP |
| US11062786B2 (en) | 2017-04-14 | 2021-07-13 | Attopsemi Technology Co., Ltd | One-time programmable memories with low power read operation and novel sensing scheme |
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| US10147796B1 (en) * | 2017-05-26 | 2018-12-04 | Stmicroelectronics Design And Application S.R.O. | Transistors with dissimilar square waffle gate patterns |
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|---|---|---|---|---|
| GB8615674D0 (en) * | 1986-06-26 | 1986-07-30 | Mansfield P | Electrical coils |
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| US5004705A (en) * | 1989-01-06 | 1991-04-02 | Unitrode Corporation | Inverted epitaxial process |
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