KR100856325B1 - 반도체 소자의 절연막 및 그 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000012212 insulator Substances 0.000 title 1
- 238000005530 etching Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- 238000007517 polishing process Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 123
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 239000011229 interlayer Substances 0.000 abstract description 9
- 238000011161 development Methods 0.000 abstract description 3
- 239000003989 dielectric material Substances 0.000 abstract description 3
- 239000002184 metal Substances 0.000 description 26
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 저유전율의 층간 절연막을 형성하는 반도체 소자의 절연막 및 그 형성 방법에 관한 것이다.
본 발명은 반도체 소자에 있어서, 층간 절연막에 공기층을 형성하여 유전율을 낮출수 있어 RC 값을 줄일 수 있으므로 소자의 전기적 특성을 향상시킬 수 있으며 반도체 소자의 전력 효율을 개선할 수 있다.
또한, 본 발명은 초고집적 반도체 소자에 있어서, 기존의 공정 용이성이 뛰어난 저유전물질을 이용하고 그 내부에 공기층을 형성함으로써 유전율을 낮출 수 있으므로 효용성이 뛰어나고 개발 및 제조 비용을 절감할 수 있다.
또한, 본 발명은 공기층을 절연막 내부에 인위적으로 형성함으로써 후속 공정 등에 의한 데미지(damage)를 방지할 수 있어 생산 수율을 증가시킬 수 있다.
공기층, 저유전율, 절연막
Description
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 절연막 형성 공정을 보여주는 순서도.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 절연막 형성 공정을 보여주는 순서도.
<도면의 주요부분에 대한 부호 설명>
100, 200 : 반도체 기판 111, 211 : 하부 금속 패턴
121, 221 : 제 1 절연막 122 : 222 : 제 2 절연막
123, 223 : 제 3 절연막 130, 230 : 식각 정지막
135, 235 : 공기층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 저유전율의 층간 절연막을 형성하는 반도체 소자의 절연막 및 그 형성 방법에 관한 것이다.
최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비 약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.
최근들어 반도체 소자는 더욱더 집적도를 높이기 위한 방식으로 다층으로 된 구조의 각 층에 금속 배선을 형성하거나, 동일 층상에서 금속 배선과 금속 배선 사이의 간격을 좁게 하는 방식의 구조를 채택하고 있다.
그러나 이렇게 금속 배선 사이의 간격이 좁아지면서 동일 층상에서 서로 인접한 금속 배선 사이 또는 상하로 인접한 각 금속 배선층 사이에 존재하는 기생 저항 및 기생 캐패시턴스가 가장 중요한 문제로 대두되고 있다.
초 고집적 반도체 소자의 경우에는 다층 금속 배선 구조에 존재하는 기생 저항 및 기생 캐패시턴스 성분들은 RC(Resistance Capacitance, 이하 RC)에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 특성을 열화시키고, 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.
따라서, 초 고집적 반도체 소자에 있어서 RC 값이 작은 다층 금속 배선 기술을 개발하는 것이 매우 중요한 문제이다. RC가 작은 고성능의 다층 금속 배선 구조를 형성하기 위해서는 비저항이 낮은 금속을 사용하여 배선층을 형성하거나, 유전율이 낮은 절연막을 사용할 필요가 있다.
그러나, 캐패시턴스를 줄이기 위한 낮은 유전상수(K)를 갖는 물질, 예를 들면 기존의 USG(undoped silicate glass)막, 이보다 더 낮은 유전율을 가지는 FSG(fluorine silicate glass) 등이 있으며, 이보다 유전율이 더 낮은 SiC 계열의 낮은 유전상수 물질에 대한 연구가 진행되고는 있으나 이는 실제 공정 상에 많은 어려움이 있다.
상기 기존에 공인된 물질인 FSG는 유전율을 더 낮추기 위하여 F의 농도를 더 증가시켜야 하는데, 이 경우 FSG막의 물성을 관리하기가 어려워지고 상부 금속(top metal)에 부식을 일으키는 등의 문제점이 있다.
본 발명은 반도체 소자의 제조 방법에서, 층간 절연막에 공기층을 형성하여 금속 배선층 사이에 존재하는 기생 저항 및 기생 캐패시턴스를 낮춤으로써 초 고집적 반도체 소자를 개발할 수 있는 반도체 소자의 절연막 및 그 형성 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 절연막은, 하부 패턴이 형성된 기판 상에 형성되어 골과 마루가 형성된 제 1 절연막과; 상기 제 1 절연막의 골을 따라 형성된 식각 정지막과; 상기 식각 정지막의 양 옆에 형성된 공기층과; 상기 식각 정지막 상부에 형성된 제 2 절연막과; 상기 제 1, 2 절연막 상에 형성된 제 3 절연막을 포함하는 것을 특징으로 한다.
상기 식각 정지막은 실리콘 질화막인 것을 특징으로 한다.
상기 식각 정지막의 두께는 300Å~700Å의 두께로 형성된 것을 특징으로 한다.
상기 제 2 절연막은 상부가 평탄한 것을 특징으로 한다.
상기 제 1 절연막의 마루는 상기 제 3 절연막과 접촉된 것을 특징으로 한다.
상기 공기층의 형상은 상부에서 하부로 경사지게 형성된 것을 특징으로 한다.
상기 공기층은 상기 식각 정지막의 언더컷(undercut)인 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 절연막 형성 방법은, 하부 패턴이 형성된 기판 상에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막의 굴곡을 따라 식각 정지막을 형성하는 단계와; 상기 식각 정지막 상에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막을 식각하여 상기 식각 정지막의 일부를 노출시키는 단계와; 상기 노출된 식각 정지막을 습식 식각하여 상기 식각 정지막에 언더컷된 공기층을 형성하는 단계와; 상기 식각 정지막 상에 제 3 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2 절연막은 화학적기계적연마 공정에 의해서 식각되는 것을 특징으로 한다.
상기 제 2 절연막은 습식 식각되는 것을 특징으로 한다.
상기 제 1 절연막은 PECVD 또는 HDP-CVD로 증착되는 것을 특징으로 한다.
상기 식각 정지막은 실리콘 질화막으로 형성하는 것을 특징으로 한다.
상기 식각 정지막에 언더컷된 공기층을 형성하는 단계에 있어서, 상기 식각 정지막은 오버에칭(overetching)되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 제조 방법 을 제공하는 데 목적이 있다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 절연막 형성 공정을 보여주는 순서도이다.
도 1a에 도시된 바와 같이, 반도체 기판(110) 상에 하부 금속 패턴(111)이 형성되어 있다.
상기 반도체 기판(110) 상에 형성된 하부 금속 패턴(111)은 절연막을 사이에 두고 다층으로 적층되는 금속 배선일 수도 있고, 실리콘 기판 상에 형성되는 게이트 패턴일 수도 있다.
상기 반도체 기판(110) 상에 형성된 하부 금속 패턴(111) 상에 CVD(chemical vapor deposition) 방법으로 제 1 절연막(121)을 형성한다.
상기 제 1 절연막(121)은 PECVD(plasma enhanced chemical vapor deposition)방법으로 FSG(fluorinated- silicate-glass) 등의 저 유전율을 갖는 물질을 증착하여 형성한다.
상기 제 1 절연막(121)은 4000Å~5000Å의 두께로 형성한다.
이때, 상기 제 1 절연막(121)은 하부 금속 패턴(111)의 단차에 의해 골과 마루를 가지며 굴곡지게 형성된다.
이후, 도 1b에 도시된 바와 같이, 상기 제 1 절연막(121) 상에 식각 정지막(130)으로서 실리콘 질화막(SiNx)을 형성한다.
이때, 상기 실리콘 질화막은 300Å~700Å의 두께로 형성한다.
상기 식각 정지막(130)은 상기 제 1 절연막(121)의 굴곡을 따라 골과 마루를 가지며 형성된다.
이후, 상기 실리콘 질화막 상에 PECVD 방법으로 FSG 등의 저 유전율을 갖는 물질을 증착하여 제 2 절연막(122)을 형성한다.
상기 제 2 절연막(122)은 상기 제 1 절연막(121)과 상기 식각 정지막(130)의 굴곡을 따라 형성된다.
이후, 상기 제 2 절연막(122)은 화학적기계적연마 공정에 의해서 평탄화가 이루어지며 식각된다.
도 1c에 도시된 바와 같이, 상기 제 2 절연막(122)은 상기 식각 정지막(130)이 드러나는 지점을 엔드 포인트(end point)로 검출하여 화학적기계적연마를 멈춘다.
상기 식각정지막(130)은 상기 제 1 절연막(121)의 굴곡을 따라 골과 마루를 가지며 형성되어 있으므로, 상기 화학적기계적연마에 의해 드러난 부분은 굴곡진 식각 정지막(130)의 마루가 된다.
이때, 상기 식각 정지막(130)과 상기 제 2 절연막(122)의 고선택비에 의해 오버에칭될 수 있으며 상기 제 2 절연막(122)이 더 연마되고 상기 식각 정지막(130)이 돌출되어 노출될 수도 있다.
이후, 도 1d에 도시된 바와 같이, 상기 화학적기계적연마된 제 2 절연막(122)에 의해 노출된 식각 정지막(130)은 습식 식각 공정에 의해 제거되어 제 1 절연막(121)을 노출한다.
이때, 상기 식각 정지막(130)인 실리콘 질화막의 식각액(etchant)으로서 인 산(H3PO4) 등을 사용할 수 있다.
상기 습식 식각은 등방성 식각으로서 오버에칭시에 언더컷(undercut)이 발생하게 된다.
따라서, 상기 제 2 절연막(122) 하부에 형성된 식각 정지막(130)은 언더컷(A) 식각되어 동굴 형태의 공간이 형성된다.
그런데, 상기 식각 정지막(130)은 마루 부분이 노출되어 식각된 것이고, 언더컷(A) 되는 위치의 식각 정지막(130)은 골쪽으로 굴곡지어 내려가는 부분이므로 상기 식각액에 의해 더욱 식각이 이루어져 언더컷(A)이 크게 발생하게 된다.
상기 식각 정지막(130)의 습식 식각 공정에서 식각액(etchant)과 식각 시간(etching time), 식각률(etch rate)을 조절하여 다양한 크기의 공기층(135)을 형성할 수 있다.
그리고, 상기 식각 정지막(130)은 상기 제 2 절연막(122) 하부에 남아 있다.
이후, 도 1e에 도시된 바와 같이, 상기 제 1, 2 절연막(121, 122) 상부에 제 3 절연막(123)을 형성한다.
상기 제 3 절연막(123)은 PECVD 방법으로 FSG 등의 저 유전율을 갖는 물질을 증착하여 형성하며, 이때, 상기 제 3 절연막(123)은 4000Å~5000Å의 두께로 형성한다.
이때, 상기 제 3 절연막(123)은 거의 굴곡이 없이 평탄하게 형성될 수 있다.
그리고, 상기 제 3 절연막(123)은 상기 식각 정지막(130)에 동굴 형태로 형 성된 언더컷(A) 영역은 협소하고 굴곡을 따라 기울어져 형성되어 있으므로 매립되지 않으므로 공기층(135)이 형성된다.
상기 공기층(135)은 하부 금속 패턴(111)의 양측 상부에 한 쌍으로 형성된다.
이와 같이, 제 1 내지 제 3 절연막(121, 122, 123)으로 이루어진 층간 절연막 내부에 다수의 공기층(135)이 형성되며, 공기의 유전율이 1 이어서 그 값이 매우 작으므로 초 고집적 반도체 소자에 있어서 다층 컨택구조에서 발생하는 기생 캐패시턴스를 획기적으로 줄일 수 있게 된다.
또한, 본 발명은 반도체 소자에 있어서, 층간 절연막의 유전율을 낮출수 있어 RC 값을 줄일 수 있으므로 소자의 전기적 특성을 향상시킬 수 있으며 반도체 소자의 전력 효율을 개선할 수 있다.
그리고, 본 발명은 초고집적 반도체 소자에 있어서, 기존의 공정 용이성이 뛰어난 저유전물질을 이용하고 그 내부에 공기층을 형성함으로써 유전율을 낮출 수 있으므로 효용성이 뛰어나고 개발 및 제조 비용을 절감할 수 있다.
또한, 본 발명은 공기층을 절연막 내부에 인위적으로 형성함으로써 후속 공정 등에 의한 데미지(damage)를 방지할 수 있어 생산 수율을 증가시킬 수도 있다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 절연막 형성 공정을 보여주는 순서도이다.
도 2a에 도시된 바와 같이, 반도체 기판(210) 상에 하부 금속 패턴(211)이 형성되어 있다.
상기 반도체 기판(210) 상에 형성된 하부 금속 패턴(211)은 절연막을 사이에 두고 다층으로 적층되는 금속 배선일 수도 있고, 실리콘 기판 상에 형성되는 게이트 패턴일 수도 있다.
상기 반도체 기판(210) 상에 형성된 하부 금속 패턴(211) 상에 금속 패턴 사이의 공간을 채울 수 있는 갭-필(gap fill)능력이 우수한 고밀도 플라즈마 화학 기상 증착법(High Density Plasma-Chemical Vapor Deposition; 이하 HDP-CVD라함)에 제 1 절연막(221)을 형성한다.
상기 제 1 절연막(221)은 FSG(fluorinated- silicate-glass) 등의 저 유전율을 갖는 물질을 4000Å~5000Å의 두께로 형성한다.
상기 HDP-CVD는 종래의 PECVD 보다 높은 이온화 효율을 갖도록 전기장과 자기장을 인가하여 높은 밀도의 플라즈마 이온을 형성, 소스 가스를 분해하여 웨이퍼 상에 절연막을 증착하는 방식으로, 플라즈마를 발생시키는 소스 전원과 함께 웨이퍼 상에 증착된 절연막을 에칭시키는 바이어스 전원을 절연막이 증착되는 중에 인가함으로써, 절연막의 증착과 절연막의 스퍼터 에칭을 동시에 진행한다.
이때, 상기 HDP-CVD는 사일렌 가스(SiH4)와 산소(O)가스 또는 SiF4 가스를 사용하여 절연막의 증착(deposition)이 이루어지며, 아르곤(Ar) 가스를 사용하여 절연막의 스퍼터링 식각(sputtering etching)이 이루어진다.
따라서, 상기 HDP-CVD에 의해 형성된 제 1 절연막(221)은 증착과 식각이 동시에 일어나 형성되므로 그 프로파일이 상기 하부 금속 패턴(211) 상에는 뾰족한 침탑형상의 굴곡으로 형성된다.
이후, 상기 제 1 절연막(221) 상에 식각 정지막(230)으로서 실리콘 질화막(SiNx)을 형성한다.
이때, 상기 실리콘 질화막은 300Å~700Å의 두께로 형성한다.
상기 식각 정지막(230)은 상기 제 1 절연막(221)의 침탑 형상의 굴곡을 따라 골과 마루를 가지며 형성된다.
이후, 상기 실리콘 질화막 상에 PECVD 방법으로 FSG 등의 저 유전율을 갖는 물질을 증착하여 제 2 절연막(222)을 형성한다.
상기 제 2 절연막(222)은 상기 제 1 절연막(221)과 상기 식각 정지막(230)의 굴곡을 따라 형성된다.
이후, 상기 제 2 절연막(222)은 화학적기계적연마 공정에 의해서 평탄화가 이루어지며 식각된다.
상기 제 2 절연막(222)은 상기 식각 정지막(230)이 드러나는 지점을 엔드 포인트(end point)로 검출하여 화학적기계적연마를 멈춘다.
한편, 상기 제 2 절연막(222)은 습식 식각 공정으로 상기 식각 정지막(230)과 고선택비를 가지는 식각액으로 상기 제 2 절연막(222)을 식각한다.
따라서, 상기 화학적기계적연마 또는 습식 식각에 의해 드러난 부분은 침탑 형상의 식각 정지막(230)의 마루가 된다.
상기 식각 정지막(230)과 상기 제 2 절연막(222)의 고선택비에 의해 상기 제 2 절연막(222)이 더 식각되어 상기 식각 정지막(230)이 돌출될 수 있다.
이때, 식각되어 남은 제 2 절연막(222)은 상기 침탑 형상의 굴곡 사이의 골에 형성되어 있다.
이후, 도 2b에 도시된 바와 같이, 상기 제 2 절연막(222)에 의해 노출된 식각 정지막(230)은 습식 식각 공정에 의해 제거되어 제 1 절연막(221)을 노출한다.
이때, 상기 식각 정지막(230)인 실리콘 질화막의 식각액(etchant)으로서 인산(H3PO4) 등을 사용할 수 있다.
상기 습식 식각은 등방성 식각으로서 오버에칭시에 언더컷(undercut)(A)이 발생하게 된다.
따라서, 상기 제 2 절연막(222) 하부에 형성된 식각 정지막(230)은 언더컷(A) 식각되어 동굴 형태의 공간이 형성되는데, 상기 식각 정지막(230)은 제 1 절연막(221)의 급격히 경사진 슬로프를 따라 형성되어 있으므로, 상기 급격히 경사진 부분에서 상기 식각액에 의해 상기 식각 정지막이 더욱 식각이 이루어져 언더컷(A)이 크게 발생하게 된다.
그리고, 상기 습식 식각된 식각 정지막(230)은 상기 제 2 절연막(222) 하부에 남아 있다.
이후, 도 2c에 도시된 바와 같이, 상기 제 1, 2 절연막(221, 222) 상부에 제 3 절연막(223)을 형성한다.
상기 제 3 절연막(223)은 PECVD 방법으로 FSG 등의 저 유전율을 갖는 물질을 증착하여 형성하며, 이때, 상기 제 3 절연막(223)은 4000Å~5000Å의 두께로 형성 한다.
그리고, 상기 제 3 절연막(223)은 상기 식각 정지막(230)에 동굴 형태로 형성된 언더컷(A) 영역은 협소하여 상기 제 3 절연막 물질이 매립되지 않으므로 공기층(235)이 형성된다.
상기 공기층(235)은 하부 금속 패턴(211)의 양측 상부에 한 쌍으로 형성된다.
이와 같이, 제 1 내지 제 3 절연막으로 이루어진 층간 절연막 내부에 다수의 공기층이 형성되므로 층간 절연막의 유전율을 크게 낮출 수 있어 절연막의 기생 캐패시턴스를 획기적으로 줄일 수 있게 된다.
본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 절연막 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 반도체 소자에 있어서, 층간 절연막의 유전율을 낮출수 있어 RC 값을 줄일 수 있으므로 소자의 전기적 특성을 향상시킬 수 있으며 반도체 소자의 전력 효율을 개선할 수 있는 제 1의 효과가 있다.
또한, 본 발명은 초고집적 반도체 소자에 있어서, 기존의 공정 용이성이 뛰어난 저유전물질을 이용하고 그 내부에 공기층을 형성함으로써 유전율을 낮출 수 있으므로 효용성이 뛰어나고 개발 및 제조 비용을 절감할 수 있는 제 2의 효과가 있다.
또한, 본 발명은 공기층을 절연막 내부에 인위적으로 형성함으로써 후속 공정 등에 의한 데미지(damage)를 방지할 수 있어 생산 수율을 증가시키는 제 3의 효과가 있다.
Claims (13)
- 하부 패턴이 형성된 기판 상에 형성되어 골과 마루가 형성된 제 1 절연막과;상기 제 1 절연막 위에 형성되고, 골의 상측 부분을 이루는 상기 제1 절연막을 노출시키는 식각 정지막과;상기 제1 절연막을 노출시키는 상기 식각 정지막 부분에 형성된 공기층과;상기 식각 정지막 상부에 형성된 제 2 절연막과;상기 제 1, 2 절연막 상에 형성된 제 3 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 절연막.
- 삭제
- 제 1항에 있어서,상기 식각 정지막의 두께는 300Å~700Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 절연막.
- 제 1항에 있어서,상기 제 2 절연막은 상부가 평탄한 것을 특징으로 하는 반도체 소자의 절연막.
- 제 1항에 있어서,상기 제 1 절연막의 마루는 상기 제 3 절연막과 접촉된 것을 특징으로 하는 반도체 소자의 절연막.
- 제 1항에 있어서,상기 공기층의 형상은 상부에서 하부로 경사지게 형성된 것을 특징으로 하는 반도체 소자의 절연막.
- 제 1항에 있어서,상기 공기층은 상기 식각 정지막의 언더컷(undercut)인 것을 특징으로 하는 반도체 소자의 절연막.
- 하부 패턴이 형성된 기판 상에 제 1 절연막을 형성하는 단계와;상기 제 1 절연막의 굴곡을 따라 식각 정지막을 형성하는 단계와;상기 식각 정지막 상에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막을 식각하여 상기 식각 정지막의 일부를 노출시키는 단계와;상기 노출된 식각 정지막을 습식 식각하여 상기 식각 정지막에 언더컷된 공기층을 형성하는 단계와;상기 식각 정지막 상에 제 3 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
- 제 8항에 있어서,상기 제 2 절연막은 화학적기계적연마 공정 또는 습식 식각 공정에 의해서 식각되는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
- 삭제
- 제 8항에 있어서,상기 제 1 절연막은 PECVD 또는 HDP-CVD로 증착되는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
- 삭제
- 제 8항에 있어서,상기 식각 정지막에 언더컷된 공기층을 형성하는 단계에 있어서,상기 식각 정지막은 오버에칭(overetching)되는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133396A KR100856325B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 절연막 및 그 형성 방법 |
| US11/611,711 US7678661B2 (en) | 2005-12-29 | 2006-12-15 | Method of forming an insulating layer in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133396A KR100856325B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 절연막 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070070637A KR20070070637A (ko) | 2007-07-04 |
| KR100856325B1 true KR100856325B1 (ko) | 2008-09-03 |
Family
ID=38263762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050133396A KR100856325B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 절연막 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7678661B2 (ko) |
| KR (1) | KR100856325B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9293585B2 (en) | 2013-03-11 | 2016-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device structure and method of forming same |
| TWI517439B (zh) * | 2013-08-13 | 2016-01-11 | 隆達電子股份有限公司 | 發光二極體結構、發光二極體基板及其製作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020010807A (ko) * | 2000-07-31 | 2002-02-06 | 박종섭 | 반도체소자의 층간절연막 형성 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645327A (ja) * | 1991-01-09 | 1994-02-18 | Nec Corp | 半導体装置の製造方法 |
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-
2005
- 2005-12-29 KR KR1020050133396A patent/KR100856325B1/ko not_active IP Right Cessation
-
2006
- 2006-12-15 US US11/611,711 patent/US7678661B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020010807A (ko) * | 2000-07-31 | 2002-02-06 | 박종섭 | 반도체소자의 층간절연막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7678661B2 (en) | 2010-03-16 |
| US20070166984A1 (en) | 2007-07-19 |
| KR20070070637A (ko) | 2007-07-04 |
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|
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