JP2007521630A - 集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法 - Google Patents

集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法 Download PDF

Info

Publication number
JP2007521630A
JP2007521630A JP2005507461A JP2005507461A JP2007521630A JP 2007521630 A JP2007521630 A JP 2007521630A JP 2005507461 A JP2005507461 A JP 2005507461A JP 2005507461 A JP2005507461 A JP 2005507461A JP 2007521630 A JP2007521630 A JP 2007521630A
Authority
JP
Japan
Prior art keywords
openings
etching
depth
opening
lag
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005507461A
Other languages
English (en)
Inventor
ヘリグ ケイ
アミンプール マスード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/US2003/020872 external-priority patent/WO2004006261A2/en
Priority claimed from PCT/US2003/021282 external-priority patent/WO2004013908A1/en
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2007521630A publication Critical patent/JP2007521630A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Static Random-Access Memory (AREA)

Abstract

集積回路を形成するための方法（６００）は、第１半導体基板（２０２）上の半導体デバイス（３１７）表面上の誘電材（３２２）における第１深さに第１開口部（２２８）、（３３８）、（４０２）をエッチングし、第１半導体基板（２０２）表面上の誘電材（３２２）において第２深さに第２開口部（２３０）、（３４０）、（４０４）をエッチングする。第１開口部（２２８）、（３３８）、（４０２）、及び第２開口部（２３０）、（３４０）、（４０４）は、エッチングラグに起因してほぼ同時に第１及び第２深さにエッチングするためにそれぞれ異なってサイズされる。第１開口部（２２８）、（３３８）、（４０２）、及び第２開口部（２３０）、（３４０）、（４０４）は、導電材で充填される。

Description

本発明は、概して、集積回路に関し、より具体的には、誘電層の下の活性領域に至るまで形成されるコンタクトを製造するための方法に関する。
コンピュータ、ラジオ、テレビ、携帯電話等のような大部分の電子デバイスにおいて、集積回路が用いられている。これらの集積回路の中核となるのは、トランジスタ、ダイオード、キャパシタ等の半導体デバイスである。この半導体デバイスは、概して、半導体基板上に形成され、絶縁材料、又は誘電材料によって、覆われている。
例えば、トランジスタは、半導体基板に、離間されたソース／ドレイン領域を埋め込むことによって、又、ソース／ドレイン領域間のスペース上の半導体基板表面にコントロールゲートを形成することによって形成される。その後、誘電層がトランジスタ表面上にデポジットされる。電気的接続がソース／ドレイン領域とコントロールゲート領域に行われなければならないので、コントロールゲート表面と半導体基板表面に誘電層を介して、金属コンタクトが形成される。コントロールゲートの表面と半導体基板の表面は、誘電層において異なる層にあることから、このコンタクトは、多層コンタクトと称され、より具体的には、２レベルコンタクトと称される。
エレクトロニクス業界では、単一回路上に益々多くの数の半導体デバイスを形成することが求められているので、製造者側も、デバイス形状又はフィーチャのサイズを減少することによってデバイスを縮小するために、より優れた方法を求めている。
デバイス形状を縮小するための一つの新しいテクノロジーは、“シリコン・オン・インシュレータ”又は、ＳＯＩテクノロジーと呼ばれる。ＳＯＩテクノロジーは、半導体基板における絶縁層上の半導体材料層に半導体デバイスを形成することに係わる。ＳＯＩ構造の一般的な実施形態は、基板シリコンにおける二酸化シリコン絶縁層上を覆うシリコンのシングル活性層である。
ＳＯＩテクノロジーにおいて、コントロールゲート表面とシリコン活性層表面の下の層にある基板シリコンに追加のコンタクトが求められている。従って、ＳＯＩテクノロジーは、３層コンタクトであるマルチレベルコンタクトを要する。
ＳＯＩテクノロジーでは、多層コンタクトを形成することにおいて、同じ直径を有するためにパターン化されるコンタクトホールによるエッチングプロセスが用いられる。誘電層を貫通したエッチングは、活性シリコンよりも先に、かつ、比較的深い基板シリコンよりも相当前に、最も浅い層又はゲートの表面に到達する。エッチングプロセスの継続時間は、最も深い基板シリコンに達するために十分なものとしなければならないので、最も浅い層において重大なオーバーエッチングが生じる。オーバーエッチングを減少するために下地層又はエッチング停止層が、複数のゲート、ソース／ドレイン領域、及び基板シリコンに与えられる。この下地層は、エッチング停止誘電層か又はゲート材料（シリコン／金属）かの何れかであり、又、基板シリコン（活性基板及び／又はＳＯＩ基板）である。
しかし、エッチングに対する下地層の耐性又は選択性は、限定されている。結果として、オーバーエッチングの持続時間が長くなり、下地層の相当な部分が除去される。下地層の求められる膜厚は、選択性に関連する最大オーバーエッチング率と下地層のエッチング率によって決められる。多層コンタクトは、単一層コンタクトより相当なオーバーエッチングを必要とする。
残念なことに、幾何形状の見地から、いずれの下地層においても膜厚が制限される。これは、相当に高いゲート密度を備えたＣＭＯＳテクノロジーに関して特にあてはまる。２つのゲート間に活性シリコンへのコンタクトが頻繁に形成されるので、下地層の膜厚は、コンタクトが形成されるゲートの周りのゲートサイドウォールスペーサ間のスペースの半分より薄くなければならない。もし下地層の膜厚がスペースの半分より大きければ、２つのゲートの下地層は“結合（マージ）”し、下地層の膜厚が厚く形成されて、適切なエッチングが阻止される。
また、残念なことに、所定の下地層膜厚に対するエッチング要求が、幾何形状の見地から許容される最大下地層の膜厚より高い場合、多層コンタクトをシングルエッチングプロセスで形成することはできない。これにより、異なる層のコンタクトに関して複数のエッチング及び別々のパターニングを要求される。例えば、２つの別々のパターニングステップが求められる場合、浅いコンタクトに関してマスキングし、エッチングを行い、比較的深いコンタクトに関してマスキングし、エッチングを行うことが必要となる。これは、プロセスの複雑性とコストを増加することになる。
安全なプロセスマージンでエッチングを実行可能にするために最大膜厚の下地層を用いることが望ましいものの、問題も生じる。この下地層には通常、プリメタル誘電層より比較的高い誘電率を有する、窒化シリコンと酸窒化シリコンのような材料が用いられる。この結果として、ゲートからコンタクト、ゲートからフリンジング、及びゲートから第１メタルのようなエリアにおける寄生キャパシタンスの増加を生じる。
ある種のＳＯＩテクノロジーにおいて、下地層は用いられない。これらの状況では、多層コンタクトのエッチング中、活性シリコンに重大なオーバーエッチングが生じ、特に、基板シリコンにまで生じる。シリコンに対する選択性は限られているので、これが結果として活性シリコンへのエッチングを生じさせる。ソース／ドレイン領域がショートすることを回避するために、エッチングの精密なコントロールが求められる。これは、比較的大きなプロセスコントロールとコストの増加を要する。
ＳＯＩテクノロジーは、改善されたデバイス絶縁、減少された領域、及び寄生キャパシタンス、低電力、向上されたパフォーマンスの保証を提示するが、上述した問題がこの保証の実現を阻止する。これらの問題を解決するための解決方法が長い間求められていたが、当業者にとってずっと実現されなかった。
本発明は、第１半導体基板上の半導体デバイス表面上の誘電材における第１開口部を第１深さにエッチングし、第１半導体基板上に誘電材における第２開口部を第２深さにエッチングすることを含む、集積回路を形成するための方法を提供する。第１及び第２開口部は、エッチングラグに起因してほぼ同時に、対応する第１及び第２深さにエッチングするように異なってサイズされる。第１及び第２開口部は、導電材で充填される。この方法は、結果として、改善されたデバイス絶縁、減少された領域、及び寄生キャパシタンス、低電力需要、向上されたパフォーマンス、同様に比較的少ないプロセスコントロール要求と製造コストの削減を提供する。
本発明のある種の実施形態では、上述したものに加えた又は替えた、他の利点を有する。
これらの利点は、添付した図面を参照して以下の詳細の説明を読むことによって、当業者にとって明らかになろう。
発明者は、多層コンタクトの課題を研究中、意に反する現象が有益に利用可能であることを発見した。“アスペクト比依存のエッチング”(ＡＲＤＥ:Aspect-Ratio Dependent Etching)と呼ばれる現象により、誘電層を異なるレートでエッチングするためにフォトレジストに異なるサイズフィーチャが得られる。ある種のプロセス条件では、開口部がより小さいフィーチャは、開口部がより大きいフィーチャよりもエッチング速度が遅くなり、又、他のプロセス条件下では、開口部の大きい方が、開口部の小さい方のフィーチャよりもエッチング速度が遅くなる。
例えば、プラズマドライエッチングを実行するためにプラズマリアクターにおけるリアクティブ・イオン・エッチング（ＲＩＥ：Reactive Ion Etch）を用いるとき、特に（フォトレジストにおける開口部）フィーチャサイズが、
Figure 2007521630
 より下であれば、“ＲＩＥラグ”又はエッチングラグとして知られる現象が発生する。ＲＩＥラグによって、誘電材において開口部が比較的小さいフィーチャのエッチング速度は、大きな開口部を有するフィーチャより遅くなる。各エッチングステップでは、概して、フィーチャサイズに係わらず単一の深さにエッチングすることが意図されているので、これは意図に反することになる。現在では、当業者は、エッチングプロセスがＲＩＥラグを最小限に抑えることによって、最適化されなければならないことを教示している。最小限に抑えられたＲＩＥラグのプラズマドライエッチングプロセスを最適化するとき、通常、例えば、エッチング停止層に対する選択性を低減することが行われなければならないような、ある種のトレードオフが存在する。
本文に用いられている“水平（horizontal）”とは、その方向性に係わらず、従来の面、ウェーハ又は基板の表面に平行な面として定義される。“垂直（vertical）”とは、上記で定義されたような水平面に垂直である方向性を称する。“上（on）”、“上方（above）”、“下方（below）”、（“サイドウォール：sidewall”における）“サイド（side）”、“より高い（higher）”、“より低い（lower）”、“全体に（over）”、“下に（under）”、“浅い（shallow）”及び“深い（deep）”のような用語は、水平面に関して定義される。
本文に用いられている用語“処理あるいはプロセッシング（processing）”は、材料又はフォトレジストのデポジション、パターニング、露光、現像、エッチング、クリーニング、及び／又は記載された構造を形成するために求められる材料又はフォトレジストの除去を含む。
図１に、アスペクト比依存のエッチング（ＡＲＤＥ：Aspect-Ratio Dependent Ecthing）のキャリブレーション構造１００が示される。キャリブレーション誘電材１０２は、その上にデポジットされるフォトレジスト１０４を有する。
フォレジスト１０４は、最小のフォトリソグラフィ直径からこの直径の数倍のサイズの範囲までの複数のフィーチャを形成するよう処理される。例えば、最小直径は、１００ｎｍであり得るし、この範囲は、最大コンタクト半径１０００ｎｍまで拡張し得るだろう。例として、第１開口部１０６、第２開口部１０８、及び第３開口部１１０は、それぞれ対応する第１ディメンション１１２、第２ディメンション１１４、及び第３ディメンション１１６のような複数ディメンションを有することが示される。このフィーチャのディメンションは、第１ディメンション１１２が第２ディメンション１１４より比較的小さくなり、第２ディメンション１１４は第３ディメンション１１６より比較的小さくなるようそのサイズが決定される。即ち、第３ディメンション１１６は、第２ディメンション１１４に比較して大きく、これは第１ディメンション１１２より大きい。
フォトレジストにおけるフィーチャのディメンションは、キャリブレーション誘電材１０２にエッチングされるフィーチャの開始ディメンションを構成する。
エッチングラグの現象が生じる状況では、第１開口部１０６、第２開口部１０８、及び第３開口部１１０は、キャリブレーション誘電材１０２においてそれぞれ対応する第１フィーチャ１１８、第２フィーチャ１２０、及び第３フィーチャ１２２が形成され。一回のエッチング又は一回の期間中、第１フィーチャ１１８、第２フィーチャ１２０、及び第３フィーチャ１２２は、それぞれ対応する第１深さ１２４、第２深さ１２６、及び第３深さ１２８を有する。ＡＲＤＥは概して、非線形な効果を有する。第１ディメンション１１２から第３ディメンション１１６にいくに従ってフィーチャが増大するので、深さは第１深さ１２４から第３深さ１２８まで増大する。即ち、フィーチャが大きいほど、より高速でエッチングがなされ、同時に深さもより深くまで達する。
コンタクト開口部は、様々なコンフィギュレーションをとることが可能であるが、このフィーチャが円筒形状のコンタクト開口部であれば、フォトレジスト１０４における第１ディメンション１１２、第２ディメンション１１４、及び第３ディメンション１１６は、キャリブレーション誘電材１０２におけるコンタクト開口部の先端の直径になり得る。
大部分のエッチングプロセスでは、このフィーチャは、コンタクトホールのベースがその先端より直径が比較的小さくなるように、キャリブレーション誘電材１０２における深さ方向にテーパ状となる形状とされている。
図２に、本発明に従った２層エッチングコンタクト構造２００を示す。
第１半導体基板２０２又は基板シリコンには、ソース／ドレイン領域２０４、２０６が埋め込まれ、これらソース／ドレイン領域２０４、２０６間のスペース上には、ゲート誘電層２０８が備えられる。ゲート２１０は、ゲート誘電層２０８上にあり、ゲートスペーサ２１２によって囲まれて半導体デバイス２１３の上部分を形成する。下地層２１４は、ゲートスペーサ２１２とゲート２１０を覆うために第１半導体基板２０２表面上に配置される。
下地層２１４表面上にはプリメタル絶縁膜２１６がデポジットされ、フォトレジスト２１８は、プリメタル絶縁膜２１６表面上にデポジットされる。
フォトレジスト２１８には、第１直径２２４及び第２直径２２６を有する第１開口部２２０及び第２開口部２２２を形成する処理が済まされている。一定時間、シングルエッチングプロセスを実行することで、ゲートコンタクト２２８と領域コンタクト２３０が、オーバーエッチングが全くないか、又は最小限のオーバーエッチングの何れかで下地層２１４にほぼ同時に達するように形成される。
実施時において、最初に最小コンタクトの直径が構築される。例えば、ゲートコンタクト２２８の第１直径２２４である。実施時において、この直径の値は、多くの場合、使用されるフォトリソグラフィプロセスにおいて信頼し得る解像度における最小の開口部とされる。最小コンタクト直径は、最も浅いレベルのコンタクトのために用いられる。
第２に、エッチングプロセスのエッチングラグは、図１に示されるキャリブレーション構造１００を用いて決められ、最小直径からこの直径の倍数までのサイズの範囲全体にフィーチャ開口部を形成する。例えば、最小直径は、１００ｎｍであり得るし、この範囲は、１０００ｎｍの最大コンタクト直径まで拡張し得る。
第３に、時間指定されたエッチングが実行され、前述の結果エッチングされた開口部の深さが以下の方程式に従って、エッチングラグを計算するために測定される。
Ｌ＝１−（Ｄmin/Ｄ） （方程式１）
ただし、 Ｌ＝エッチングラグ；
Ｄmin＝最小直径を有するコンタクトの深さ
Ｄ＝異なる直径を有するコンタクトの深さ
上述のエッチングラグは、必ずしも直径と深さに線形であるとは限らない。
第４に、最適なエッチングラグが、方程式に従って集積回路の最終製品に求められる異なるコンタクトの深さに関して計算される。即ち、
Ｌoptimal＝１−（ＣＤshallow/ＣＤＤeep） （方程式２）
ただし、 Ｌoptimal＝最適なエッチングラグ
ＣＤshallow＝最も浅いコンタクトの深さ
ＣＤＤeep＝最も深いコンタクトの深さ
第５に、最小のフィーチャサイズを利用することによって、フィーチャエッチングラグが最適なエッチングラグに最も近似する、求められるエッチングの深さに基づきいてフィーチャ開口部のサイズを選択するために、キャリブレーション構造１００が用いられる。この最適なエッチングラグに最も近似するエッチングラグを与える直径にするために、ある直径が選択される。コンタクト直径をそのように選択することによって、エッチングプロセスが浅いコンタクトと深いコンタクトの双方にほぼ同時に達する。
図３には、本発明に従った、３層エッチングコンタクト構造３００が示される。
第２半導体基板３０２又は基板シリコンは、その上にデポジットされる絶縁層３０４を有し、第１半導体基板３０６又は活性シリコンを含む。この第１半導体基板３０６は、その中にソース／ドレイン領域３０８、３１０を埋め込んでいる。
ソース／ドレイン領域３０８、３１０上及び表面全体にゲート誘電層３１２がある。ゲート３１４がゲート誘電層３１２上の表面に形成され、半導体デバイス３１７の上位部を形成するために周りにゲートスペーサ３１６を有する。トレンチ３１８が絶縁膜３０４及び下地層３２０にエッチングされ、この下地層３２０は、絶縁体層３０４、第１半導体基板３０６、ゲートスペーサ３１６、及びゲート３１４を覆うようデポジットされている。
下地層３２０表面上にはプリメタル絶縁膜３２２がデポジットされる。
フォトレジスト３２４が、プリメタル絶縁層３２２表面上にデポジットされ、第１開口部３２６、第２開口部３２８、及び第３コンタクト開口部３３０を形成するためにプロセスされる。第１開口部３２６、第２開口部３２８、及び第３コンタクト開口部３３０は、対応する第１直径３３２、第２直径３３４、及び第３直径３３６を有する。第１直径３３２は、第２直径３３４より比較的小さく、第２直径３３４は、第３直径３３６より比較的小さい。
３層エッチングコンタクト構造３００は、相当深いコンタクト及び中位深いコンタクトに関して別々に計算される、最適なエッチングラグとコンタクト直径を有する。このコンタクトのサイズを決定する、つまりサイジングすることで、第１コンタクト開口部３３８、第２コンタクト開口部３４０、及び第３コンタクト開口部３４２のそれぞれにおいて、いずれの３つのコンタクト深さそれぞれについても、エッチングプロセスがほぼ同時に下地層３２０に達することを結果として可能にする。それ故、求められるオーバーエッチング量が最小化され、従って、下地層の膜厚を最小限に保持する。
図４には、本発明に従った３レベルエッチングコンタクト構造４００の他の実施形態が示される。図３に示される同様の構成要素は、同様の符号を表す。
３レベルエッチングコンタクト構造４００は、第１コンタクト開口部４０２、第２コンタクト開口部４０４、及び第３コンタクト開口部４０６を有し、対応する第１直径４０８、第２直径４１０、及び第３直径４１２を有する。第１直径４０８と第２直径４１０は同様の直径を有する。第２直径４１０は、第３直径４１２より小さい。第１直径４０８及び第２直径４１０は、回路構築とマスクジェネレーションを単純化するために同様の直径で形成される。同時に、これは集積回路のダイサイズの増大を回避し得る。
第１レベルと第２レベルとの間の距離は、第１レベルと第３レベル距離と比較して小さくされている状態で、エッチングプロセスは、第２コンタクト開口部４０４が下地層３２０に達するまで続けられる。この点において、第１コンタクト開口部４０２と第３コンタクト開口部４０６は、第１オーバーエッチング部４１４と第３オーバーエッチング部４１６によって示されるようにわずかに下地層３２０にオーバーエッチング状態となることが予想される。第１直径４０８と第２直径４１０を同じ直径になる、という利点が得られることから、このようにわずかにオーバーエッチングされることは、許容範囲内であると考慮される。
図５を参照すると、本発明に従って完了された３レベルのエッチングされたコンタクト構造５００が示される。図３に示される同様の構成要素は、同様の符号を有する。
コンタクト開口部３３８、３４０、及び３４２の残りの下地層３２０を除去するために選択的なエッチングが行われた後、これらの開口部は、第１コンタクト５０２、第２コンタクト５０４、及び第３コンタクト５０６を形成するために導電材で充填される。第１コンタクト５０２、第２コンタクト５０４、及び第３コンタクト５０６は、それぞれ対応するゲート３１４、第１半導体基板３０６、及び第２半導体基板３０２と接触している。第１コンタクト５０２、第２コンタクト５０４、及び第３コンタクト５０６は、対応する第１コンタクト直径５０８、第２コンタクト直径５１０、及び第３コンタクト直径５１２を有する。
種々の実施形態において、第１コンタクト５０２、第２コンタクト５０４、及び第３コンタクト５０６は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、これらの合金、及びこれらの化合物のような耐熱材料で構成される。コンタクトが、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、これらの合金、及び１又は１以上の上述した構成要素で構成されている化合物のような高導電材料で構成されている場合、前述した耐火材料は、高導電材料を取り囲むように設けられる。プリメタル絶縁膜３２２は、酸化ケイ素（ＳｉＯｘ）、オルトけい酸テトラエチル（tetraethylorthosilicate：ＴＥＯＳ）、ホウ素リン酸けい酸塩ガラス[borophosphosilicate (ＢＰＳＧ) glass]等のような誘電率４．２〜３．９を有する誘電材で構成されるか、又はフッ化オルトけい酸テトラエチル（fluorinated tetraethylorthosilicate:ＦＴＥＯＳ）、ハイドロゲンシルセスキオキサン（hydrogen silsesquioxane:ＨＳＱ）、ベンゾシクロブテン（benzocyclobutene:ＢＣＢ）、オルトけい酸テトラメチル（tetramethylorthosilicate:ＴＭＯＳ）、オクタメチルシクロテトラシリケート（octamethylcyclotetrasilicate:ＯＭＣＴＳ）、ヘキサメチルジシロキサン（hexamethyldisiloxane：ＨＭＤＳ）、ジアセトキシジターシャリーブトキシシラン（diacetoxyditertiarybutoxysilane:ＤＡＤＢＳ）等のような３．９より低い誘電率を有する低誘電材で構成される。下地層３２０を使用する場合、この下地層は、窒化ケイ素（ＳｉｘＮｘ）、又は酸窒化ケイ素（ＳｉＯＮ）で構成する。
図６を参照すると、本発明に従った集積回路を形成するための方法６００を示すフローチャートが示される。本方法６００は、第１半導体基板上の半導体デバイス表面上の誘電材において第１開口部を第１深さにエッチングするためのステップ６０２を有し、この第１半導体基板表面上の誘電材において第２開口部を第２深さにエッチングするためのステップ６０４を有し、この第１及び第２開口部のそれぞれのサイズは、エッチングラグによって、対応する第１深さと第２深さにほぼ同時にエッチングが到達するように、そのサイズがそれぞれ異なるものとされたものであり、更に、第１及び第２コンタクト開口部を導電材で充填するためのステップ６０６を含む。
本発明は、特定的な最良の形態に関して記載される一方で、当業者であれば、上述した記載から多くの代替実施例、修正、及び改変が明らかになるだろう。従って、そうした代替実施例、修正、及び改変の全部は、包含される請求項の趣旨の範囲内であることが意図されている。本文に記載された又は添付された図面を参照して示された事項の全部は、説明目的のためであり、制限されることは意図されていないと理解されなけらばならない。
エッチング可能な材料でアスペクト比依存エッチング（ＡＲＤＥ）を行うためのキャリブレーション構造の説明図。 本発明に従った２層エッチングコンタクト構造図。 本発明に従った３層エッチングコンタクト構造図。 本発明に従った他の実施例の３層のエッチングされるコンタクト構造図。 本発明に従って完了された３層のエッチングされるコンタクト構造図。 本発明に従って、集積回路を形成するための方法を示すフローチャート。

Claims (10)

  1. 集積回路を形成するための方法（６００）であって、
    第１半導体基板（２０２）上の半導体デバイス（２１３）、（３１７）上の誘電材（２１６）、（３２２）に、第１開口部（２２８）、（３３８）、（４０２）を第１深さにエッチングし、
    前記第１半導体基板（２０２）上の前記誘電材（２１６）、（３２２）に第２開口部（２３０）、（３４０）、（４０４）を第２深さにエッチングし、前記第１開口部（２２８）、（３３８）、（４０２）及び前記第２開口部（２３０）、（３４０）、（４０４）は、エッチングラグによって、エッチングが前記第１及び第２深さにほぼ同時に到達するように、それぞれサイズが異なるものとされ、かつ、
    前記第１開口部（２２８）、（３３８）、（４０２）及び第２開口部（２３０）、（３４０）、（４０４）を導電材で充填する、
    方法。
  2. 前記第１半導体基板（２０２）及び前記半導体デバイス（２１３）、（３１７）表面上に下地層（２１４）、（３２０）をデポジットし、且つ、
    前記第１開口部（２２８）、（３３８）、（４０２）及び第２開口部（２３０）、（３４０）、（４０４）をエッチングすることで下地層（２１４）、（３２０）にまでエッチングする、
    請求項１記載の方法（６００）。
  3. 前記第１開口部（２２８）、（３３８）、（４０２）のエッチングラグに対する前記第２開口部（２３０）、（３４０）、（４０４）のエッチングラグに非線形的な相関関係を有するように、前記第１開口部（２２８）、（３３８）、（４０２）に対しての前記第２開口部（２３０）、（３４０）、（４０４）のサイジングを更に行う、
    請求項１記載の方法（６００）。
  4. 前記第１開口部（２２８）、（３３８）、（４０２）と同じとなるようサイジングされるキャリブレーション開口部（１１８）を含む前記誘電材（１０２）の複数の開口部をエッチングし、前記複数の開口部のエッチングから、複数の深さを測定し、かつ、前記複数の深さに対する前記キャリブレーション開口部（１１８）の比率を１から減算した値に等しくなるように複数エッチングラグを算出することによって、複数の開口部のエッチングラグを決定し、
    前記第２深さに対する前記第１深さの比率を１から減算した値を算出することによって、最適なエッチングラグを決定し、かつ、
    前記最適なエッチングラグに最も近似するエッチングラグを有する前記開口部の前記サイズに基づいて前記第２開口部（２３０）、（３４０）、（４０４）をサイジングする、
    請求項１記載の方法（６００）。
  5. 前記第１半導体基板（３０６）の下の第２半導体基板（２０２）、（３０２）、（３０６）、（２０２）、（３０２）、（３０６）表面上の誘電材（３２２）に、第３開口部（３４２）、（４０６）を対応する第３深さ（１２８）、（１２８）にエッチングし、前記第１開口部、第２開口部、及び第３開口部は、エッチングが対応する第１深さ（１２８）、第２深さ（１２８）及び第３深さ（１２８）にほぼ同時に到達するように異なるサイズとされ、
    前記第３開口部（３４２）、（４０６）は導電材料で充填される、
    請求項１記載の方法（６００）。
  6. 前記第１開口部（２２８）、（３３８）、（４０２）のエッチングラグに対する前記第３開口部（３４２）、（４０６）のエッチングラグに非線形的な相関関係を有するように、前記第３開口部（３４２）、（４０６）を、前記第１開口部（２２８）、（３３８）、（４０２）に対して更にサイジングする、
    請求項５記載の方法（６００）。
  7. 誘電材（１０２）に、前記第１開口部（２２８）、（３３８）、（４０２）と同じとなるようにサイズされるキャリブレーション開口部（１１８）を含む複数の開口部をエッチングし、前記複数の深さを測定し、かつ、前記複数の深さに対する前記キャリブレーション開口部（１１８）の深さの前記比率を１から減算した値と等しい値となるように複数のエッチングラグを算出することで、複数の開口部のエッチングラグを決定し、
    前記第２深さに対する前記第１深さの前記比率を１から減算した値を算出することによって、第１最適エッチングラグを決定し、
    前記第３深さ（１２８）、（１２８）に対する前記第１深さの前記比率を１から減算した値を算出することによって、第２最適エッチングラグを決定し、
    前記第１最適エッチングラグに最も近似するエッチングラグを有する前記開口部の前記サイズに基づいて前記第２開口部（２３０）、（３４０）、（４０４）をサイジングし、
    前記第３最適エッチングラグに最も近似するエッチングラグを有する前記開口部の前記サイズに基づいて前記第３開口部（３４２）、（４０６）をサイジングする、
    請求項５記載の方法（６００）。
  8. 第１半導体基板（３０６）上の半導体デバイス（３１７）上の誘電材（３２２）に、第１開口部（２２８）、（３３８）、（４０２）を第１深さにエッチングし、
    前記第１半導体基板（３０６）表面上の誘電材（３２２）に、第２開口部（２３０）、（３４０）、（４０４）を第２深さにエッチングし、
    前記第１半導体基板（３０６）の下の第２半導体基板（２０２）、（３０２）、（３０６）、（２０２）、（３０２）、（３０６）上の前記誘電材（３２２）に、第３開口部（３４２）、（４０６）を第３深さ（１２８）、（１２８）にエッチングし、前記第１開口部（２２８）、（３３８）、（４０２）及び前記第２開口部（２３０）、（３４０）、（４０４）は、そのサイズが同様とされ、かつ、前記第３開口部（３４２）、（４０６）は、異なるサイズとされて、それぞれ、エッチングが対応する前記第１、第２、及び第３深さに同時に到達するようにされており、
    前記第１、第２、及び第３開口部は、導電材で充填される、
    集積回路を形成するための方法（６００）。
  9. 前記第１半導体基板（２０２）、（３０２）及び第２半導体基板（３０６）と前記半導体デバイス（３１７）の表面上に下地層（２１４）、（３２０）をデポジットし、
    前記第１及び第３開口部をエッチングすることで、前記下地層（２１４）、（３２０）にまでエッチングがなされ、かつ、
    前記第２開口部（２３０）、（３４０）、（４０４）をエッチングすることで、前記下地層（２１４）、（３２０）にまでエッチングがなされる、
    請求項８記載の方法（６００）。
  10. 前記第２開口部（２３０）、（３４０）、（４０４）のエッチングラグに対する前記第３開口部（３４２）、（４０６）のエッチングラグに対して非線形的な相関関係を有するように、前記第２開口部（２３０）、（３４０）、（４０４）に対して前記第３開口部（３４２）、（４０６）をサイジングする、
    請求項８記載の方法（６００）。
JP2005507461A 2003-07-02 2003-12-30 集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法 Pending JP2007521630A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
PCT/US2003/020872 WO2004006261A2 (en) 2002-07-02 2003-07-02 Wordline latching in semiconductor memories
USPCT/US03/20872 2003-07-02
PCT/US2003/021282 WO2004013908A1 (en) 2002-08-02 2003-07-09 Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits
USPCT/US03/21282 2003-07-09
PCT/US2003/041684 WO2005013357A1 (en) 2003-07-02 2003-12-30 Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits

Publications (1)

Publication Number Publication Date
JP2007521630A true JP2007521630A (ja) 2007-08-02

Family

ID=34118088

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005507461A Pending JP2007521630A (ja) 2003-07-02 2003-12-30 集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法

Country Status (7)

Country Link
JP (1) JP2007521630A (ja)
KR (1) KR101029384B1 (ja)
CN (1) CN1802738A (ja)
AU (2) AU2003300120A1 (ja)
DE (1) DE10394263B4 (ja)
GB (1) GB2420015A (ja)
WO (2) WO2005013282A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044589A (ja) * 2009-08-21 2011-03-03 Oki Semiconductor Co Ltd 半導体素子および半導体素子の製造方法
JP2016152275A (ja) * 2015-02-16 2016-08-22 キヤノン株式会社 半導体装置の製造方法
JP2019046834A (ja) * 2017-08-29 2019-03-22 富士電機株式会社 半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11250895B1 (en) 2020-11-04 2022-02-15 Qualcomm Incorporated Systems and methods for driving wordlines using set-reset latches

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315457A (ja) * 1992-05-07 1993-11-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08316320A (ja) * 1995-05-22 1996-11-29 Nec Corp 半導体装置の製造方法
JP2001044441A (ja) * 1999-07-29 2001-02-16 Sony Corp 完全空乏ｓｏｉ型半導体装置及び集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2239541B (en) * 1989-12-29 1994-05-18 Intel Corp Dual port static memory with one cycle read-modify-write operation
US5031141A (en) * 1990-04-06 1991-07-09 Intel Corporation Apparatus for generating self-timing for on-chip cache
JPH0574167A (ja) * 1991-09-17 1993-03-26 Nec Corp 半導体記憶装置
JPH05121369A (ja) * 1991-10-24 1993-05-18 Oki Electric Ind Co Ltd 半導体装置のコンタクトホールエツチング方法
JPH05267251A (ja) * 1992-03-18 1993-10-15 Oki Electric Ind Co Ltd 半導体装置におけるコンタクトホールの形成方法
US5530677A (en) * 1994-08-31 1996-06-25 International Business Machines Corporation Semiconductor memory system having a write control circuit responsive to a system clock and/or a test clock for enabling and disabling a read/write latch
JPH10154752A (ja) * 1996-11-21 1998-06-09 Ricoh Co Ltd 半導体装置の製造方法
US5994780A (en) * 1997-12-16 1999-11-30 Advanced Micro Devices, Inc. Semiconductor device with multiple contact sizes
DE10054109C2 (de) * 2000-10-31 2003-07-10 Advanced Micro Devices Inc Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
JP2003045963A (ja) * 2001-07-30 2003-02-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315457A (ja) * 1992-05-07 1993-11-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08316320A (ja) * 1995-05-22 1996-11-29 Nec Corp 半導体装置の製造方法
JP2001044441A (ja) * 1999-07-29 2001-02-16 Sony Corp 完全空乏ｓｏｉ型半導体装置及び集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044589A (ja) * 2009-08-21 2011-03-03 Oki Semiconductor Co Ltd 半導体素子および半導体素子の製造方法
JP2016152275A (ja) * 2015-02-16 2016-08-22 キヤノン株式会社 半導体装置の製造方法
JP2019046834A (ja) * 2017-08-29 2019-03-22 富士電機株式会社 半導体装置の製造方法
JP7069605B2 (ja) 2017-08-29 2022-05-18 富士電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1802738A (zh) 2006-07-12
DE10394263T5 (de) 2006-04-27
AU2003300120A1 (en) 2005-02-15
GB2420015A (en) 2006-05-10
WO2005013282A1 (en) 2005-02-10
AU2003300121A1 (en) 2005-02-15
GB0601531D0 (en) 2006-03-08
WO2005013357A1 (en) 2005-02-10
KR20060119856A (ko) 2006-11-24
KR101029384B1 (ko) 2011-04-15
DE10394263B4 (de) 2011-05-26

Similar Documents

Publication Publication Date Title
JP4936665B2 (ja) 集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法
JP4347637B2 (ja) トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置
US20070093055A1 (en) High-aspect ratio contact hole and method of making the same
US20210118688A1 (en) Reduction of Line Wiggling
US6444574B1 (en) Method for forming stepped contact hole for semiconductor devices
US20060292775A1 (en) Method of manufacturing DRAM capable of avoiding bit line leakage
US5966632A (en) Method of forming borderless metal to contact structure
JP2004014828A (ja) 半導体装置の製造方法
KR100539444B1 (ko) 반도체 소자의 금속배선 형성방법
JP2007521630A (ja) 集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法
JP3000935B2 (ja) 半導体装置の製造方法
US7648910B2 (en) Method of manufacturing opening and via opening
KR100457044B1 (ko) 반도체 소자의 제조 방법
US6664181B2 (en) Method for fabricating semiconductor device
US7326632B2 (en) Method for fabricating metal wirings of semiconductor device
JP4379245B2 (ja) 半導体装置の製造方法
CN102339791A (zh) 一种半导体器件制作方法
CN102044471A (zh) 互连结构及其形成方法
JP2004072107A (ja) 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法
KR100643567B1 (ko) 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법
KR100265828B1 (ko) 반도체소자 제조방법
US20030045099A1 (en) Method of forming a self-aligned contact hole
KR100636983B1 (ko) 금속층을 식각하는 방법 및 이 방법으로 제조된 반도체 소자
KR20000019171A (ko) 감광성 폴리머를 사용하는 금속배선 형성방법
JP2007142475A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081030

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100526

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100824

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100831

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100922

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100930

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101026

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101102

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110420