CN1802738A - 确定集成电路的接触大小以制造多阶层接触的方法 - Google Patents
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Abstract
一种用于形成集成电路的方法(600)，包括在第一半导体衬底(202)上的半导体器件(317)上方于介电材料(322)中蚀刻第一开口(228)(338)(402)至第一深度，并且在该第一半导体衬底(202)上方于该介电材料(322)中蚀刻第二开口(230)(340)(404)至第二深度。第一及第二开口(228)(338)(402)(230)(340)(404)的大小不同，以便由于蚀刻滞后的原因而在大约相同的时间内分别蚀刻至该第一及第二深度。该第一及第二开口(228)(338)(402)(230)(340)(404)填充有导电材料。
Description
技术领域
本发明一般涉及集成电路，尤其涉及向下形成至在介电层之下的有源区域(active regions)的接触。
背景技术
在诸如计算机、收音机、电视、手机等的大多数电子器件中使用了集成电路，这些集成电路的核心为半导体器件，而这些半导体器件可为晶体管、二极管、电容器等等。半导体器件通常形成于半导体衬底上并且由绝缘或介电材料所覆盖。
举例来说，晶体管是通过将间隔开的源极/漏极区域注入到半导体衬底中并且在半导体衬底上在源极/漏极区域之间的空隙之上形成控制栅极而形成的。接着在晶体管之上沉积电介质。由于必须有至源极/漏极区域以及控制栅极的电性连接，因此贯穿介电层而形成至控制栅极顶端以及半导体衬底表面的金属接触，由于控制栅极顶端以及半导体衬底表面在介电层中位于不同的阶层上，所以所述接触被称为多阶层接触(multi-level contacts)，更具体地是两阶层接触。
随着电子工业追求在单一集成电路上的越来越多数量的半导体器件，制造商也追求通过减小器件几何(geometries)或特征尺寸以缩小器件的较佳方法。
用于缩小器件几何的一种新技术被称为“绝缘体上硅(silicon-on-insulator)”或SOI技术。SOI技术涉及在半导体材料层上形成半导体器件，该半导体材料层位于半导体衬底中的绝缘层之上。在通常的实施中，SOI结构为硅的单一有源层，而该硅的单一有源层则层叠(overlie)在衬底硅中的二氧化硅绝缘体层之上。
在SOI技术中，需要有至衬底硅的额外接触，该衬底硅位于控制栅极顶端及硅有源层表面之下的阶层上。因此，SOI技术需要多阶层接触，此多阶层接触为三阶层接触。
当于SOI技术中形成多阶层接触时，使用蚀刻过程，将接触孔图案化成具有相同的直径。贯穿介电层的蚀刻在到达有源硅之前并且更早于到达更深的衬底硅之前便先到达最浅层或栅极顶端。由于蚀刻过程的持续时间必须足以到达最深的阶层，因此在最浅阶层处造成明显的过度蚀刻(over-etch)。为了降低过度蚀刻，在栅极、源极/漏极区域、以及衬底硅之上设有垫层(underlayer)或蚀刻停止层(etch stop layer)。垫层为蚀刻停止介电层或栅极材料(硅/金属)及衬底硅(有源和/或SOI衬底)。
然而，垫层对蚀刻的免疫性(immunity)或选择性是受限制的。结果，在长期的过度蚀刻期间去除了垫层的相当大部分。垫层的所需厚度由最大过度蚀刻以及垫层的蚀刻速率所决定，其与选择性有关。多阶层接触需要的过度蚀刻远多于单阶层接触。
可惜的是，任何垫层的厚度被几何考虑所限制。这对具有极高栅极密度的CMOS技术而言尤为正确。因为至有源硅的接触通常是制备在两栅极之间，所以在形成接触之处，垫层的厚度必须小于围绕栅极的栅极侧壁间隔件(sidewall spacers)之间的间隔的一半。若垫层的厚度大于该间隔的一半，则两栅极的垫层部分将“合并(merge)”并形成厚度增大的垫层，因而导致无法适当地蚀刻。
同时，可惜的是，若对于给定垫层厚度的蚀刻要求超过几何考虑所允许的最大垫层厚度，则无法用单一蚀刻过程形成多阶层接触。对不同阶层的接触而言，这需要多次蚀刻以及单独图案化。举例来说，当需要两个单独的图案化步骤时，就必须要掩盖住浅接触、蚀刻、掩盖住深接触、以及蚀刻。这将增加过程复杂性以及成本。
尽管期望使用最大厚度的垫层以便能以宽裕的过程余地(comfortable process margins)进行蚀刻，但这将造成问题。通常所使用的垫层是诸如氮化硅以及氧氮化硅(silicon oxynitride)的材料，其具有比前金属(pre-metal)介电层更高的介电常数。这造成在诸如栅极至接触(gate-to-contact)、栅极边缘(gate-fringing)、以及栅极至第一金属(gate-to-first metal)的区域中寄生电容增大。
在某些SOI技术中，并不使用垫层。在这些情况下，在多阶层接触蚀刻期间，在有源硅上造成明显的过度蚀刻，尤其向下至衬底硅。由于对硅的选择性受限制，这造成蚀刻到有源硅中。需要精确地控制蚀刻以避免源极/漏极区域短路。这将需要更多的过程控制并且将增加成本。
SOI技术提供了改善器件隔离、降低区域及寄生电容、低功率且增强性能的希望，但是上述问题却防止了所述希望的实现。
长久以来，一直追求解决这些问题的方案，但是本领域的技术人员却一直没有得到。
发明内容
本发明提供一种用于形成集成电路的方法，该方法包括：在第一半导体衬底上的半导体器件上方的介电材料中蚀刻第一开口至第一深度以及在该第一半导体衬底上的该介电材料中蚀刻第二开口至第二深度。该第一以及第二开口的大小不同，以便由于蚀刻滞后(etch lag)的缘故而在大约相同的时间内分别蚀刻至该第一以及第二深度。该第一以及第二开口填充有导电材料。该方法得到改善的器件隔离、降低的区域及寄生电容、低功率需求、及增强的性能以及较少的过程控制要求及降低的制造成本。
本发明的某些实施例具有除前述优点之外或代替前述优点的其它优点。结合附图阅读以下详细说明后，这些优点对本领域的技术人员而言将是显而易见的。
附图说明
图1为可蚀刻材料的纵横比相依性蚀刻(aspect-ratio dependentetching，ARDE)用的校准结构(calibration structure)；
图2为根据本发明的两阶层蚀刻的接触结构的示意图；
图3为根据本发明的三阶层蚀刻的接触结构的示意图；
图4为根据本发明的三阶层蚀刻的接触结构的另一实施例示意图；
图5为根据本发明的三阶层蚀刻的接触结构的完成后示意图；以及
图6是显示根据本发明形成集成电路的方法的流程图。
具体实施方式
在研究多阶层接触的问题期间，发明人发现可有益地利用在接触蚀刻过程中的不期望的现象。
被称为“纵横比相依性蚀刻”的现象造成光刻胶中不同大小的特征在介电层中以不同速率进行蚀刻。在某些处理条件下，具有较小开口的特征将比具有较大开口的特征蚀刻得慢，而在其它处理条件下，较大开口将比具有较小开口的特征蚀刻得慢。
举例来说，当在等离子反应器(plasma reactor)中使用反应离子蚀刻(reactive ion etch，RIE)以进行等离子干蚀刻时，已知的“RIE滞后(RIElag)”或蚀刻滞后的现象将出现，尤其当特征大小(光刻胶中的开口)在0.25
之下时。当有RIE滞后时，具有越小开口的特征在介电材料中的蚀刻比具有较大开口的特征慢。因为每一蚀刻步骤通常欲蚀刻至单一深度而不考虑特征大小，所以此种情况是不想要的。近来，本领域的技术人员认为应通过将RIE滞后最小化来将蚀刻过程最优化。当将等离子干蚀刻过程最优化以将RIE滞后最小化时，通常不得不产生一些得失互补(trade-off)，例如，对蚀刻停止层较低的选择性。
在此所使用的词汇“水平”定义为平行于晶片或衬底的传统平面或表面的平面，而不考虑其定位(orientation)。词汇“垂直”则是指垂直于刚才所定义的水平的方向。诸如“在...上(on)”、“在...之上(above)”、“在...之下(below)”、“侧边(如在“侧壁”中)”、“较高”、“较低”、“在...上方(over)”、“在...下方(under)”、“浅”、以及“深”的词汇是相对于水平面而定义的。
在此所使用的词汇“处理(processing)”包括形成上述结构所需的沉积材料或光刻胶、图案化、曝光、显影、蚀刻、清洗、和/或去除材料或光刻胶。
现在参阅图1，该图中显示了纵横比相依性蚀刻(ARDE)用的校准结构100。校准介电材料102具有沉积于其上的光刻胶104。
光刻胶104经处理形成多个特征，所述特征的大小范围从最小光刻直径(photolithographic diameter)至该直径的倍数，例如，最小直径可为100nm，而范围可向上延伸至1000nm的最大接触直径。为了便于说明，第一、第二、及第三开口106、108、及110显示为具有多个尺寸，诸如各自的第一、第二、及第三尺寸112、114、及116。确定特征的尺寸大小(sized)，以使第一尺寸112小于第二尺寸114，而第二尺寸114小于第三尺寸116；即，第三尺寸116大于第二尺寸114，而第二尺寸114则大于第一尺寸112。
光刻胶中特征的尺寸建立了特征的起始尺寸，而该起始尺寸将蚀刻至校准介电材料102中。
在发生蚀刻滞后现象的情况下，第一、第二、及第三开口106、108、及110将在校准介电材料102中分别形成第一、第二、及第三特征118、120、及122。在单一蚀刻期间或单一时间段期间，第一、第二、及第三特征118、120、及122将分别具有第一、第二、及第三深度124、126、及128。ARDE通常为非线性效果(non-linear effect)。由于特征在大小上由第一尺寸112增加至第三尺寸116，所以深度由第一深度124增加至第三深度128；即，在相同时间中，越大的特征蚀刻得越快，且可到达越大的深度。
尽管接触开口可为不同构形，但若特征为圆柱状接触开口，则光刻胶104中的第一、第二、及第三尺寸112、114、及116将为在校准介电材料102中的接触开口顶端的直径。
在大多数的蚀刻过程中，特征在校准介电材料102中随深度在大小上呈稍微渐缩(taper slightly)，所以接触孔的基底在直径上小于顶部。
现在参阅图2，在该图中显示了根据本发明的两阶层蚀刻的接触结构200。
第一半导体衬底202或衬底硅注入有源极/漏极区域204及206，而该第一半导体衬底202在该源极/漏极区域204及206间的空隙上方具有栅极电介质208。栅极210在栅极电介质208上方，并由栅极间隔件212所围绕以形成半导体器件213的上部。在第一半导体衬底202上方设有垫层214，以覆盖栅极间隔件212以及栅极210。
在垫层214之上沉积前金属介电层216，而在该前金属介电层216之上则沉积光刻胶218。
光刻胶218经加工而形成具有第一及第二直径224及226的第一及第二开口220及222。使用单一蚀刻过程一段固定的时间，则形成栅极接触228及区域接触230，其中该栅极接触228及区域接触230大约同时到达垫层214，且垫层214中没有过度蚀刻或过度蚀刻最小。
在实际实施时，第一，确立了最小接触直径；例如，栅极接触228的第一直径224。在实际实施时，此值通常是由在光刻胶中能由所使用的光刻过程可靠地分辨的最小开口所确定。最小接触直径用于最浅阶层的接触。
第二，使用图1中所示的校准结构100确定蚀刻过程的蚀刻滞后，该校准结构100所形成的特征开口的大小范围涵括从最小接触直径至该直径的倍数；例如，最小直径可为100nm，而该范围可向上延伸至1000nm的最大接触直径。
第三，进行定时(timed)蚀刻并且测量所得的蚀刻开口的深度，以根据以下等式计算蚀刻滞后：
L＝1-(Dmin/D) (等式1)
其中：
L为蚀刻滞后；
Dmin为具有最小直径的接触的深度；
D为具有不同直径的接触的深度。
上述蚀刻滞后不必随直径及深度呈线性关系。
第四，根据下列等式计算在最终集成电路上所期望的不同接触深度的最佳蚀刻滞后：
L最佳＝1-(CD浅/CD深) (等式2)
其中：
L最佳为最佳蚀刻滞后；
CD浅为最浅的接触的深度；
CD深为最深的接触的深度。
第五，使用最小的特征大小，用校准结构100来基于所期望的蚀刻深度选择特征开口大小，其中对于该所期望的蚀刻深度而言，特征蚀刻滞后最接近最佳蚀刻滞后。直径选择为所提供的蚀刻滞后最接近最佳蚀刻滞后的直径。通过此种接触直径的选择，蚀刻过程可在大约相同的时间到达浅接触及深接触的底部。
现在参阅图3，在该图中显示了根据本发明的三阶层蚀刻接触结构300。
第二半导体衬底302或衬底硅具有沉基于其上的绝缘体304，该绝缘体304包含第一半导体衬底306或有源硅。第一半导体衬底306具有注入于其中的注入源极/漏极区域308及310。
上述源极/漏极区域308及310之上为栅极电介质312。形成在栅极电介质312之上的为栅极314，该栅极314具有围绕在周围的栅极间隔件316以形成半导体器件317的上部。在绝缘体304中蚀刻入沟槽318，并沉积垫层320以覆盖绝缘体304、第一半导体衬底306、栅极间隔件316、以及栅极314。
在垫层320之上沉积前金属介电层322。
光刻胶324沉积在前金属介电层322之上，并经加工以形成第一、第二、及第三接触开口326、328、及330。第一、第二、及第三接触开口326、328、及330分别具有第一、第二、及第三直径332、334、及336。第一直径332小于第二直径334且第二直径334小于第三直径336。
该三阶层蚀刻接触结构300具有对非常深的接触及中等深的接触所分别计算的最佳蚀刻滞后与接触直径。所确定的接触大小将允许第一、第二、及第三接触开口338、340、及342的蚀刻过程对于所有三个接触深度在大约相同的时间到达垫层320。因此，所需的过度蚀刻量减至最少，而这又保持所需的垫层厚度为最小。
现在参阅图4，在该图中显示了根据本发明的三阶层蚀刻接触结构400的另一实施例。与图3中相同的组件具有相同的组件符号。
三阶层蚀刻接触结构400具有第一、第二、及第三接触开口402、404、及406，而该第一、第二、及第三接触开口402、404、及406则分别具有第一、第二、及第三直径408、410、及412。第一直径408与第二直径410的直径相同。第二直径410小于第三直径412。第一直径408与第二直径410的直径相同，以便简化电路布局及掩模的产生。同时，这可避免集成电路的芯片尺寸增大。
当第一与第二阶层间的距离相比于第三阶层为小时，蚀刻过程将进行直到第二接触开口404到达垫层320为止。此时，可预期的是第一及第三接触开口402及406将稍微过度蚀刻至垫层320中，如第一及第三过度蚀刻414及416所示。这样的稍微过度蚀刻视为是可接受的，以由此获得具有相同直径的第一及第二直径408及410的好处。
现在参阅图5，在该图中显示了根据本发明所完成的三阶层蚀刻接触结构500。与图3中相同的组件具有相同的组件符号。
在选择性蚀刻以从接触开口338、340、及342去除剩余的垫层320后，用导电材料填充开口以形成第一、第二、及第三接触502、504、及506。第一、第二、及第三接触502、504、及506分别与栅极314、第一半导体衬底306、以及第二半导体衬底302接触。第一、第二、及第三接触502、504、及506分别具有第一、第二、及第三接触直径508、510、及512。
在各种不同的实施例中，第一、第二、及第三接触502、504、及506由耐火材料(refractory materials)所制成，诸如钽(Ta)、钛(Ti)、钨(W)、其合金、或其组成物(compounds)。若所述接触由高导电材料所制成，诸如铜(Cu)、金(Au)、银(Ag)、具有上述元素中的一种或多种元素的合金或组成物，则前述耐火材料将围绕在该高导电材料周围。前金属介电层322由介电材料所制成，诸如介电常数为4.2至3.9的硅氧化物(silicon oxide，SiOx)、四乙基原硅酸(tetraethylorthosilicate，TEOS)、掺硼磷硅酸玻璃(borophosphosilicate glass，BPSG)，或是由低介电常数的介电材料所制成，诸如介电常数低于3.9的氟四乙基原硅酸(fluorinatedtetraethylorthosilicate，FTEOS)、含硅倍半环氧乙烷(hydrogensilsesquioxane，HSQ)、苯并环丁烯(benzocyclobutene，BCB)、四甲基原硅酸(tetramethylorthosilicate，TMOS)、八甲基环四硅氧烷(octamethylcyclotetrasiloxane，OMCTS)、六甲基二硅氧烷(hexamethyldisiloxane，HMDS)、二乙醯氧基二第三丁氧硅烷(diacetoxyditertiarybutoxysilane，DADBS)等。垫层320(在使用之处)由诸如硅氮化物(SiXNX)或氧氮化硅(SiON)的材料所制成。
现在参阅图6，在该图中显示了根据本发明形成集成电路的方法600的流程图。该方法600包括：在第一半导体衬底上的半导体器件之上于介电材料中蚀刻第一开口至第一深度的步骤602；在该第一半导体衬底上于该介电材料中蚀刻第二开口至第二深度的步骤604，该第一及第二开口的大小不同，以便由于蚀刻滞后的缘故而在大约相同的时间内分别蚀刻至至该第一及第二深度；以及用导电材料填充该第一及第二接触开口的步骤606。
尽管本发明已用特定的最佳模式说明，但是应了解，根据前述说明，许多替换、修改以及变化对于本领域的技术人员而言将是显而易见的。因此，意在涵括落入所附权利要求的精神与范围之内的所有替换、修改以及变化。所有在此所提出或显示于附图中的事项都应以示意性的及非限制性的方式来解释。
Claims (10)
1.一种用于形成集成电路的方法(600)，包括：
在第一半导体衬底(202)上的半导体器件(213)(317)上方于介电材料(216)(322)中蚀刻第一开口(228)(338)(402)至第一深度；
在所述第一半导体衬底(202)上方于所述介电材料(216)(322)中蚀刻第二开口(230)(340)(404)至第二深度，所述第一及第二开口(228)(338)(402)(230)(340)(404)的大小不同，以便由于蚀刻滞后的缘故而在大约相同的时间内分别蚀刻至所述第一及第二深度；以及
用导电材料填充所述第一及第二开口(228)(338)(402)(230)(340)(404)。
2.如权利要求1所述的方法(600)，还包括：
在所述第一半导体衬底(202)以及所述半导体器件(213)(317)上沉积垫层(214)(320)；以及
其中，
所述第一及第二开口(228)(338)(402)(230)(340)(404)的蚀刻是蚀刻至所述垫层(214)(320)。
3.如权利要求1所述的方法(600)，还包括：
确定所述第二开口(230)(340)(404)相对于所述第一开口(228)(338)(402)的大小为非线性相关于所述第二开口(230)(340)(404)的蚀刻滞后相对于所述第一开口(228)(338)(402)的蚀刻滞后。
4.如权利要求1所述的方法(600)，还包括：
通过以下来确定多个开口的蚀刻滞后：
在所述介电材料(102)中蚀刻多个开口，包括与所述第一开口(228)(338)(402)大小相同的校准开口(118)，
测量由蚀刻所述多个开口所产生的多个深度，以及
计算多个蚀刻滞后，等于1减去校准开口(118)深度与所述多个深度的比值；以及
通过以下确定最佳蚀刻滞后：
计算1减去所述第一深度与所述第二深度的比值；以及
基于所具有的蚀刻滞后最接近最佳蚀刻滞后的开口的大小，确定所述第二开口大小。
5.如权利要求1所述的方法(600)，还包括：
在所述第一半导体衬底(306)下而在第二半导体衬底(202)(302)(306)(202)(302)(306)上的介电材料(322)中蚀刻第三开口(342)(406)至第三深度(128)(128)，所述第一、第二、及第三开口的大小不同，以便在大约相同的时间内分别蚀刻至所述第一、第二、及第三深度(128)(128)；以及
用导电材料填充所述第三开口(342)(406)。
6.如权利要求5所述的方法(600)，还包括：
确定所述第三开口(342)(406)相对于所述第一开口(228)(338)(402)的大小为非线性相关于所述第三开口(342)(406)的蚀刻滞后相对于所述第一开口(228)(338)(402)的蚀刻滞后。
7.如权利要求5所述的方法(600)，还包括：
通过以下确定多个开口的蚀刻滞后：
在所述介电材料(102)中蚀刻多个开口，包括与所述第一开口(228)(338)(402)相同大小的校准开口(118)，
测量所述多个深度，以及
计算多个蚀刻滞后，等于1减去校准开口(118)深度对所述多个深度的比值；以及
通过计算1减去所述第一深度对所述第二深度的比值确定第一最佳蚀刻滞后：
通过计算1减去所述第一深度对所述第三深度(128)(128)的比值确定第二最佳蚀刻滞后：
基于所具有的蚀刻滞后最接近所述第一最佳蚀刻滞后的开口的大小确定所述第二开口(230)(340)(404)的大小；以及
基于所具有的蚀刻滞后最接近所述第三最佳蚀刻滞后的开口的大小确定所述第三开口(342)(406)的大小。
8.一种用于形成集成电路的方法(600)，包括：
在第一半导体衬底(306)上的半导体器件(317)上方于介电材料(322)中蚀刻第一开口(228)(338)(402)至第一深度；
在所述第一半导体衬底(306)上方于所述介电材料(322)中蚀刻第二开口(230)(340)(404)至第二深度；
在所述第一半导体衬底(306)下而在第二半导体衬底(202)(302)(306)(202)(302)(306)上的介电材料(322)中蚀刻第三开口(342)(406)至第三深度(128)(128)，所述第一及第二开口(228)(338)(402)(230)(340)(404)的大小相同，而所述第三开口(342)(406)的大小不同，以便在大约相同的时间内分别蚀刻至所述第一、第二、及第三深度；以及
用导电材料填充所述第一、第二、及第三开口。
9.如权利要求8所述的方法(600)，还包括：
在所述第一及第二半导体衬底(202)(302)(306)以及所述半导体器件(317)上沉积垫层(214)(320)；以及
其中：
所述第一及第三开口的蚀刻是蚀刻至所述垫层(214)(320)中，以及
所述第二开口(230)(340)(404)的蚀刻是蚀刻至所述垫层(214)(320)。
10.如权利要求8所述的方法(600)，还包括：
确定所述第三开口(342)(406)相对于所述第二开口(230)(340)(404)的大小为非线性相关于所述第三开口(342)(406)的蚀刻滞后相对于所述第二开口(230)(340)(404)的蚀刻滞后。
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