KR20060119856A - 집적 회로의 컨택 사이즈들의 사이즈를 정함으로써 멀티레벨 컨택들을 제조하는 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000004513 sizing Methods 0.000 title claims description 4
- 238000005530 etching Methods 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 35
- 239000003989 dielectric material Substances 0.000 claims abstract description 23
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000012212 insulator Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- UQEAIHBTYFGYIE-UHFFFAOYSA-N hexamethyldisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)C UQEAIHBTYFGYIE-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000003339 best practice Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000009022 nonlinear effect Effects 0.000 description 1
- 239000011819 refractory material Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
집적 회로 제조 방법(600)은 제 1 반도체 기판(202)위 반도체 디바이스(317) 위의 유전 물질(322) 내에 제 1 개구부(228, 338, 402)를 제 1 깊이로 식각하는 단계 및 상기 제 1 반도체 기판(202) 위의 상기 유전 물질(322) 내에 제 2 개구부(230, 340, 404)를 제 2 깊이로 식각하는 단계를 포함한다. 상기 제 1, 2 개구부들(228, 338, 402, 230, 340, 404)은 식각 지연으로 인해 거의 동일한 시간 동안 각각 제 1, 2 깊이들로 식각되도록 서로 다르게 사이즈가 정해진다. 상기 제 1, 2 개구부들(228, 338, 402, 230, 340, 404)은 도전성 물질로 채워진다.
컨택 개구부, 유전 물질, 개구부 깊이, 식각 지연, 멀티 레벨 컨택
Description
본 발명은 일반적으로 집적 회로에 관한 것으로서, 특히 유전층 아래의 액티브 영역들 아랫쪽에 형성되는 컨택들에 관한 것이다.
집적 회로들은 컴퓨터, 라디오, TV, 셀 전화 등과 같은 대부분의 전자 장치들에서 이용된다. 이러한 집적 회로들의 중심은 트랜지스터들, 다이오드들, 캐패시터들 등이 될 수 있는 반도체 디바이스들이다. 이러한 반도체 디바이스들은 일반적으로 반도체 기판들 위에 형성되고 절연 물질 또는 유전 물질에 의해 덮여진다.
예를 들어, 트랜지스터들은 반도체 기판 내에 공간적으로 이격된 소스/드레인 영역들을 주입하고, 이 소스/드레인 영역들 사이의 공간 윗쪽의 반도체 기판 위에 제어 게이트들을 형성함으로써 형성된다. 이후, 트랜지스터들 위에는 유전체가 증착된다. 소스/드레인 영역들 및 제어 게이트들에 대해서는 전기적인 연결을 해야할 필요가 있기 때문에, 유전층을 통해 반도체 기판의 표면 및 제어 게이트들의 상부에 금속 컨택들이 형성된다. 이러한 반도체 기판의 표면과 제어 게이트들의 상부는 서로 다른 유전층 레벨들을 갖기 때문에, 이러한 컨택들은 멀티 레벨 컨택들, 보다 구체적으로는 2 레벨 컨택들이라 한다.
전자 산업이 단일 집적 회로 상에서 점점 더 많은 수의 반도체 디바이스들을 지녀야 함을 요구함에 따라, 제조업자들은 디바이스 지오메트리(geometry) 또는 피쳐(feature)들의 사이즈를 줄여 디바이스들을 축소시킬 수 있는 보다 우수한 방법들을 추구하고 있다.
디바이스 지오메트리들을 축소시키기 위한 하나의 새로운 기술은 "절연층 위의 실리콘(silicon-on-insulator)" 또는 SOI 기술이라 불린다. 이 SOI 기술은 반도체 기판 내의 절연층 위에 있는 반도체 물질층 위에 반도체 디바이스들을 형성하는 것에 대해 다룬다. SOI 구조의 일반적인 구현은 실리콘 기판 내의 실리콘 이산화물 절연층 위에 단일의 실리콘 액티브층을 형성하는 것이다.
SOI 기술에서는, 실리콘 액티브층의 표면 및 제어 게이트들의 상부 보다 아래 레벨에 있는 기판 실리콘에 대해 부가적인 컨택들이 요구된다. 따라서, SOI 기술은 멀티 레벨 컨택들, 즉 3 레벨 컨택들을 요구한다.
SOI 기술로 멀티 레벨 컨택들을 형성하는 데에는 식각 공정이 이용되는바, 이때 컨택 홀들은 동일한 직경을 갖도록 패터닝된다. 유전층을 통한 식각은, 액티브 실리콘 보다 일찍 그리고 보다 깊은 기판 실리콘에 이르기 훨씬 전에, 가장 얕은층 또는 게이트의 상부에 이른다. 식각 공정의 계속 기간은 가장 깊은 레벨들에 이를 수 있도록 충분할 것이 요구되기 때문에, 가장 얕은 레벨들에서는 상당한 과식각(overetch)이 일어난다. 이러한 과식각을 줄이기 위해, 게이트들, 소스/드레인 영역들 및 기판 실리콘 위에는 하층(underlayer) 또는 식각 중지층이 제공된다. 이 러한 하층은 식각 중지 유전층 또는 게이트 물질(실리콘/금속) 및 기판 실리콘(액티브 그리고/또는 SOI 구조)이 될 수 있다.
하지만, 식각에 대한 하층의 면역성(immunity) 또는 선택비가 제한된다. 결과적으로, 긴 계속 기간의 과식각 동안 하층의 상당한 부분이 제거된다. 하층의 요구되는 두께는 하층의 최대 과식각 및 식각 속도에 의해 결정되는바, 이는 선택비와 관련된다. 멀티 레벨 컨택들은 단일 레벨 컨택 보다 훨씬 더 많은 과식각을 요구한다.
불행히도, 어떠한 하층의 두께는 지오메트리 고려 사항들에 의해 제한된다. 이는 게이트 밀도가 매우 높은 CMOS 기술에 대해 특히 그렇다. 액티브 실리콘에 대한 컨택들은 종종 2개의 게이트들 간에 형성되기 때문에, 하층의 두께는 컨택이 형성될 게이트들 주위의 게이트 측벽 스페이서들 간의 간격의 1/2 보다 작을 필요가 있다. 하층의 두께가 측벽 스페이서들 간의 간격의 1/2 보다 큰 경우에는, 2개의 게이트들의 하층 부분들이 "병합"되어 하층의 두께를 증가시킴으로써, 적절한 식각을 방해할 것이다.
또한 불행히도, 소정의 하층 두께에 대한 식각 요건이 지오메트리 고려 사항들에 의해 허용되는 최대 하층 두께를 넘으면, 멀티 레벨 컨택들은 단일 식각 공정에 의해 형성될 수 없다. 이는 서로 다른 레벨의 컨택들에 대해 다수의 식각들 및 개별적인 패터닝을 요구한다. 예를 들어, 2개의 개별적인 패터닝 단계들이 요구되는 경우에는, 얕은 컨택들에 대해 마스크하여 식각하고, 깊은 컨택들에 대해 마스크하여 식각할 필요가 있다. 이는 공정을 복잡하게 하고 비용을 증가시킨다.
충분한 공정 마진을 가지고 식각을 수행하기 위해서는 최대 두께의 하층을 이용하는 것이 바람직하기는 하지만, 이는 문제를 야기시킨다. 일반적으로 이용되는 하층들은 실리콘 나이트라이드 및 실리콘 옥시나이트라이드와 같은 물질들로서, 이들은 프리 금속(pre-metal) 유전층들 보다 큰 유전 상수들을 갖는다. 결과적으로, 게이트-컨택 영역, 게이트-가장자리 영역 및 게이트-제 1 금속 영역에 기생 캐패시턴스를 증가시킨다.
일부 SOI 기술들에서는, 어떠한 하층도 이용되지 않는다. 이러한 상황들에서는, 멀티 레벨 컨택 식각 동안 액티브 실리콘 상에서, 특히 기판 실리콘 아래로 상당한 과식각이 일어난다. 실리콘에 대한 선택비는 제한되기 때문에, 이는 결과적으로 액티브 실리콘 내로의 식각을 야기시킨다. 소스/드레인 영역들이 단락되는 것을 막기 위해서는 정확한 식각 제어가 요구된다. 이는 보다 우수한 공정 제어를 요구하고, 비용을 증가시킨다.
SOI 기술은 개선된 디바이스 격리, 감소된 영역 및 기생 캐패시턴스, 낮은 전력 및 강화된 성능의 가능성을 제공하지만, 상기 문제들은 이러한 가능성의 구현을 방해한다.
종래에 이러한 문제들을 해결하기 위한 해결책을 오랫동안 찾고자 했으나, 찾지 못했다.
본 발명은 제 1 반도체 기판 위의 반도체 디바이스 위의 유전 물질 내에 제 1 개구부를 제 1 깊이로 식각하는 단계 및 상기 제 1 반도체 기판 위의 상기 유전 물질 내에 제 2 개구부를 제 2 깊이로 식각하는 단계를 포함하는 집적 회로 형성 방법을 제공한다. 상기 제 1, 2 개구부들은 식각 지연으로 인해 거의 동일한 시간 동안 각각 제 1, 2 깊이로 식각되도록 서로 다르게 사이즈가 정해진다. 제 1, 2 개구부들은 도전성 물질로 채워진다. 결과적으로, 이러한 방법은 디바이스 격리를 개선하고, 영역 및 기생 캐패시턴스를 줄이고, 전력 요건을 낮추고, 성능을 강화할 뿐 아니라, 공정 제어 요건들을 줄이고 제조 비용을 줄인다.
본 발명의 특정 실시예들은 상기 설명한 것들에 부가하여 또는 대신하여 다른 장점들을 갖는다. 이러한 장점들은 첨부 도면을 참조하여 하기의 상세한 설명을 읽어봄으로써 당업자에게 명백할 것이다.
도 1은 식각가능한 물질을 이용한 애스펙트비 의존 식각(ARDE)에 대한 캘리브레이션 구조(calibration structure)이다.
도 2는 본 발명에 따른 2 레벨 식각 컨택 구조를 도시한다.
도 3은 본 발명에 따른 3 레벨 식각 컨택 구조를 도시한다.
도 4는 본 발명에 따른 3 레벨 식각 컨택 구조의 대안적인 실시예를 도시한다.
도 5는 본 발명에 따라 완성되는 3 레벨 식각 컨택 구조를 도시한다.
도 6은 본 발명에 따른 집적 회로 형성 방법을 나타낸 흐름도이다.
멀티 레벨 컨택 문제를 연구하는 동안, 본 발명자들은 컨택 식각 공정에 있 어서의 바람직하지 않은 현상이 유익하게 이용될 수 있다는 것을 발견하였다.
"액스펙트비 의존 식각(ARDE)"이라 불리는 현상은 포토레지스트 내의 서로 다른 사이즈의 피쳐들이 유전층 내에서 서로 다른 속도로 식각되게 한다. 어떠한 공정 조건들하에서는 보다 작은 개구부들을 갖는 피쳐들이 보다 큰 개구부들을 갖는 피쳐들 보다 느리게 식각될 것이며, 다른 공정 조건들하에서는 보다 큰 개구부들이 보다 작은 개구부들을 갖는 피쳐들 보다 느리게 식각될 것이다.
예를 들어, 플라즈마 건식 식각을 수행하기 위해 플라즈마 리액터 내에서 반응성 이온 식각(RIE)을 이용할 때, 특히 피쳐 사이즈들(포토레지스트 내의 개구부들)이 
보다 작은 경우에는, "RIE 지연(lag)" 또는 식각 지연으로서 알려져있는 현상이 일어날 것이다. 이러한 RIE 지연에 의해, 보다 작은 개구부들을 갖는 피쳐들은 큰 개구부들을 갖는 피쳐들 보다 느리게 유전 물질 내에서 식각된다. 이는, 일반적으로 각 식각 단계는 피쳐 사이즈에 상관없이 단일 깊이로 식각하도록 의도되기 때문에 바람직하지 않다. 일반적으로, 당업자에게 있어서 RIE 지연을 최소화하여 식각 공정을 최적화해야 함은 자명하다. RIE 지연을 최소화하기 위해 플라즈마 건식 식각 공정을 최적화할 때에는, 일반적으로, 예를 들어 식각 중지층들에 대한 선택비를 낮추는 등의 어떠한 타협(trade-off)이 이루어져야 한다.
본원에서 이용되는 "수평"이라는 용어는 그 방위에 상관없이 웨이퍼 또는 기판의 통상적인 평면 또는 표면에 평행한 평면으로서 정의된다. "수직"이라는 용어는 상기 정의된 수평에 수직하는 방향을 말한다. "위", "윗쪽", "아래", ("측벽"에 있어서의) "측", "보다 높은", "보다 낮은", "이상", "미만", "얕은" 및 "깊은"은 수평 평면에 대해 정의된다.
본원에서 이용되는 "공정"이라는 용어는 설명되는 구조를 형성하는 데에 필요한 물질 또는 포토레지스터의 증착, 패터닝, 노광, 현상, 식각, 세정 그리고/또는 제거를 포함한다.
도 1은 애스펙트비 의존 식각(ARDE)을 위한 캘리브레이션 구조(100)를 도시한다. 캘리브레이션 유전 물질(102) 위에는 포토레지스트(104)가 증착된다.
포토레지스트(104)는 최소 포토리소그래피 직경으로부터 이 직경의 배수까지의 사이즈 범위에 걸쳐 다수의 피쳐들을 형성하도록 처리된다. 예를 들어, 최소 직경은 100nm가 될 수 있고, 상기 범위는 윗쪽으로 1,000nm의 최대 컨택 직경까지 연장될 수 있다. 예시를 위해, 각각 제 1, 2 및 3 치수들(112, 114 및 116) 등의 다수의 치수들을 갖는 제 1, 2 및 3 개구부들(106, 108 및 110)이 도시된다. 피쳐들의 치수들의 사이즈는, 제 1 치수(112)가 제 2 치수(114) 보다 작고, 제 2 치수(114)가 제 3 치수(116) 보다 작도록, 즉 제 3 치수(116)가 제 2 치수(114) 보다 크고, 제 2 치수(114)가 제 1 치수(112) 보다 크도록 정해진다.
포토레지스트 내의 피쳐들의 치수들은 캘리브레이션 유전 물질(102) 내로 식각될 피쳐들의 시작 치수들을 정한다.
식각 지연 현상이 발생하는 상황들에서, 제 1, 2 및 3 개구부들(106, 108 및 110)은 캘리브레이션 유전 물질(102) 내에 각각 제 1, 2 및 3 피쳐들(118, 120 및 122)을 형성할 것이다. 단일 식각 또는 단일 시간 주기 동안, 제 1, 2 및 3 피쳐들(118, 120 및 122)은 각각 제 1, 2 및 3 깊이들(124, 126 및 128)을 가질 것이다. ARDE는 일반적으로 비선형적인 효과이다. 피쳐들은 제 1 치수(112)로부터 제 3 치수(116)까지 사이즈가 증가하기 때문에, 깊이는 제 1 깊이(124)로부터 제 3 깊이(128)까지 증가한다. 즉, 동일한 시간 동안, 보다 큰 피쳐들이 보다 빨리 식각되어 보다 큰 깊이에 이른다.
컨택 개구부들은 다양한 구성들을 가질 수 있지만, 피쳐들이 대칭적인 컨택 개구부들을 갖는 경우, 포토레지스트(104) 내의 제 1, 2 및 3 치수들(112, 114 및 116)은 캘리브레이션 유전 물질(102) 내의 컨택 개구부들의 상부들에 대한 치수들이 된다.
대부분의 식각 공정들에서, 피쳐들은 캘리브레이션 유전 물질(102) 내에서의 깊이에 따라 약간씩 점점 작아지기 때문에, 컨택 홀들의 바닥의 직경이 상부의 직경 보다 작다.
도 2는 본 발명에 따른 2 레벨 식각 컨택 구조(200)를 도시한다.
제 1 반도체 기판(202) 또는 실리콘 기판에는 소스/드레인 영역들(204 및 206)이 주입되며, 이들 간의 공간 위에는 게이트 유전체(208)가 있다. 이 게이트 유전체(208) 위에는 게이트(210)가 있는바. 이 게이트(210)는 게이트 스페이서(212)에 의해 둘러싸여져 반도체 디바이스(213)의 상부를 형성한다. 하층(214)이 제 1 반도체 기판(202) 위에 배치됨으로써, 게이트 스페이서(212) 및 게이트(210)를 덮는다.
하층(214) 위에 프리 금속 유전층(216)이 증착되고, 이 프리 금속 유전층(216) 위에는 포토레지스트(218)가 증착된다.
포토레지스트(218)를 처리하여 제 1, 2 직경들(224 및 226)을 갖는 제 1, 2 개구부들(220 및 222)을 형성한다. 고정된 시간 기간 동안 단일 식각 공정을 이용하여, 게이트 컨택(228) 및 영역 컨택(230)이 형성되는바, 이들은 하층(214) 내로 전혀 과식각되지 않으면서 또는 최소한으로 과식각되면서 거의 동시에 하층(214)에 도달한다.
실제에서는, 첫번째로, 최소 컨택 직경, 예를 들어 게이트 컨택(228)에 대한 제 1 직경(224)이 설정된다. 실제에서는, 이 값은 일반적으로 이용되는 포토리소그래피 공정에 의해 포토레지스트 내에 확실하게 분해(resolve)될 수 있는 최소 개구부에 의해 종종 결정된다. 이러한 최소 컨택 직경은 가장 얕은 레벨의 컨택에 이용된다.
두번째로, 최소 컨택 직경으로부터 이 직경의 배수까지의 범위에 걸쳐 피쳐 개구부들을 형성하는 도 1에 도시한 캘리브레이션 구조(100)를 이용하여 식각 공정의 식각 지연이 결정된다. 예를 들어, 최소 직경은 100nm가 될 수 있고, 상기 범위는 윗쪽으로 1,000nm의 최대 컨택 직경까지 연장될 수 있다.
세번째로, 시간이 정해진 식각이 수행되고, 결과적으로 식각된 개구부들의 깊이들을 측정하여 하기의 방정식에 따라 식각 지연을 계산한다:
L = 1 - (Dmin/D) (방정식 1)
여기서, L = 식각 지연이고;
Dmin = 최소 직경을 갖는 컨택의 깊이이고,
D = 서로 다른 직경을 갖는 컨택의 깊이이다.
이러한 식각 지연은 직경 및 깊이에 따라 반드시 선형일 필요는 없다.
네번째로, 하기의 방정식에 따라 최종 집적 회로에 대해 요구되는 서로 다른 컨택 깊이들에 대한 최적의 식각 지연이 계산된다:
LOptimal = 1 - (CDShallow/CDDeep) (방정식 2)
여기서, LOptimal = 최적의 식각 지연이고;
CDShallow = 가장 얕은 컨택 깊이이고;
CDDeep = 가장 깊은 컨택 깊이이다.
다섯번째로, 가장 작은 피쳐 사이즈를 이용하여, 캘리브레이션 구조(100)는 피쳐 식각 지연이 최적의 식각 지연과 가장 가까운 바람직한 식각 깊이들에 기초하여 피쳐 개구부의 사이즈들을 선택하는 데에 이용된다. 직경은 최적의 식각 지연에 가장 가까운 식각 지연을 제공하는 직경이 되도록 선택된다. 이와같이 컨택 직경을 선택함으로써, 식각 공정은 얕은 컨택과 깊은 컨택 모두의 바닥들에 거의 동시에 이를 수 있게 된다.
도 3은 본 발명에 따른 3 레벨 식각 컨택 구조(300)를 도시한다.
제 2 반도체 기판(302) 또는 기판 실리콘 위에는 절연물(304)이 증착되는바, 이 절연물(304)은 제 1 반도체 기판(306) 또는 액티브 실리콘을 포함한다. 제 1 반도체 기판(306)에는 소스/드레인 영역들(308 및 310)이 주입된다.
소스/드레인 영역들(308 및 310) 위에는 게이트 유전체(312)가 있다. 이 게 이트 유전체(312) 위에는 게이트(314)가 형성되고, 이 게이트(314)는 그 주위에 게이트 스페이서(316)를 가짐으로써 반도체 디바이스(317)의 상부를 형성한다. 절연물(304) 내에 트렌치(318)가 식각된 다음, 하층(320)이 증착되어 절연물(304), 제 1 반도체 기판(306), 게이트 스페이서(316) 및 게이트(314)를 덮는다.
프리 금속 유전층(322)이 하층(320) 위에 증착된다.
포토레지스트(324)가 프리 금속 유전층(322) 위에 증착된 다음 처리되어, 제 1, 2 및 3 컨택 개구부들(326, 328 및 330)을 형성한다. 이러한 제 1, 2 및 3 컨택 개구부들(326, 328 및 330)은 각각 제 1, 2 및 3 직경들(332, 334 및 336)을 갖는다. 제 1 직경(332)은 제 2 직경(334) 보다 작고, 제 2 직경(334)은 제 3 직경(336) 보다 작다.
3 레벨 식각 컨택 구조(300)는 매우 깊은 컨택 및 중간의 깊은 컨택에 대해 개별적으로 계산된 최적의 식각 지연 및 컨택 직경을 갖는다. 결과적인 컨택 사이징(sizing)에 의해, 제 1, 2 및 3 컨택 개구부들(338, 340 및 342)에 대한 식각 공정은 3개의 모든 컨택 깊이들에 대해 거의 동시에 하층(320)에 도달할 수 있게 된다. 따라서, 요구되는 과식각량이 최소화됨으로써, 요구되는 하층의 두께를 최소로 유지한다.
도 4는 본 발명에 따른 3 레벨 식각 컨택 구조(400)의 대안적인 실시예를 도시한다. 도 3에서와 동일한 요소들은 동일한 참조 부호들을 갖는다.
이러한 3 레벨 식각 컨택 구조(400)는 각각 제 1, 2 및 3 직경들(408, 410 및 412)을 갖는 제 1, 2 및 3 컨택 개구부들(402, 404 및 406)을 갖는다. 제 1 직 경(408) 및 제 2 직경(410)은 동일한 직경을 갖는다. 제 2 직경(410)은 제 3 직경(412) 보다 작다. 회로 레이아웃 및 마스크 생성을 단순화하기 위해 제 1, 2 직경들(408 및 410)은 동일한 직경을 갖는다. 동시에, 이는 집적 회로에 대한 다이 사이즈가 증가하는 것을 막을 수 있다.
제 1, 2 레벨들 간의 거리가 제 3 레벨과 비교하여 최소이기 때문에, 식각 공정은 제 2 컨택 개구부(404)가 하층(320)에 이를 때 까지 계속될 것이다. 이때, 제 1, 3 컨택 개구부들(402 및 406)은 제 1, 3 과식각들(414 및 416)에 의해 나타낸 바와 같이 하층(320) 내로 약간 과식각될 것으로 기대된다. 이러한 약간의 과식각은 동일한 직경의 제 1, 2 직경들(408 및 410)의 이득을 얻는 데에 있어서 받아들일 수 있는 것으로 고려된다.
도 5는 본 발명에 따라 완성되는 3 레벨 식각 컨택 구조(500)를 도시한다. 도 3에서와 동일한 요소들은 동일한 참조 부호들을 갖는다.
컨택 개구부들(338, 340 및 342)로부터 남아있는 하층(320)을 제거하기 위해 선택적인 식각을 행한 후, 개구부들은 도전성 물질로 채워져 제 1, 2 및 3 컨택들(502, 504 및 506)을 형성한다. 제 1, 2 및 3 컨택들(502, 504 및 506)은 각각 게이트(314), 제 1 반도체 기판(306) 및 제 2 반도체 기판(302)과 접촉한다. 제 1, 2 및 3 컨택들(502, 504 및 506)은 각각 제 1, 2 및 3 컨택 직경들(508, 510 및 512)을 갖는다.
많은 실시예들에서, 제 1, 2 및 3 컨택들(502, 504 및 506)은 탄탈(Ta), 티타늄(Ti), 텅스텐(W), 이들의 합금 및 이들의 화합물과 같은 내화성 물질 (refractory material)들로 이루어진다. 컨택들이 구리(Cu), 금(Au), 은(Ag), 이들의 합금, 및 상기 요소들중 1개 이상의 화합물과 같은 높은 도전성 물질들로 이루어지는 경우, 이전에 설명한 내화성 물질들은 이러한 높은 도전성 물질들을 둘러쌀 것이다. 프리 금속 유전층(322)은 실리콘 산화물(SiOx), 테트라에틸오쏘실리케이트(TEOS), 보로포스포실리케이트(BPSG) 글래스 등의 4.2 내지 3.9의 유전 상수를 갖는 유전 물질, 또는 플루오르화된 테트라에틸오쏘실리케이트(FTEOS), 하이드로젠 실세스키옥산(HSQ), 벤조사이클로부텐(BCB), 테트라메틸오쏘실리케이트(TMOS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실록산(HMDS), 디아세톡시디테르티에리부톡시시레인(DADBS) 등의 3.9 미만의 유전 상수를 갖는 낮은 유전 상수의 유전 물질들로 이루어진다. (이용되는 경우) 하층(320)은 실리콘 나이트라이드(SixNx) 또는 실리콘 옥시나이트라이드(SiON)로 이루어질 수 있다.
도 6은 본 발명에 따른 집적 회로 형성 방법(600)을 나타낸 흐름도이다. 이 방법(600)은 제 1 반도체 기판위 반도체 디바이스 위의 유전 물질 내에 제 1 개구부를 제 1 깊이로 식각하는 단계(602)와; 제 1 반도체 기판 위의 유전 물질 내에 제 2 개구부를 제 2 깊이로 식각하는 단계(604)와; 그리고 상기 제 1, 2 컨택 개구부들을 도전성 물질로 채우는 단계(606)를 포함한다.
이해될 수 있는 사항으로서, 본 발명이 특정한 최상의 방법과 관련하여 설명되었지만, 상기 설명에 비추어 보아 많은 대안들, 변형들 및 수정들이 당업자에게 명백할 것이다. 따라서, 이러한 모든 대안들, 변형들 및 수정들은 특허 청구 범위 의 정신 및 범위 내에 있는 것으로 의도된다. 첨부 도면들에 도시되어 지금까지 설명한 모든 사항들은 한정적인 의미가 아닌 단지 예시적인 것으로서 해석되어야 한다.
Claims (10)
- 집적 회로 제조 방법(600)에 있어서,제 1 반도체 기판(202)위 반도체 디바이스(213, 317) 위의 유전 물질(216, 322) 내에 제 1 개구부(228, 338, 402)를 제 1 깊이로 식각하는 단계와;상기 제 1 반도체 기판(202) 위의 상기 유전 물질(216, 322) 내에 제 2 개구부(230, 340, 404)를 제 2 깊이로 식각하는 단계와, 여기서 상기 제 1, 2 개구부들(228, 338, 402, 230, 340, 404)은 식각 지연으로 인해 거의 동일한 시간 동안 각각 제 1, 2 깊이들로 식각되도록 서로 다르게 사이즈가 정해지며; 그리고상기 제 1, 2 컨택 개구부들(228, 338, 402, 230, 340, 404)을 도전성 물질로 채우는 단계를 포함하는 것을 특징으로 하는 방법(600).
- 제 1 항에 있어서,상기 제 1 반도체 기판(202) 및 상기 반도체 디바이스(213, 317) 위에 하층(214, 320)을 증착하는 단계를 더 포함하고,상기 제 1, 2 개구부들(228, 338, 402, 230, 340, 404)을 식각하는 단계는 상기 하층(214, 320)에 대해 식각하는 것을 특징으로 하는 방법(600).
- 제 1 항에 있어서,상기 제 1 개구부(228, 338, 402)의 식각 지연에 대해 상기 제 2 개구부 (230, 340, 404)의 식각 지연이 비선형적으로 관련되도록, 상기 제 1 개구부(228, 338, 402)에 대해 상기 제 2 개구부(230, 340, 404)의 사이즈를 정하는 단계를 더 포함하는 것을 특징으로 하는 방법(600).
- 제 1 항에 있어서,상기 제 1 개구부(228, 338, 402)와 동일한 사이즈를 갖는 캘리브레이션 개구부(118)를 포함하여 상기 유전 물질(102) 내에 복수의 개구부들을 식각하고, 상기 복수의 개구부들의 식각으로부터 복수의 깊이들을 측정하고, 1에서 상기 복수의 깊이들에 대한 상기 캘리브레이션 개구부(118)의 깊이의 비를 뺀 것과 같은 복수의 식각 지연들을 계산함으로써, 상기 복수의 개구부들의 식각 지연들을 결정하는 단계와;1에서 제 2 깊이에 대한 제 1 깊이의 비를 뺀 것을 계산함으로써 최적의 식각 지연을 결정하는 단계와; 그리고상기 최적의 식각 지연에 가장 가까운 식각 지연을 갖는 개구부의 사이즈에 기초하여 상기 제 2 개구부(230, 340, 404)의 사이즈를 정하는 단계를 더 포함하는 것을 특징으로 하는 방법(600).
- 제 1 항에 있어서,상기 제 1 반도체 기판(306) 아래 제 2 반도체 기판(202, 302, 306) 위의 상기 유전 물질(322) 내에 제 3 개구부(342, 406)를 제 3 깊이(128)로 식각하는 단계 와, 여기서 상기 제 1, 2 및 3 개구부들은 거의 동일한 시간 동안 각각 제 1, 2 및 3 깊이(128)로 식각되도록 서로 다르게 사이즈가 정해지며; 그리고상기 제 3 개구부(342, 406)를 도전성 물질로 채우는 단계를 더 포함하는 것을 특징으로 하는 방법(600).
- 제 5 항에 있어서,상기 제 1 개구부(228, 338, 402)의 식각 지연에 대해 상기 제 3 개구부(342, 406)의 식각 지연이 비선형적으로 관련되도록, 상기 제 1 개구부(228, 338, 402)에 대해 상기 제 3 개구부(342, 406)의 사이즈를 정하는 단계를 더 포함하는 것을 특징으로 하는 방법(600).
- 제 5 항에 있어서,상기 제 1 개구부(228, 338, 402)와 동일한 사이즈를 갖는 캘리브레이션 개구부(118)를 포함하여 상기 유전 물질(102) 내에 복수의 개구부들을 식각하고, 복수의 깊이들을 측정하고, 1에서 상기 복수의 깊이들에 대한 상기 캘리브레이션 개구부(118)의 깊이의 비를 뺀 것과 같은 복수의 식각 지연들을 계산함으로써, 상기 복수의 개구부들의 식각 지연들을 결정하는 단계와;1에서 상기 제 2 깊이에 대한 상기 제 1 깊이의 비를 뺀 것을 계산함으로써 제 1 최적의 식각 지연을 결정하는 단계와;1에서 상기 제 3 깊이(128)에 대한 상기 제 1 깊이의 비를 뺀 것을 계산함으 로써 제 2 최적의 식각 지연을 결정하는 단계와;상기 제 1 최적의 식각 지연에 가장 가까운 식각 지연을 갖는 개구부의 사이즈에 기초하여 상기 제 2 개구부(230, 340, 404)의 사이즈를 정하는 단계와; 그리고제 3 최적의 식각 지연과 가장 가까운 식각 지연을 갖는 개구부의 사이즈에 기초하여 상기 제 3 개구부(342, 406)의 사이즈를 정하는 단계를 더 포함하는 것을 특징으로 하는 방법(600).
- 집적 회로 제조 방법(600)에 있어서,제 1 반도체 기판(306)위 반도체 디바이스(317) 위의 유전 물질(322) 내에 제 1 개구부(228, 338, 402)를 제 1 깊이로 식각하는 단계와;상기 제 1 반도체 기판(306) 위의 상기 유전 물질(322) 내에 제 2 개구부(230, 340, 404)를 제 2 깊이로 식각하는 단계와;상기 제 1 반도체 기판(306) 아래의 제 2 반도체 기판(202, 302, 306) 위의 상기 유전 물질(322) 내에 제 3 개구부(342, 406)를 제 3 깊이(128)로 식각하는 단계와, 여기서 상기 제 1, 2 개구부들(228, 338, 402, 230, 340, 404)은 동일한 사이즈를 갖고, 상기 제 3 개구부(342, 406)는 거의 동일한 시간 동안 각각 제 1, 2 및 3 깊이들로 식각되도록 서로 다르게 사이즈가 정해지며; 그리고상기 제 1, 2 및 3 개구부들을 도전성 물질로 채우는 단계를 포함하는 것을 특징으로 하는 방법(600).
- 제 8 항에 있어서,상기 제 1, 2 반도체 기판(202, 302, 306) 및 상기 반도체 디바이스(317) 위에 하층(214, 320)을 증착하는 단계를 더 포함하고,상기 제 1, 3 개구부들을 식각하는 단계는 상기 하층(214, 320) 내로 식각하고,상기 제 2 개구부(230, 340, 404)를 식각하는 단계는 상기 하층(214, 320)에 대해 식각하는 것을 특징으로 하는 방법(600).
- 제 8 항에 있어서,상기 제 2 개구부(230, 340, 404)의 식각 지연에 대해 상기 제 3 개구부(342, 406)의 식각 지연이 비선형적으로 관련되도록, 상기 제 2 개구부(230, 340, 404)에 대해 상기 제 3 개구부(342, 406)의 사이즈를 정하는 단계를 더 포함하는 것을 특징으로 하는 방법(600).
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2003/020872 WO2004006261A2 (en) | 2002-07-02 | 2003-07-02 | Wordline latching in semiconductor memories |
| USPCT/US03/20872 | 2003-07-02 | ||
| PCT/US2003/021282 WO2004013908A1 (en) | 2002-08-02 | 2003-07-09 | Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits |
| USPCT/US03/21282 | 2003-07-09 | ||
| PCT/US2003/041684 WO2005013357A1 (en) | 2003-07-02 | 2003-12-30 | Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060119856A true KR20060119856A (ko) | 2006-11-24 |
| KR101029384B1 KR101029384B1 (ko) | 2011-04-15 |
Family
ID=34118088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067000079A KR101029384B1 (ko) | 2003-07-02 | 2003-12-30 | 집적 회로의 컨택 사이즈들의 사이즈를 정함으로써 멀티레벨 컨택들을 제조하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JP2007521630A (ko) |
| KR (1) | KR101029384B1 (ko) |
| CN (1) | CN1802738A (ko) |
| AU (2) | AU2003300120A1 (ko) |
| DE (1) | DE10394263B4 (ko) |
| GB (1) | GB2420015A (ko) |
| WO (2) | WO2005013282A1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2003
- 2003-12-30 CN CNA2003801103715A patent/CN1802738A/zh active Pending
- 2003-12-30 AU AU2003300120A patent/AU2003300120A1/en not_active Abandoned
- 2003-12-30 AU AU2003300121A patent/AU2003300121A1/en not_active Abandoned
- 2003-12-30 JP JP2005507461A patent/JP2007521630A/ja active Pending
- 2003-12-30 GB GB0601531A patent/GB2420015A/en not_active Withdrawn
- 2003-12-30 WO PCT/US2003/041683 patent/WO2005013282A1/en active Application Filing
- 2003-12-30 KR KR1020067000079A patent/KR101029384B1/ko active IP Right Grant
- 2003-12-30 DE DE10394263T patent/DE10394263B4/de not_active Expired - Fee Related
- 2003-12-30 WO PCT/US2003/041684 patent/WO2005013357A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| GB2420015A (en) | 2006-05-10 |
| AU2003300121A1 (en) | 2005-02-15 |
| WO2005013282A1 (en) | 2005-02-10 |
| KR101029384B1 (ko) | 2011-04-15 |
| AU2003300120A1 (en) | 2005-02-15 |
| GB0601531D0 (en) | 2006-03-08 |
| WO2005013357A1 (en) | 2005-02-10 |
| CN1802738A (zh) | 2006-07-12 |
| DE10394263T5 (de) | 2006-04-27 |
| DE10394263B4 (de) | 2011-05-26 |
| JP2007521630A (ja) | 2007-08-02 |
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| A201 | Request for examination | ||
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|
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|
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