JP2001044441A - 完全空乏ｓｏｉ型半導体装置及び集積回路 - Google Patents

Abstract

(57)【要約】 【課題】閾値電圧Ｖ_thを動的に制御（変更）し得る完全
空乏ＳＯＩ型半導体装置を提供する。 【解決手段】本発明の完全空乏ＳＯＩ型半導体装置は、
（Ａ）半導体層１１上に形成された絶縁層１４と、
（Ｂ）該絶縁層１４上に形成され、素子分離領域１５に
よって囲まれた半導体領域１６Ａと、（Ｃ）該半導体領
域１６Ａに形成された、ソース／ドレイン領域２３Ａ及
びチャネル形成領域２４Ａと、（Ｄ）該チャネル形成領
域２４Ａから延在したボディ部２６Ａと、（Ｅ）ゲート
電極２１Ａと、（Ｆ）少なくともチャネル形成領域２４
Ａの下方の半導体層の領域１２から素子分離領域１５の
下方の半導体層の一部分１３にかけて形成された導電性
領域３０Ａと、（Ｇ）素子分離領域１５の下方に位置す
る導電性領域３０Ａの部分に接続された第１のコンタク
トホール３２Ａと、（Ｈ）ボディ部２６Ａに接続された
第２のコンタクトホール２８Ａと備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、完全空乏ＳＯＩ型
半導体装置、及び、かかる完全空乏ＳＯＩ型半導体装置
を含む集積回路に関する。

【０００２】

【従来の技術】ＭＯＳ型半導体装置から構成された集積
回路の高集積化、高性能化に伴い、ＳＯＩ（Semiconduc
tor On Insulator）構造を有するＳＯＩ型ＭＯＳ半導体
装置が着目されている。ＳＯＩ型ＭＯＳ半導体装置にお
いては、絶縁層によって完全なる素子分離が達成される
ので、ソフトエラーやラッチアップの発生が抑制され、
集積度の高い集積回路においても高い信頼性が得られ
る。また、ソース／ドレイン領域の接合容量を低減する
ことができるので、スイッチングに伴う充放電が少なく
なり、高速化、低消費電力化に対して有利である。

【０００３】従来のＳＯＩ型ＭＯＳ半導体装置の模式的
な一部断面図を図２１の（Ａ）に示す。尚、この一部断
面図は、後述する模式的な配置図である図２３における
線Ｂ−Ｂに沿ったと同様の一部断面図である。この従来
のＳＯＩ型ＭＯＳ半導体装置は、（ａ）半導体層２１１
上に形成された絶縁層２１４と、（ｂ）絶縁層２１４上
に形成され、素子分離領域２１５によって囲まれた半導
体領域２１６と、（ｃ）半導体領域２１６に形成され
た、ソース／ドレイン領域２２３、及び、ソース／ドレ
イン領域２２３に挟まれたチャネル形成領域２２４と、
（ｄ）チャネル形成領域２２４の上方にゲート絶縁膜２
２０を介して形成されたゲート電極２２１、から成る。
尚、参照番号２１７は層間絶縁層であり、参照番号２２
２は、ゲート電極２２１の側面に形成された絶縁材料か
ら成るゲートサイドウオールであり、参照番号２２９
Ａ，２２９Ｂ，２２９Ｃは配線である。

【０００４】ところで、ＳＯＩ型ＭＯＳ半導体装置に
は、大きく分けて２つの動作モードがある。一方の動作
モードは、ＳＯＩ型ＭＯＳ半導体装置の動作時、ゲート
電極２２１の直下のチャネル形成領域２２４に誘起され
る空乏層が、絶縁層２１４と半導体領域２１６との界面
まで到達する完全空乏型であり、他方の動作モードは、
空乏層が絶縁層２１４と半導体領域２１６との界面まで
到達しない部分空乏型である。完全空乏ＳＯＩ型ＭＯＳ
半導体装置においては、空乏電荷量が部分空乏ＳＯＩ型
ＭＯＳ半導体装置よりも大幅に減少し、従って、ドレイ
ン電流に寄与する可動電荷が増える。その結果、急峻な
サブスレッショールド特性（Ｓ値）が得られるといった
利点を有する。尚、通常、半導体領域２１６の厚さが比
較的厚い場合には（例えば１００ｎｍ以上）、部分空乏
型となり、半導体領域２１６の厚さが比較的薄い場合に
は（例えば１００ｎｍ未満）、完全空乏型となる。

【０００５】また、集積回路の高速化、低消費電力化を
達成するための一手段として、半導体装置の閾値電圧Ｖ
_thを動的に制御（変更）する技術が知られており、かか
る半導体装置はダイナミック・スレッショールド半導体
装置（ＤＴ半導体装置）と呼ばれている。そして、この
技術は、専ら、部分空乏ＳＯＩ型ＭＯＳ半導体装置に適
用され、例えば、図２４に等価回路を例示するインバー
タのような回路構成に適用されている。

【０００６】ダイナミック・スレッショールド半導体装
置から構成された従来の部分空乏ＳＯＩ型半導体装置の
模式的な一部断面図を図２２に示し、模式的な配置図を
図２３に示す。この半導体装置は、図２１の（Ａ）に示
した構造に加えて、（ｅ）半導体領域２１６に形成さ
れ、チャネル形成領域２２４から延在したボディ部２２
６、を有する。図２３において、ワード線やビット線、
ソース線の図示を省略しており、半導体領域２１６は点
線で囲まれている。点線の外側の領域は素子分離領域２
１５である。参照番号２２７は、コンタクトホール２２
８の底部のボディ部２２６の部分に形成された高濃度不
純物領域である。

【０００７】そして、ダイナミック・スレッショールド
半導体装置から構成された部分空乏ＳＯＩ型ＰＭＯＳ半
導体装置２０１及び部分空乏ＳＯＩ型ＮＭＯＳ半導体装
置２０２のそれぞれのボディ部２２６は、図２２に示す
コンタクトホール２２８を介して、それぞれのゲート電
極２２１に接続されている。インバータの動作時、それ
ぞれのゲート電極２２１に電圧が印加されると、ゲート
電極２２１とボディ部２２６とはコンタクトホール２２
８を介して接続されているので、半導体装置がオン状態
の場合には、半導体装置の閾値電圧Ｖ_thの絶対値が低下
し、半導体装置の駆動能力が向上する。一方、半導体装
置がオフ状態の場合には、半導体装置の閾値電圧Ｖ_thの
絶対値が高くなり、オフリーク電流を抑制することがで
きる。即ち、動的な閾値電圧の制御を行うことができる
結果、高駆動能力化、及び、低電源電圧化による低消費
電力化を達成することが可能となる。特に、部分空乏Ｓ
ＯＩ型ＭＯＳ半導体装置の高い駆動能力性能から、大き
な容量負荷を駆動する回路の部分や長距離配線の上流の
回路の部分への適用が有効である。

【０００８】

【発明が解決しようとする課題】このようなダイナミッ
ク・スレッショールド半導体装置は極めて有効な技術で
はあるが、完全空乏ＳＯＩ型ＭＯＳ半導体装置に適用す
ることができない。部分空乏ＳＯＩ型ＭＯＳ半導体装置
においては、図２１の（Ｂ）に示すように、半導体装置
がオン状態になると、チャネル形成領域２２４に誘起さ
れたチャネル２２５と絶縁層２１４との間の半導体領域
２１６の部分からボディ部２２６にかけて電荷蓄積部２
４０が形成される。かかる電荷蓄積部２４０はボディ部
２２６を介してゲート電極２２１に電気的に接続された
状態となるので、半導体装置のオン状態における閾値電
圧Ｖ_thの制御を行うことができる。尚、図２１の（Ｂ）
は、図２３の線Ｂ−Ｂに沿った模式的な一部断面図であ
る。

【０００９】然るに、完全空乏ＳＯＩ型ＭＯＳ半導体装
置においては、半導体装置がオン状態になっても電荷蓄
積部が形成されない。それ故、外部からチャネル形成領
域の電位を制御することができず、従来の完全空乏ＳＯ
Ｉ型ＭＯＳ半導体装置においては、オン状態における閾
値電圧Ｖ_thの制御を行うことができない。一般に、ＳＯ
Ｉ型ＭＯＳ半導体装置においては、半導体領域２１６の
厚さは一様である。従って、１つの集積回路内におい
て、ＳＯＩ型ＭＯＳ半導体装置の一部を完全空乏ＳＯＩ
型ＭＯＳ半導体装置とし、残りを部分空乏ＳＯＩ型ＭＯ
Ｓ半導体装置とすることは、現実には、殆ど不可能に近
い。

【００１０】従って、本発明の目的は、閾値電圧Ｖ_thを
動的に制御（変更）し得る完全空乏ＳＯＩ型半導体装
置、及び、かかる完全空乏ＳＯＩ型半導体装置を含む集
積回路を提供することにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る完全空乏ＳＯＩ型半導体
装置は、（Ａ）半導体層上に形成された絶縁層と、
（Ｂ）該絶縁層上に形成され、素子分離領域によって囲
まれた半導体領域と、（Ｃ）該半導体領域に形成され
た、ソース／ドレイン領域、及び、該ソース／ドレイン
領域に挟まれたチャネル形成領域と、（Ｄ）該半導体領
域に形成され、該チャネル形成領域から延在したボディ
部と、（Ｅ）該チャネル形成領域の上方にゲート絶縁膜
を介して形成されたゲート電極、から成る完全空乏ＳＯ
Ｉ型半導体装置であって、（Ｆ）少なくともチャネル形
成領域の下方の半導体層の領域から素子分離領域の下方
の半導体層の一部分にかけて形成された導電性領域と、
（Ｇ）素子分離領域の下方に位置する導電性領域の部分
に接続された第１のコンタクトホールと、（Ｈ）ボディ
部に接続された第２のコンタクトホール、を備えている
ことを特徴とする。

【００１２】本発明の第１の態様に係る完全空乏ＳＯＩ
型半導体装置においては、完全空乏ＳＯＩ型半導体装置
の動作時、第１のコンタクトホールを介して導電性領域
に第１の所定の電位を加えることによって、チャネル形
成領域に誘起されたチャネルと絶縁層との間の半導体領
域の部分からボディ部にかけて電荷蓄積部が形成され、
第２のコンタクトホールを介してボディ部に第２の所定
の電位を加えることによって、完全空乏ＳＯＩ型半導体
装置の閾値電圧が制御される構成とすることが好まし
い。また、導電性領域は、ソース／ドレイン領域の有す
る導電型と逆の導電型を有することが好ましく、この場
合、導電性領域はウエル構造を有することが望ましい。
尚、ボディ部を第２のコンタクトホールを介してゲート
電極に電気的に接続する構成とすることができる。

【００１３】上記の目的を達成するための本発明の第１
の態様に係る集積回路は、第１の完全空乏ＳＯＩ型半導
体装置と第２の完全空乏ＳＯＩ型半導体装置とから構成
された集積回路であって、第１の完全空乏ＳＯＩ型半導
体装置は、（Ａ）半導体層上に形成された絶縁層と、
（Ｂ）該絶縁層上に形成され、第１の素子分離領域によ
って囲まれた第１の半導体領域と、（Ｃ）該第１の半導
体領域に形成された、ソース／ドレイン領域、及び、該
ソース／ドレイン領域に挟まれたチャネル形成領域と、
（Ｄ）該第１の半導体領域に形成され、該チャネル形成
領域から延在したボディ部と、（Ｅ）該チャネル形成領
域の上方にゲート絶縁膜を介して形成されたゲート電極
と、（Ｆ）少なくともチャネル形成領域の下方の半導体
層の領域から第１の素子分離領域の下方の半導体層の一
部分にかけて形成された導電性領域と、（Ｇ）第１の素
子分離領域の下方に位置する導電性領域の部分に接続さ
れた第１のコンタクトホールと、（Ｈ）ボディ部に接続
された第２のコンタクトホール、から成り、第２の完全
空乏ＳＯＩ型半導体装置は、（ａ）前記絶縁層上に形成
され、第２の素子分離領域によって囲まれた第２の半導
体領域と、（ｂ）該第２の半導体領域に形成された、ソ
ース／ドレイン領域、及び、該ソース／ドレイン領域に
挟まれたチャネル形成領域と、（ｃ）該チャネル形成領
域の上方にゲート絶縁膜を介して形成されたゲート電
極、から成ることを特徴とする。

【００１４】本発明の第１の態様に係る集積回路におい
ては、第１の完全空乏ＳＯＩ型半導体装置の動作時、第
１のコンタクトホールを介して導電性領域に第１の所定
の電位を加えることによって、第１の完全空乏ＳＯＩ型
半導体装置において、チャネル形成領域に誘起されたチ
ャネルと絶縁層との間の第１の半導体領域の部分からボ
ディ部にかけて電荷蓄積部が形成され、第２のコンタク
トホールを介してボディ部に第２の所定の電位を加える
ことによって、第１の完全空乏ＳＯＩ型半導体装置の閾
値電圧が制御される構成とすることが好ましい。また、
第１の完全空乏ＳＯＩ型半導体装置において、導電性領
域は、ソース／ドレイン領域の有する導電型と逆の導電
型を有することが望ましく、この場合、導電性領域はウ
エル構造を有することが好ましい。尚、第１の完全空乏
ＳＯＩ型半導体装置において、ボディ部を第２のコンタ
クトホールを介してゲート電極に電気的に接続する構成
とすることができる。

【００１５】本発明の第１の態様に係る完全空乏ＳＯＩ
型半導体装置あるいは本発明の第１の態様に係る集積回
路を構成する第１の完全空乏ＳＯＩ型半導体装置におい
ては、導電性領域は、他の完全空乏ＳＯＩ型半導体装置
あるいは第１の完全空乏ＳＯＩ型半導体装置における導
電性領域と電気的に分離されている必要がある。

【００１６】上記の目的を達成するための本発明の第２
の態様に係る完全空乏ＳＯＩ型半導体装置は、（Ａ）半
導体層上に形成された絶縁層と、（Ｂ）該絶縁層上に形
成され、素子分離領域によって囲まれた半導体領域と、
（Ｃ）該半導体領域に形成された、ソース／ドレイン領
域、及び、該ソース／ドレイン領域に挟まれたチャネル
形成領域と、（Ｄ）該半導体領域に形成され、該チャネ
ル形成領域から延在したボディ部と、（Ｅ）該チャネル
形成領域の上方にゲート絶縁膜を介して形成されたゲー
ト電極と、（Ｆ）ボディ部に接続されたコンタクトホー
ル、から成り、動作時、バイアス手段によって半導体層
にバイアスが加えられることを特徴とする。

【００１７】本発明の第２の態様に係る完全空乏ＳＯＩ
型半導体装置においては、半導体層は、ソース／ドレイ
ン領域の有する導電型と逆の導電型を有することが好ま
しい。また、完全空乏ＳＯＩ型半導体装置の動作時、バ
イアス手段により半導体層にバイアスを加えることによ
って、チャネル形成領域に誘起されたチャネルと絶縁層
との間の半導体領域の部分からボディ部にかけて電荷蓄
積部が形成され、コンタクトホールを介してボディ部に
所定の電位を加えることによって、完全空乏ＳＯＩ型半
導体装置の閾値電圧が制御される構成とすることが好ま
しい。尚、ボディ部をコンタクトホールを介してゲート
電極に電気的に接続する構成とすることができる。

【００１８】上記の目的を達成するための本発明の第２
の態様に係る集積回路は、第１の完全空乏ＳＯＩ型半導
体装置と第２の完全空乏ＳＯＩ型半導体装置とから構成
された集積回路であって、第１の完全空乏ＳＯＩ型半導
体装置は、（Ａ）半導体層上に形成された絶縁層と、
（Ｂ）該絶縁層上に形成され、第１の素子分離領域によ
って囲まれた第１の半導体領域と、（Ｃ）該第１の半導
体領域に形成された、ソース／ドレイン領域、及び、該
ソース／ドレイン領域に挟まれたチャネル形成領域と、
（Ｄ）該第１の半導体領域に形成され、該チャネル形成
領域から延在したボディ部と、（Ｅ）該チャネル形成領
域の上方にゲート絶縁膜を介して形成されたゲート電極
と、（Ｆ）該ボディ部に接続されたコンタクトホール、
から成り、第２の完全空乏ＳＯＩ型半導体装置は、
（ａ）前記絶縁層上に形成され、第２の素子分離領域に
よって囲まれた第２の半導体領域と、（ｂ）該第２の半
導体領域に形成された、ソース／ドレイン領域、及び、
ソース／ドレイン領域に挟まれたチャネル形成領域と、
（ｃ）該チャネル形成領域の上方にゲート絶縁膜を介し
て形成されたゲート電極、から成り、集積回路は、半導
体層にバイアスを加えるバイアス手段を更に備えている
ことを特徴とする。

【００１９】本発明の第２の態様に係る集積回路におい
て、半導体層は、第１の完全空乏ＳＯＩ型半導体装置を
構成するソース／ドレイン領域の有する導電型と逆の導
電型を有することが望ましい。また、第１の完全空乏Ｓ
ＯＩ型半導体装置の動作時、バイアス手段により半導体
層にバイアスを加えることによって、第１の完全空乏Ｓ
ＯＩ型半導体装置において、チャネル形成領域に誘起さ
れたチャネルと絶縁層との間の第１の半導体領域の部分
からボディ部にかけて電荷蓄積部が形成され、コンタク
トホールを介してボディ部に所定の電位を加えることに
よって、第１の完全空乏ＳＯＩ型半導体装置の閾値電圧
が制御される構成とすることが好ましい。尚、第１の完
全空乏ＳＯＩ型半導体装置において、ボディ部をコンタ
クトホールを介してゲート電極に電気的に接続する構成
とすることができる。

【００２０】本発明の第１若しくは第２の態様に係る完
全空乏ＳＯＩ型半導体装置、あるいは又、本発明の第１
若しくは第２の態様に係る集積回路における第１の完全
空乏ＳＯＩ型半導体装置（以下、これらを総称して、本
発明の完全空乏ＳＯＩ型半導体装置と呼ぶ場合がある）
は、かかる完全空乏ＳＯＩ型半導体装置の動作時、ゲー
ト電極の直下のチャネル形成領域に誘起される空乏層
が、絶縁層と半導体領域（若しくは第１の半導体領域）
との界面まで到達せず、チャネル形成領域に誘起された
チャネルと絶縁層との間には電荷蓄積部が形成される。
従って、従来の完全空乏ＳＯＩ型半導体装置の定義とは
若干異なり、寧ろ、部分空乏ＳＯＩ型半導体装置の定義
に近い。しかしながら、本発明の完全空乏ＳＯＩ型半導
体装置の動作時、もしも、導電性領域及びボディ部に何
ら電位を加えなければ、従来の完全空乏ＳＯＩ型半導体
装置として動作する。従って、本発明の完全空乏ＳＯＩ
型半導体装置は、その動作モードが従来の完全空乏ＳＯ
Ｉ型半導体装置と若干異なるものの、実質的には完全空
乏ＳＯＩ型半導体装置である。

【００２１】本発明の第１の態様に係る完全空乏ＳＯＩ
型半導体装置、あるいは、本発明の第１の態様に係る集
積回路を構成する第１の完全空乏ＳＯＩ型半導体装置
は、例えば、（イ）半導体層と、該半導体層上に形成さ
れた絶縁層と、該絶縁層上に形成された第２の半導体層
から構成された基板を準備し、（ロ）（第１の）素子分
離領域によって囲まれた第２の半導体層から成る（第１
の）半導体領域を、該絶縁層上に形成する工程と、
（ハ）少なくともチャネル形成領域形成予定領域の下方
の半導体層の領域から（第１の）素子分離領域の下方の
半導体層の一部分にかけて、第２導電型を有する導電性
領域を形成する工程と、（ニ）（第１の）素子分離領域
に導電性領域に達する開口部を形成する工程と、（ホ）
（第１の）半導体領域のチャネル形成領域形成予定領域
の上に、ゲート絶縁膜を介してゲート電極を形成する工
程と、（ヘ）（第１の）半導体領域に、例えばイオン注
入法にて、第１導電型を有するソース／ドレイン領域を
形成する工程と、（ト）例えばイオン注入法にて、開口
部の底部に露出した導電性領域に第２導電型を有する第
１の高濃度不純物領域を形成し、併せて、チャネル形成
領域から延在するボディ部の一部に第２導電型を有する
第２の高濃度不純物領域を形成する工程と、（チ）全面
に層間絶縁層を形成した後、ゲート電極、ソース／ドレ
イン領域、第１の高濃度不純物領域、及び第２の高濃度
不純物領域の上方の層間絶縁層に開口部を形成し、かか
る開口部内を配線材料で埋め込み、層間絶縁層上に配線
を設ける工程、から成る製造方法に基づいて製造するこ
とができる。尚、工程（ロ）と工程（ハ）の順序は逆に
してもよい。また、工程（ニ）、工程（ホ）、工程
（ヘ）、工程（ト）の順序は、下記のように変更しても
よい。工程（チ）において、各領域における開口部の形
成、開口部内への配線材料の埋め込みや層間絶縁層上へ
の配線の形成の順序は、完全空乏ＳＯＩ型半導体装置あ
るいは第１の完全空乏ＳＯＩ型半導体装置の構造に依存
して、適宜決定すればよい。 （ニ）→（ホ）→（ト）→（ヘ） （ニ）→（ト）→（ホ）→（ヘ） （ホ）→（ニ）→（ヘ）→（ト） （ホ）→（ニ）→（ト）→（ヘ） （ホ）→（ヘ）→（ニ）→（ト）

【００２２】本発明の第２の態様に係る完全空乏ＳＯＩ
型半導体装置、あるいは、本発明の第２の態様に係る集
積回路を構成する第１の完全空乏ＳＯＩ型半導体装置
は、例えば、（イ）半導体層と、該半導体層上に形成さ
れた絶縁層と、該絶縁層上に形成された第２の半導体層
から構成された基板を準備し、（ロ）（第１の）素子分
離領域によって囲まれた第２の半導体層から成る（第１
の）半導体領域を、該絶縁層上に形成する工程と、
（ハ）（第１の）半導体領域のチャネル形成領域形成予
定領域の上に、ゲート絶縁膜を介してゲート電極を形成
する工程と、（ニ）（第１の）半導体領域に、例えばイ
オン注入法にて、第１導電型を有するソース／ドレイン
領域を形成する工程と、（ホ）例えばイオン注入法に
て、チャネル形成領域から延在するボディ部の一部に第
２導電型を有する高濃度不純物領域を形成する工程と、
（ヘ）全面に層間絶縁層を形成した後、ゲート電極、ソ
ース／ドレイン領域、及び高濃度不純物領域の上方の層
間絶縁層に開口部を形成し、かかる開口部内を配線材料
で埋め込み、層間絶縁層上に配線を設ける工程、から成
る製造方法に基づいて製造することができる。尚、集積
回路の製造においては、半導体層にバイアスを加えるバ
イアス手段を形成する工程を更に含み、この工程は、工
程（イ）の後、どの工程の間において実行してもよい
し、各工程と同時に実行してもよい。また、工程
（ハ）、工程（ニ）、工程（ホ）の順序は、下記のよう
に変更してもよい。工程（ヘ）において、各領域におけ
る開口部の形成、開口部内への配線材料の埋め込みや層
間絶縁層上への配線の形成の順序は、完全空乏ＳＯＩ型
半導体装置あるいは第１の完全空乏ＳＯＩ型半導体装置
の構造に依存して、適宜決定すればよい。 （ハ）→（ホ）→（ニ） （ホ）→（ハ）→（ニ）

【００２３】工程（イ）において基板を準備する方法
は、所謂ＳＯＩ法である。即ち、具体的には、以下の方
法を挙げることができる。 （Ｘ−１）半導体基板と支持基板とを絶縁層を介して張
り合わせた後、半導体基板を裏面から研削、研磨するこ
とによって、支持基板から成る半導体層と、絶縁層と、
半導体基板から成る第２の半導体層を得る、基板張り合
わせ法 （Ｘ−２）半導体基板の内部に酸素イオンをイオン注入
することによって、半導体基板の内部に絶縁層を形成
し、絶縁層の下に半導体基板の一部から成る半導体層
を、また、絶縁層の上に半導体基板の一部から成る第２
の半導体層を、それぞれ得るＳＩＭＯＸ（Silicon IMpl
anted OXidation）法 （Ｘ−３）半導体基板上に形成された絶縁層上に気相又
は固相で単結晶半導体層を形成することによって、半導
体基板から成る半導体層と、絶縁層と、単結晶半導体層
から成る第２の半導体層を得る方法 （Ｘ−４）陽極酸化によって半導体基板の表面を部分的
に多孔質化して絶縁層を形成することによって、絶縁層
の下に半導体基板の一部から成る半導体層を、また、絶
縁層の上に半導体基板の一部から成る第２の半導体層
を、それぞれ得る方法

【００２４】素子分離領域の形成方法として、以下の方
法を挙げることができる。 （Ｙ−１）第２の半導体層上にパッド酸化膜及びシリコ
ン窒化膜を形成し、シリコン窒化膜及びパッド酸化膜を
パターニングすることによって、素子分離領域形成用の
マスクを形成し、かかる素子分離領域形成用のマスクを
用いて第２の半導体層を熱酸化することで素子分離領域
を形成する、所謂ＬＯＣＯＳ法 （Ｙ−２）第２の半導体層をパターニングすることによ
ってトレンチを第２の半導体層に形成した後、トレンチ
内を絶縁材料で埋め込む、所謂ＳＴＩ（ShallowTrench
Isolation）法 （Ｙ−３）上記の（Ｘ−１）に基づき基板を準備する場
合、予め、半導体基板にトレンチを形成し、かかるトレ
ンチ内を絶縁層で埋め込み、次いで、全面に層間膜（例
えば、ＳｉＯ₂膜、ＳｉＯ₂膜とポリシリコン膜の積層構
造を有する膜）を形成した後、かかる半導体基板と支持
基板とをこの層間膜を介して張り合わせ、半導体基板を
裏面から研削、研磨することによって、支持基板から成
る半導体層と、絶縁層と、半導体基板から成る第２の半
導体層を得る、基板張り合わせ法とＳＴＩ法とを組み合
わせた方法 （Ｙ−４）絶縁層上の第２の半導体層を除去することに
よって絶縁層を露出させることで、素子分離領域を形成
するメサ（Mesa）型素子分離領域形成法

【００２５】尚、上記の（Ｙ−１）、（Ｙ−２）及び
（Ｙ−３）に基づき素子分離領域を形成する場合には、
素子分離領域及び絶縁層を貫通する開口部を形成するこ
とによって、導電性領域に達する開口部を素子分離領域
に形成することができる。また、上記の（Ｙ−４）に基
づき素子分離領域を形成する場合には、絶縁層を貫通す
る開口部を形成することによって、導電性領域に達する
開口部を素子分離領域に形成することができる。

【００２６】ソース／ドレイン領域を形成する工程は、
半導体領域に相対的に低濃度の不純物領域をイオン注入
法に基づき形成してＬＤＤ構造を形成した後、ゲート電
極の側面に絶縁材料から成るゲートサイドウオールを設
け、次いで、半導体領域に相対的に高濃度の不純物領域
をイオン注入法に基づき形成する工程から構成すること
が望ましい。

【００２７】また、全面に層間絶縁層を形成する前に、
全面に高融点金属材料層を形成し、熱処理を行うことに
よって、かかる高融点金属材料層を構成する原子と半導
体層及び半導体領域を構成する原子とを反応させて半導
体層及び半導体領域にシリサイド層を形成し、未反応の
高融点金属材料層を除去する工程を実行してもよい。こ
れによって、コンタクト抵抗の低減を図ることができ
る。

【００２８】本発明において、半導体層や半導体領域
を、シリコンあるいはシリコン−ゲルマニウムの混晶系
から構成することができる。

【００２９】本発明においては、導電性領域に接続され
た第１のコンタクトホールとボディ部に接続された第２
のコンタクトホールとを備え、あるいは又、半導体層に
バイアスを加えるバイアス手段とボディ部に接続された
コンタクトホールとを備えているので、（第１の）完全
空乏ＳＯＩ型半導体装置の動作時、チャネル形成領域に
誘起されたチャネルと絶縁層との間の半導体領域の部分
からボディ部にかけて電荷蓄積部が形成される。そし
て、（第２の）コンタクトホールからボディ部を介して
この電荷蓄積部に、適切な電位を加えることによって、
所謂バック・バイアスに基づき、（第１の）完全空乏Ｓ
ＯＩ型半導体装置の閾値電圧を制御することが可能とな
る。

【００３０】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００３１】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る完全空乏ＳＯＩ型半導体装置及び集
積回路に関する。実施の形態１の集積回路の等価回路を
図１５の（Ａ）に示す。実施の形態１において、集積回
路は、例えば、ＮＡＮＤ回路１０１、インバータ１０
２、長距離配線１０３、インバータ１０４，１０５，１
０６から構成されている。実施の形態１においては、長
距離配線１０３や多数のインバータ１０４，１０５，１
０６を駆動するインバータ１０２が、本発明の第１の態
様に係る完全空乏ＳＯＩ型半導体装置あるいは第１の完
全空乏ＳＯＩ型半導体装置から構成されている。一方、
他の素子であるＮＡＮＤ回路１０１やインバータ１０
４，１０５，１０６は、従来の完全空乏ＳＯＩ型半導体
装置（第２の完全空乏ＳＯＩ型半導体装置）から構成さ
れている。インバータ１０２の等価回路を図１５の
（Ｂ）に示す。尚、説明の簡素化のため、本発明の第１
の態様に係る完全空乏ＳＯＩ型半導体装置あるいは第１
の完全空乏ＳＯＩ型半導体装置を、以下、単に完全空乏
ＳＯＩ型半導体装置と呼ぶ。

【００３２】インバータ１０２を構成する実施の形態１
の完全空乏ＳＯＩ型半導体装置の模式的な一部断面図
を、図１、図２及び図３に示す。このインバータ１０２
は、ｎチャネル型の完全空乏ＳＯＩ型半導体装置（図で
は、完全空乏ＳＯＩ型ＮＭＯＳと表示する）１０Ａと、
ｐチャネル型の完全空乏ＳＯＩ型半導体装置１０Ｂ（図
では、完全空乏ＳＯＩ型ＰＭＯＳと表示する）から構成
されている。また、ｎチャネル型の完全空乏ＳＯＩ型半
導体装置１０Ａの模式的な配置図を、図４に示す。尚、
図１は、図４の線Ａ−Ａに沿ったと同様の模式的な一部
断面図であり、図２は図４の線Ｂ−Ｂに沿った模式的な
一部断面図であり、図３は図４の線Ｂ−Ｂに沿ったと同
様の模式的な一部断面図である。ここで、模式的な配置
図には、ワード線やビット線、ソース線等の図示を省略
してあり、ゲート電極、ソース／ドレイン領域及びボデ
ィ部を明確にするために、斜線を付した。以下において
も同様である。

【００３３】ｎチャネル型の完全空乏ＳＯＩ型半導体装
置１０Ａは、（Ａ）半導体層（例えば、シリコン半導体
基板）１１上に形成された絶縁層（例えば、ＳｉＯ₂か
ら成る）１４と、（Ｂ）絶縁層１４上に形成され、（第
１の）素子分離領域１５によって囲まれた（第１の）半
導体領域１６Ａと、（Ｃ）（第１の）半導体領域１６Ａ
に形成された、ｎ型不純物を含有するソース／ドレイン
領域２３Ａ、及び、ソース／ドレイン領域２３Ａに挟ま
れたチャネル形成領域２４Ａと、（Ｄ）（第１の）半導
体領域１６Ａに形成され、チャネル形成領域２４Ａから
延在したボディ部２６Ａと、（Ｅ）チャネル形成領域２
４Ａの上方にゲート絶縁膜２０を介して形成されたゲー
ト電極２１Ａ、から構成されている。尚、説明の簡素化
のために、第１の素子分離領域１５及び第１の半導体領
域１６Ａを、それぞれ、単に、素子分離領域１５及び半
導体領域１６Ａと呼ぶ。図４において、半導体領域１６
Ａは点線で囲まれた領域であり、点線の外側の領域は素
子分離領域１５である。また、以下に述べる導電性領域
３０Ａは一点鎖線で囲まれた領域である。各ソース／ド
レイン領域に設けられたコンタクトホールの数は１以上
であればよい。

【００３４】ｎチャネル型の完全空乏ＳＯＩ型半導体装
置１０Ａは、更に、（Ｆ）少なくともチャネル形成領域
２４Ａの下方の半導体層１１の領域１２（実施の形態１
においては、チャネル形成領域２４Ａ、ソース／ドレイ
ン領域２３Ａ及びボディ部２６Ａの下方の半導体層１１
の領域１２）から素子分離領域１５の下方の半導体層１
１の一部分１３にかけて形成された導電性領域３０Ａ
と、（Ｇ）素子分離領域１５の下方に位置する導電性領
域３０Ａの部分に接続された第１のコンタクトホール３
２Ａと、（Ｈ）ボディ部２６Ａに接続された第２のコン
タクトホール２８Ａ、を備えている。

【００３５】実施の形態１においては、導電性領域３０
Ａは、ソース／ドレイン領域２３Ａの有する導電型と逆
の導電型を有し（即ち、ｐ型不純物を含有し）、具体的
には、ｐ型ウエル構造を有する。第１のコンタクトホー
ル３２Ａと接する導電性領域３０Ａの部分には、オーミ
ック接合を得るために、ｐ型不純物を含有する高濃度不
純物領域３１Ａが設けられている。また、ボディ部２６
Ａは第２のコンタクトホール２８Ａを介してゲート電極
２１Ａに電気的に接続されている。更には、コンタクト
ホール２８Ａと接するボディ部２６Ａの部分には、オー
ミック接合を得るために、ｐ型不純物を含有する高濃度
不純物領域２７Ａが設けられている。

【００３６】ｎチャネル型の完全空乏ＳＯＩ型半導体装
置１０Ａの動作時、導電性領域３０Ａには、第１のコン
タクトホール３２Ａを介して、第１の所定の電位（Ｖ’
_SS）が加えられる一方、ソース／ドレイン領域２３Ａの
一方には電位（Ｖ_SS＞Ｖ’_SS）が加えられる。

【００３７】一方、ｐチャネル型の完全空乏ＳＯＩ型半
導体装置１０Ｂは、（Ａ）半導体層１１上に形成された
絶縁層１４と、（Ｂ）絶縁層１４上に形成され、（第１
の）素子分離領域１５によって囲まれた（第１の）半導
体領域１６Ｂと、（Ｃ）（第１の）半導体領域１６Ｂに
形成された、ｐ型不純物を含有するソース／ドレイン領
域２３Ｂ、及び、ソース／ドレイン領域２３Ｂに挟まれ
たチャネル形成領域２４Ｂと、（Ｄ）（第１の）半導体
領域１６Ｂに形成され、チャネル形成領域２４Ｂから延
在したボディ部２６Ｂと、（Ｅ）チャネル形成領域２４
Ｂの上方にゲート絶縁膜２０を介して形成されたゲート
電極２１Ｂ、から構成されている。尚、説明の簡素化の
ために、第１の半導体領域１６Ｂを、単に、半導体領域
１６Ｂと呼ぶ。

【００３８】ｐチャネル型の完全空乏ＳＯＩ型半導体装
置１０Ｂは、更に、（Ｆ）少なくともチャネル形成領域
２４Ｂの下方の半導体層１１の領域１２（実施の形態１
においては、チャネル形成領域２４Ｂ、ソース／ドレイ
ン領域２３Ｂ及びボディ部２６Ｂの下方の半導体層１１
の領域１２）から素子分離領域１５の下方の半導体層１
１の一部分１３にかけて形成された導電性領域３０Ｂ
と、（Ｇ）素子分離領域１５の下方に位置する導電性領
域３０Ｂの部分に接続された第１のコンタクトホール３
２Ｂと、（Ｈ）ボディ部２６Ｂに接続された第２のコン
タクトホール２８Ｂ、を備えている。

【００３９】実施の形態１においては、導電性領域３０
Ｂは、ソース／ドレイン領域２３Ｂの有する導電型と逆
の導電型を有し（即ち、ｎ型不純物を含有し）、具体的
には、ｎ型ウエル構造を有する。第１のコンタクトホー
ル３２Ｂと接する導電性領域３０Ｂの部分には、オーミ
ック接合を得るために、ｎ型不純物を含有する高濃度不
純物領域３１Ｂが設けられている。また、ボディ部２６
Ｂは第２のコンタクトホール２８Ｂを介してゲート電極
２１Ｂに電気的に接続されている。更には、コンタクト
ホール２８Ｂと接するボディ部２６Ｂの部分には、オー
ミック接合を得るために、ｎ型不純物を含有する高濃度
不純物領域２７Ｂが設けられている。

【００４０】ｐチャネル型の完全空乏ＳＯＩ型半導体装
置１０Ｂの動作時、導電性領域３０Ｂには、第１のコン
タクトホール３２Ｂを介して、第１の所定の電位（Ｖ’
_DD）が加えられる一方、ソース／ドレイン領域２３Ｂの
一方には電位（Ｖ_DD＜Ｖ’_DD）が加えられる。

【００４１】尚、参照番号２９Ａ〜２９Ｋは配線を示
し、参照番号１７は層間絶縁層を示す。

【００４２】集積回路における他の回路を構成する第２
の完全空乏ＳＯＩ型半導体装置の内、ｎチャネル型の第
２の完全空乏ＳＯＩ型半導体装置１１０の模式的な一部
断面図を図７及び図８に示し、その模式的な配置図を図
９に示す。尚、図７は、図９の線Ａ−Ａに沿った模式的
な一部断面図であり、図８は図４の線Ｂ−Ｂに沿った模
式的な一部断面図である。このｎチャネル型の第２の完
全空乏ＳＯＩ型半導体装置１１０は、（ａ）絶縁層１４
上に形成され、第２の素子分離領域１１５によって囲ま
れた第２の半導体領域１１６と、（ｂ）第２の半導体領
域１１６に形成された、ｎ型の不純物を含有するソース
／ドレイン領域１２３、及び、ソース／ドレイン領域１
２３に挟まれたチャネル形成領域１２４と、（ｃ）チャ
ネル形成領域１２４の上方にゲート絶縁膜２０を介して
形成されたゲート電極１２１、から構成されている。
尚、ｐチャネル型の第２の完全空乏ＳＯＩ型半導体装置
も、不純物の導電型が異なる点を除き、同様の構造を有
する。

【００４３】ゲート電極２１Ａ，２１Ｂに、例えば正の
電位Ｖ_in（＞０）を加え、ｐチャネル型の完全空乏ＳＯ
Ｉ型半導体装置１０Ｂの一方のソース／ドレイン領域２
３ＢにＶ_DDを印加し、ｎチャネル型の完全空乏ＳＯＩ型
半導体装置１０Ａの一方のソース／ドレイン領域２３Ａ
にＶ_SSを印加し、ｐチャネル型の完全空乏ＳＯＩ型半導
体装置１０Ｂをオフ状態とし、ｎチャネル型の完全空乏
ＳＯＩ型半導体装置１０Ａをオン状態（動作状態）とす
る。このとき、第１のコンタクトホール３２Ａを介して
導電性領域３０Ａに第１の所定の電位（Ｖ’_SS＜Ｖ_SS）
を加えることによって、チャネル形成領域２４Ａに誘起
されたチャネル２５Ａと絶縁層１４との間の半導体領域
１６Ａの部分からボディ部２６Ａにかけて電荷蓄積部４
０Ａが形成される（図５参照）。具体的には、半導体領
域１６Ａ内のホールが導電性領域３０Ａに向かって引き
付けられる結果、電荷蓄積部４０Ａが形成される。そし
て、ボディ部２６Ａは第２のコンタクトホール２８Ａを
介してゲート電極２１Ａに接続されているので、第２の
コンタクトホール２８Ａを介してボディ部２６Ａに、更
には電荷蓄積部４０Ａに第２の所定の電位（Ｖ_inに略等
しい）が加えられる結果、ｎチャネル型の完全空乏ＳＯ
Ｉ型半導体装置１０Ａの閾値電圧を、所謂バック・バイ
アスによって制御することができる。

【００４４】あるいは又、ゲート電極２１Ａ，２１Ｂ
に、例えば正の電位Ｖ’_in（＞０）を加え、ｐチャネル
型の完全空乏ＳＯＩ型半導体装置１０Ｂの一方のソース
／ドレイン領域２３ＢにＶ_DDを印加し、ｎチャネル型の
完全空乏ＳＯＩ型半導体装置１０Ａの一方のソース／ド
レイン領域２３ＡにＶ_SSを印加し、ｐチャネル型の完全
空乏ＳＯＩ型半導体装置１０Ｂをオン状態（動作状態）
とし、ｎチャネル型の完全空乏ＳＯＩ型半導体装置１０
Ａをオフ状態とする。このとき、第１のコンタクトホー
ル３２Ｂを介して導電性領域３０Ｂに第１の所定の電位
（Ｖ’_DD＞Ｖ_DD）を加えることによって、チャネル形成
領域２４Ｂに誘起されたチャネル２５Ｂと絶縁層１４と
の間の半導体領域１６Ｂの部分からボディ部２６Ｂにか
けて電荷蓄積部４０Ｂが形成される（図６参照）。具体
的には、半導体領域１６Ｂ内の電子が導電性領域３０Ｂ
に向かって引き付けられる結果、電荷蓄積部４０Ｂが形
成される。そして、ボディ部２６Ｂは第２のコンタクト
ホール２８Ｂを介してゲート電極２１Ｂに接続されてい
るので、第２のコンタクトホール２８Ｂを介してボディ
部２６Ｂに、更には電荷蓄積部４０Ｂに第２の所定の電
位（Ｖ’_inに略等しい）が加えられる結果、ｐチャネル
型の完全空乏ＳＯＩ型半導体装置１０Ｂの閾値電圧を、
所謂バック・バイアスによって制御することができる。

【００４５】尚、電位Ｖ_SSと電位Ｖ’_SSとの関係は、半
導体領域１６Ａ内のホールが導電性領域３０Ａに向かっ
て確実に引き付けられ、電荷蓄積部４０Ａが確実に形成
されるような関係とする必要がある。また、電位Ｖ_DDと
電位Ｖ’_DDとの関係は、半導体領域１６Ｂ内の電子が導
電性領域３０Ｂに向かって確実に引き付けられ、電荷蓄
積部４０Ｂが確実に形成されるような関係とする必要が
ある。

【００４６】以下、半導体層等の模式的な一部断面図で
ある図１０〜図１４を参照して、主に、ｎチャネル型の
完全空乏ＳＯＩ型半導体装置１０Ａを例にとり、その製
造方法を説明するが、ｐチャネル型の完全空乏ＳＯＩ型
半導体装置１０Ｂも同様の方法で製造することができ
る。尚、図１０の（Ａ）、図１０の（Ｂ）、図１２の
（Ａ）、図１３の（Ａ）及び図１４の（Ａ）は、図４の
線Ａ−Ａに沿ったと同様の模式的な一部断面図であり、
図１１の（Ａ）、図１１の（Ｂ）、図１２の（Ｂ）、図
１３の（Ｂ）及び図１４の（Ｂ）は、図４の線Ｂ−Ｂに
沿った模式的な一部断面図である。ここで、上述の（Ｙ
−１）、（Ｙ−２）あるいは（Ｙ−３）に基づき素子分
離領域１５の形成を行うｎチャネル型の完全空乏ＳＯＩ
型半導体装置１０Ａの製造方法を、原則として、図１０
〜図１４に示す。

【００４７】［工程−１００］先ず、半導体層１１と、
この半導体層１１上に形成された絶縁層１４と、絶縁層
１４上に形成された第２の半導体層１６’から構成され
た基板を準備する（図１０の（Ａ）参照）。具体的に
は、上述の（Ｘ−１）、（Ｘ−２）、（Ｘ−３）あるい
は（Ｘ−４）のいずれかの方法にて、基板を準備（作
製）すればよい。尚、第２の半導体層１６’の厚さ（言
い換えれば、半導体領域１６Ａの厚さ）を例えば約５０
ｎｍとする。

【００４８】［工程−１１０］次に、素子分離領域１５
によって囲まれた第２の半導体層１６’から成る半導体
領域１６Ａを絶縁層１４上に形成する。素子分離領域１
５の形成方法は、上述の（Ｙ−１）、（Ｙ−２）、（Ｙ
−３）あるいは（Ｙ−４）のいずれかの方法とすればよ
い。尚、半導体領域１６Ａに、後の工程において、チャ
ネル形成領域２４Ａ、ソース／ドレイン領域２３Ａ及び
ボディ部２６Ａが形成される。尚、例えば、半導体領域
１６Ａに閾値調整用のイオン注入等を行い、半導体領域
１６Ａの導電型をｐ型としておく。

【００４９】［工程−１２０］その後、ｎチャネル型の
完全空乏ＳＯＩ型半導体装置１０Ａを形成すべき領域以
外の領域をイオン注入用マスクで被覆し、少なくともチ
ャネル形成領域形成予定領域（実施の形態１において
は、チャネル形成領域形成予定領域、ソース／ドレイン
領域形成予定領域及びボディ部形成予定領域）の下方の
半導体層１１の領域１２から素子分離領域１５の下方の
半導体層１１の一部分１３にかけて、イオン注入法に基
づき、導電型としてｐ型を有する導電性領域３０Ａ（ｐ
型ウエル構造を有する）を形成する。こうして、図１０
の（Ｂ）に示す構造を得ることができる。尚、イオン注
入の条件は、半導体領域１６Ａや素子分離領域１５、絶
縁層１４を通して半導体層１１に不純物イオンが確実に
打ち込まれるような条件とする。

【００５０】次に、イオン注入用マスクを除去し、ｐチ
ャネル型の完全空乏ＳＯＩ型半導体装置１０Ｂを形成す
べき領域以外の領域をイオン注入用マスクで被覆し、少
なくともチャネル形成領域形成予定領域（実施の形態１
においては、チャネル形成領域形成予定領域、ソース／
ドレイン領域形成予定領域及びボディ部形成予定領域）
の下方の半導体層１１の領域１２から素子分離領域１５
の下方の半導体層１１の一部分１３にかけて、イオン注
入法に基づき、導電型としてｎ型を有する導電性領域３
０Ｂ（ｎ型ウエル構造を有する）を形成する。尚、イオ
ン注入の条件は、半導体領域１６Ｂや素子分離領域１
５、絶縁層１４を通して半導体層１１に不純物イオンが
確実に打ち込まれるような条件とする。ここで、導電性
領域３０Ａと導電性領域３０Ｂの形成順序は任意であ
る。

【００５１】［工程−１３０］その後、上記の（Ｙ−
１）、（Ｙ−２）及び（Ｙ−３）に基づき素子分離領域
を形成した場合には、素子分離領域１５及び絶縁層１４
を貫通する開口部３３を形成することによって、素子分
離領域１５に導電性領域３０Ａに達する開口部３３を形
成することができる（図１１の（Ａ）参照）。また、上
記の（Ｙ−４）に基づき素子分離領域を形成した場合に
は、絶縁層１４を貫通する開口部を形成することによっ
て、素子分離領域１５に導電性領域３０Ａに達する開口
部を形成することができる（図１１の（Ｂ）参照）。開
口部の形成は、リソグラフィ技術及びリアクティブ・イ
オン・エッチング（ＲＩＥ）技術に基づき行うことがで
きる。

【００５２】［工程−１４０］次に、半導体領域１６Ａ
のチャネル形成領域形成予定領域の上に、ゲート絶縁膜
２０を介してゲート電極２１Ａを形成する（図１２の
（Ａ）及び（Ｂ）参照）。ゲート絶縁膜２０は、例え
ば、半導体領域１６Ａの表面を熱酸化することによって
形成することができる。また、ゲート電極２１Ａは、例
えば、ＣＶＤ法によるポリシリコン層の堆積及びポリシ
リコン層のパターニングによって形成することができ
る。尚、ゲート電極２１Ａは、その他、ポリサイド構造
やメタルゲート構造を有していてもよいし、ポリシリコ
ン層とオフセット絶縁膜の積層構造を有していてもよ
い。その後、半導体領域１６Ａに相対的に低濃度の不純
物領域をイオン注入法に基づき形成してＬＤＤ構造を形
成した後、ゲート電極２１Ａの側面に絶縁材料から成る
ゲートサイドウオール２２を設けることが望ましい。

【００５３】［工程−１５０］その後、イオン注入用マ
スクを設け、ｎチャネル型の完全空乏ＳＯＩ型半導体装
置１０Ａを形成すべき半導体領域１６Ａに、例えばイオ
ン注入法にて、導電型としてｎ型を有するソース／ドレ
イン領域２３Ａを形成する。同時に、ｐチャネル型の完
全空乏ＳＯＩ型半導体装置１０Ｂに関して、開口部３３
の底部に露出した導電性領域３０Ｂの部分に導電型とし
てｎ型を有する第１の高濃度不純物領域３１Ｂを形成
し、併せて、チャネル形成領域から延在するボディ部２
６Ｂの一部に導電型としてｎ型を有する第２の高濃度不
純物領域２７Ｂを形成する。イオン注入用マスクを除去
した後の構造を、図１３の（Ａ）及び（Ｂ）に示す。

【００５４】同様にして、イオン注入用マスクを設け、
ｐチャネル型の完全空乏ＳＯＩ型半導体装置１０Ｂを形
成すべき半導体領域１６Ｂに、例えばイオン注入法に
て、導電型としてｐ型を有するソース／ドレイン領域２
３Ｂを形成する。同時に、ｎチャネル型の完全空乏ＳＯ
Ｉ型半導体装置１０Ａに関して、開口部３３の底部に露
出した導電性領域３０Ａの部分に導電型としてｐ型を有
する第１の高濃度不純物領域３１Ａを形成し、併せて、
チャネル形成領域から延在するボディ部２６Ａの一部に
導電型としてｐ型を有する第２の高濃度不純物領域２７
Ａを形成する。イオン注入用マスクを除去した後の構造
を、図１４の（Ａ）及び（Ｂ）に示す。

【００５５】［工程−１６０］次いで、全面に層間絶縁
層１７を形成した後、ゲート電極、ソース／ドレイン領
域、第１の高濃度不純物領域、及び第２の高濃度不純物
領域の上方の層間絶縁層１７に開口部を形成し、これら
の開口部内を配線材料で埋め込み、層間絶縁層１７上に
配線２９Ａ〜２９Ｇを設ける。こうして、図１に示した
完全空乏ＳＯＩ型半導体装置１０Ａ，１０Ｂを得ること
ができる。

【００５６】尚、第２の完全空乏ＳＯＩ型半導体装置１
１０は、［工程−１００］、［工程−１１０］、［工程
−１４０］、［工程−１５０］及び［工程−１６０］に
おいて、同時に作製することができるので、詳細な説明
は省略する。

【００５７】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る完全空乏ＳＯＩ型半導体装置及び集
積回路に関する。実施の形態２の集積回路の等価回路
は、例えば、図１５の（Ａ）に示したと同様である。即
ち、実施の形態２においても、集積回路は、例えば、Ｎ
ＡＮＤ回路１０１、インバータ１０２、長距離配線１０
３、インバータ１０４，１０５，１０６から構成されて
いる。実施の形態２においては、長距離配線１０３や多
数のインバータ１０４，１０５，１０６を駆動するイン
バータ１０２を構成する一方の半導体装置が、本発明の
第２の態様に係る完全空乏ＳＯＩ型半導体装置あるいは
第１の完全空乏ＳＯＩ型半導体装置から構成されてい
る。一方、インバータ１０２を構成する他方の半導体装
置、並びに、他の素子であるＮＡＮＤ回路１０１やイン
バータ１０４，１０５，１０６は、従来の完全空乏ＳＯ
Ｉ型半導体装置（第２の完全空乏ＳＯＩ型半導体装置）
から構成されている。インバータ１０２の等価回路を図
２０の（Ｂ）に示す。尚、説明の簡素化のため、本発明
の第２の態様に係る完全空乏ＳＯＩ型半導体装置あるい
は第１の完全空乏ＳＯＩ型半導体装置を、以下、第１の
完全空乏ＳＯＩ型半導体装置と呼ぶ。

【００５８】インバータ１０２を構成する実施の形態２
の完全空乏ＳＯＩ型半導体装置の模式的な一部断面図
を、図１６及び図１７に示す。このインバータ１０２
は、ｎチャネル型の第１の完全空乏ＳＯＩ型半導体装置
（図では、第１の完全空乏ＳＯＩ型ＮＭＯＳと表示す
る）５０Ａと、ｐチャネル型の第２の完全空乏ＳＯＩ型
半導体装置５０Ｂ（図では、第２の完全空乏ＳＯＩ型Ｐ
ＭＯＳと表示する）から構成されている。また、ｎチャ
ネル型の第１の完全空乏ＳＯＩ型半導体装置５０Ａの模
式的な配置図を、図２０の（Ａ）に示す。尚、図１６
は、図２０の（Ａ）の線Ｂ−Ｂに沿ったと同様の模式的
な一部断面図であり、図１７は図２０の（Ａ）の線Ａ−
Ａに沿った模式的な一部断面図である。また、ｐチャネ
ル型の第２の完全空乏ＳＯＩ型半導体装置５０Ｂの模式
的な一部断面図を図１８に示すが、この図は、図２０の
（Ａ）の線Ａ−Ａに沿ったと同様の模式的な一部断面図
である。

【００５９】ｎチャネル型の第１の完全空乏ＳＯＩ型半
導体装置５０Ａは、（Ａ）半導体層（例えば、ｐ型シリ
コン半導体基板）１１Ａ上に形成された絶縁層１４と、
（Ｂ）絶縁層１４上に形成され、（第１の）素子分離領
域１５によって囲まれた（第１の）半導体領域１６Ａ
と、（Ｃ）（第１の）半導体領域１６Ａに形成された、
ソース／ドレイン領域２３Ａ、及び、ソース／ドレイン
領域２３Ａに挟まれたチャネル形成領域２４Ａと、
（Ｄ）（第１の）半導体領域１６Ａに形成され、チャネ
ル形成領域２４Ａから延在したボディ部２６Ａと、
（Ｅ）チャネル形成領域２４Ａの上方にゲート絶縁膜２
０を介して形成されたゲート電極２１Ａと、（Ｆ）ボデ
ィ部２６Ａに接続されたコンタクトホール２８Ａ、から
成る。尚、説明の簡素化のために、第１の素子分離領域
１５及び第１の半導体領域１６Ａを、それぞれ、単に、
素子分離領域１５及び半導体領域１６Ａと呼ぶ。図２０
の（Ａ）において、半導体領域１６Ａは点線で囲まれた
領域であり、点線の外側の領域は素子分離領域１５であ
る。

【００６０】ボディ部２６Ａは第２のコンタクトホール
２８Ａを介してゲート電極２１Ａに電気的に接続されて
いる。尚、コンタクトホール２８Ａと接するボディ部２
６Ａの部分には、オーミック接合を得るために、ｐ型不
純物を含有する高濃度不純物領域２７Ａが設けられてい
る。

【００６１】ｎチャネル型の第１の完全空乏ＳＯＩ型半
導体装置５０Ａの動作時、半導体層１１Ａであるｐ型シ
リコン半導体基板には、バイアス手段によってバイアス
（電位：Ｖ’_SSが加えられる一方、ソース／ドレイン領
域２３Ａの一方には電位（Ｖ _SS＞Ｖ’_SS）が加えられ
る。バイアス手段は、例えば、チャージポンピングの原
理を応用した、インバータとトランジスタとコンデンサ
から構成された周知の基板バイアス発生回路とすること
ができる。

【００６２】一方、ｐチャネル型の第２の完全空乏ＳＯ
Ｉ型半導体装置５０Ｂは、（ａ）絶縁層１４上に形成さ
れ、第２の素子分離領域１５によって囲まれた第２の半
導体領域１１６と、（ｂ）第２の半導体領域１１６に形
成された、ｐ型の不純物を含有するソース／ドレイン領
域１２３、及び、ソース／ドレイン領域１２３に挟まれ
たチャネル形成領域１２４と、（ｃ）チャネル形成領域
１２４の上方にゲート絶縁膜２０を介して形成されたゲ
ート電極１２１、から構成されている。ここで、図に示
した構造においては、第２の完全空乏ＳＯＩ型半導体装
置５０Ｂの素子分離領域１５は、第１の完全空乏ＳＯＩ
型半導体装置の素子分離領域１５と共通である。尚、他
の回路を構成するｎチャネル型の第２の完全空乏ＳＯＩ
型半導体装置（実際の動作モードは部分空乏型となる）
も、不純物の導電型が異なる点を除き、同様の構造を有
する。

【００６３】ゲート電極２１Ａ，１２１に、例えば正の
電位Ｖ_in（＞０）を加え、ｐチャネル型の第２の完全空
乏ＳＯＩ型半導体装置５０Ｂの一方のソース／ドレイン
領域１２３にＶ_DDを印加し、ｎチャネル型の第１の完全
空乏ＳＯＩ型半導体装置５０Ａの一方のソース／ドレイ
ン領域２３ＡにＶ_SSを印加し、ｐチャネル型の第２の完
全空乏ＳＯＩ型半導体装置５０Ｂをオフ状態とし、ｎチ
ャネル型の第１の完全空乏ＳＯＩ型半導体装置５０Ａを
オン状態（動作状態）とする。このとき、バイアス手段
によって半導体層１１Ａにバイアス（Ｖ’_SS＜Ｖ_SS）を
加えることによって、チャネル形成領域２４Ａに誘起さ
れたチャネル２５Ａと絶縁層１４との間の半導体領域１
６Ａの部分からボディ部２６Ａにかけて電荷蓄積部４０
Ａが形成される（図１９参照）。具体的には、半導体領
域１６Ａ内のホールが導電性領域３０Ａに向かって引き
付けられる結果、電荷蓄積部４０Ａが形成される。そし
て、ボディ部２６Ａはコンタクトホール２８Ａを介して
ゲート電極２１Ａに接続されているので、コンタクトホ
ール２８Ａを介してボディ部２６Ａに、更には電荷蓄積
部４０Ａに所定の電位（Ｖ_inに略等しい）が加えられる
結果、ｎチャネル型の第１の完全空乏ＳＯＩ型半導体装
置５０Ａの閾値電圧を、所謂バック・バイアスによって
制御することができる。

【００６４】尚、ゲート電極２１Ａ，１２１に、例えば
正の電位Ｖ’_in（＞０）を加え、ｐチャネル型の第２の
完全空乏ＳＯＩ型半導体装置５０Ｂの一方のソース／ド
レイン領域１２３にＶ_DDを印加し、ｎチャネル型の完全
空乏ＳＯＩ型半導体装置５０Ａの一方のソース／ドレイ
ン領域２３ＡにＶ_SSを印加し、ｐチャネル型の第２の完
全空乏ＳＯＩ型半導体装置５０Ｂをオン状態（動作状
態）とし、ｎチャネル型の第１の完全空乏ＳＯＩ型半導
体装置５０Ａをオフ状態とする。このときには、インバ
ータ１０２は、従来の完全空乏ＳＯＩ型半導体装置から
構成されたインバータと同じ動作となる。

【００６５】尚、電位Ｖ_SSと電位Ｖ’_SSとの関係は、半
導体領域１６Ａ内のホールが導電性領域３０Ａに向かっ
て確実に引き付けられ、電荷蓄積部４０Ａが確実に形成
されるような関係とする必要がある。

【００６６】ｎチャネル型の第１の完全空乏ＳＯＩ型半
導体装置５０Ａは、以下に概要を述べる方法に基づき製
造することができる。即ち、実施の形態１の［工程−１
００］、［工程−１１０］、［工程−１４０］を実行す
る。その後、実施の形態１の［工程−１５０］と同様に
して、イオン注入用マスクを設け、ｎチャネル型の完全
空乏ＳＯＩ型半導体装置５０Ａに関して、半導体領域１
６Ａに、例えばイオン注入法にて、導電型としてｎ型を
有するソース／ドレイン領域２３Ａを形成する。次い
で、イオン注入用マスクを設け、ｐチャネル型の第２の
完全空乏ＳＯＩ型半導体装置５０Ｂにおいて、半導体領
域１１６に、例えばイオン注入法にて、導電型としてｐ
型を有するソース／ドレイン領域１２３を形成すると同
時に、ｎチャネル型の第１の完全空乏ＳＯＩ型半導体装
置５０Ａに関して、チャネル形成領域２４Ａから延在す
るボディ部２６Ａの一部に導電型としてｐ型を有する第
２の高濃度不純物領域２７Ａを形成する。その後、実施
の形態１の［工程−１６０］と同様の工程を実行する。

【００６７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態における集積回路の構成は例示で
あり、適宜変更することができるし、第２の完全空乏Ｓ
ＯＩ型半導体装置の構造も例示である。（第１の）完全
空乏ＳＯＩ型半導体装置のおいて、ボディ部はゲート電
極に接続される代わりに、別の電源に接続されていても
よい。ゲート電極とボディ部の接続においては、（第１
の）完全空乏ＳＯＩ型半導体装置の構造に依っては、
（第２の）コンタクトホールを省略してもよい。実施の
形態１にて説明した本発明の第１の態様に係る完全空乏
ＳＯＩ型半導体装置を、インバータを構成する半導体装
置のいずれか一方にのみ適用してもよいし、インバータ
以外の回路に適用してもよい。実施の形態２にて説明し
た本発明の第２の態様に係る完全空乏ＳＯＩ型半導体装
置を、インバータを構成するｐチャネル型の半導体装置
に適用してもよいし、インバータ以外の回路に適用して
もよい。

【００６８】また、全面に層間絶縁層を形成する前に、
全面に高融点金属材料層を形成し、熱処理を行うことに
よって、かかる高融点金属材料層を構成する原子と半導
体層及び半導体領域を構成する原子とを反応させて半導
体層及び半導体領域にシリサイド層を形成し、未反応の
高融点金属材料層を除去する工程を実行してもよい。こ
れによって、コンタクト抵抗の低減を図ることができ
る。具体的には、例えば、コバルト（Ｃｏ）、チタン
（Ｔｉ）やニッケル（Ｎｉ）といった所謂高融点金属材
料層を、例えば、スパッタ法にて全面に形成する。その
後、ランプアニール法等に基づき熱処理を行うことによ
って、かかる高融点金属材料層を構成する原子と半導体
層及び半導体領域を構成する原子とを反応させて半導体
層（具体的には、開口部３１Ａ，３１Ｂの底部に露出し
た導電性領域３０Ａ，３０Ｂの部分）及び半導体領域
（具体的には、ソース／ドレイン領域２３Ａ，２３Ｂの
表面領域、及びボディ部２６Ａ，２６Ｂの表面領域）に
シリサイド層を形成する。ゲート電極の構造に依って
は、ゲート電極の頂面にシリサイド層が形成される場合
もある。その後、素子分離領域１５等の上に残存する未
反応の高融点金属材料層を、硫酸／過酸化水素水／純水
の混合液によって除去し、次いで、再度、ランプアニー
ル法等に基づき熱処理を行う。

【００６９】

【発明の効果】本発明においては、（第１の）完全空乏
ＳＯＩ型半導体装置の動作時、チャネル形成領域に誘起
されたチャネルと絶縁層との間の半導体領域の部分に電
荷蓄積部が形成され、かかる電荷蓄積部に適切な電位を
加えることによって、（第１の）完全空乏ＳＯＩ型半導
体装置の閾値電圧を制御することが可能となる。その結
果、（第１の）完全空乏ＳＯＩ型半導体装置がオン状態
の場合には、（第１の）完全空乏ＳＯＩ型半導体装置の
閾値電圧Ｖ_thの絶対値が低下し、（第１の）完全空乏Ｓ
ＯＩ型半導体装置の駆動能力が向上する。一方、（第１
の）完全空乏ＳＯＩ型半導体装置がオフ状態の場合に
は、（第１の）完全空乏ＳＯＩ型半導体装置の閾値電圧
Ｖ_thの絶対値が高くなり、オフリーク電流を抑制するこ
とができる。以上のように、（第１の）完全空乏ＳＯＩ
型半導体装置において、動的な閾値電圧の制御を行うこ
とができる結果、高駆動能力化、及び、低電源電圧化に
よる低消費電力化を達成することが可能となる。特に、
その高い駆動能力性能から、大きな容量負荷を駆動する
回路の部分や長距離配線の上流の回路の部分への適用が
有効である。

【図面の簡単な説明】

【図１】インバータを構成する発明の実施の形態１の
（第１の）完全空乏ＳＯＩ型半導体装置の模式的な一部
断面図である。

【図２】発明の実施の形態１のｎチャネル型の（第１
の）完全空乏ＳＯＩ型半導体装置を図１とは別の角度か
ら眺めた模式的な一部断面図である。

【図３】発明の実施の形態１のｐチャネル型の（第１
の）完全空乏ＳＯＩ型半導体装置を図１とは別の角度か
ら眺めた模式的な一部断面図である。

【図４】発明の実施の形態１における、ｎチャネル型の
（第１の）完全空乏ＳＯＩ型半導体装置の模式的な配置
図である。

【図５】発明の実施の形態１における、ｎチャネル型の
（第１の）完全空乏ＳＯＩ型半導体装置の動作時の模式
的な配置図である。

【図６】発明の実施の形態１における、ｐチャネル型の
（第１の）完全空乏ＳＯＩ型半導体装置の動作時の模式
的な配置図である。

【図７】発明の実施の形態１における、第２の完全空乏
ＳＯＩ型半導体装置の模式的な一部断面図である。

【図８】発明の実施の形態１における、第２の完全空乏
ＳＯＩ型半導体装置を図７とは別の角度から眺めた模式
的な一部断面図である。

【図９】発明の実施の形態１における、第２の完全空乏
ＳＯＩ型半導体装置の模式的な配置図である。

【図１０】発明の実施の形態１における、（第１の）完
全空乏ＳＯＩ型半導体装置の製造方法を説明するため
の、半導体層等の模式的な一部断面図である。

【図１１】図１０に引き続き、発明の実施の形態１にお
ける、（第１の）完全空乏ＳＯＩ型半導体装置の製造方
法を説明するための、半導体層等の模式的な一部断面図
である。

【図１２】図１１に引き続き、発明の実施の形態１にお
ける、（第１の）完全空乏ＳＯＩ型半導体装置の製造方
法を説明するための、半導体層等の模式的な一部断面図
である。

【図１３】図１２に引き続き、発明の実施の形態１にお
ける、（第１の）完全空乏ＳＯＩ型半導体装置の製造方
法を説明するための、半導体層等の模式的な一部断面図
である。

【図１４】図１３に引き続き、発明の実施の形態１にお
ける、（第１の）完全空乏ＳＯＩ型半導体装置の製造方
法を説明するための、半導体層等の模式的な一部断面図
である。

【図１５】発明の実施の形態１の集積回路の等価回路
図、及びインバータの等価回路図である。

【図１６】インバータを構成する発明の実施の形態２の
（第１の）完全空乏ＳＯＩ型半導体装置の模式的な一部
断面図である。

【図１７】発明の実施の形態２のｎチャネル型の（第１
の）完全空乏ＳＯＩ型半導体装置を図１６とは別の角度
から眺めた模式的な一部断面図である。

【図１８】発明の実施の形態２のｐチャネル型の第２の
完全空乏ＳＯＩ型半導体装置を図１とは別の角度から眺
めた模式的な一部断面図である。

【図１９】発明の実施の形態２における、ｎチャネル型
の（第１の）完全空乏ＳＯＩ型半導体装置の動作時の模
式的な配置図である。

【図２０】発明の実施の形態２における、ｎチャネル型
の（第１の）完全空乏ＳＯＩ型半導体装置の模式的な配
置図、及びインバータの等価回路図である。

【図２１】ダイナミック・スレッショールド半導体装置
から構成された従来の部分空乏ＳＯＩ型半導体装置の模
式的な一部断面図である。

【図２２】ダイナミック・スレッショールド半導体装置
から構成された従来の部分空乏ＳＯＩ型半導体装置の図
２１とは異なる角度から眺めた模式的な一部断面図であ
る。

【図２３】ダイナミック・スレッショールド半導体装置
から構成された従来の部分空乏ＳＯＩ型半導体装置の模
式的な配置図である。

【図２４】従来のダイナミック・スレッショールド半導
体装置から成る部分空乏ＳＯＩ型ＭＯＳ半導体装置から
構成されたインバータの等価回路図である。

【符号の説明】

１０Ａ，１０Ｂ・・・（第１の）完全空乏ＳＯＩ型半導
体装置、１１・・・半導体層、１２・・・チャネル形成
領域の下方の半導体層の領域、１３・・・（第１の）素
子分離領域の下方の半導体層の一部分、１４・・・絶縁
層、１５．１１５・・・（第１の）素子分離領域、１６
Ａ，１６Ｂ，１１６・・・（第１の）半導体領域、２０
・・・ゲート絶縁膜、２１Ａ，２１Ｂ，１２１・・・ゲ
ート電極、２２・・・ゲートサイドウオール、２３Ａ，
２３Ｂ，１２３・・・ソース／ドレイン領域、２４Ａ，
２４Ｂ，１２４・・・チャネル形成領域、２５Ａ，２５
Ｂ・・・チャネル、２６Ａ，２６Ｂ・・・ボディ部、２
７Ａ，２７Ｂ・・・高濃度不純物領域、２８Ａ，２８Ｂ
・・・第２のコンタクトホール、３０Ａ，３０Ｂ・・・
導電性領域、３１Ａ，３１Ｂ・・・高濃度不純物領域、
３２Ａ，３２Ｂ・・・第１のコンタクトホール、４０
Ａ，４０Ｂ・・・電荷蓄積部、１０１・・・ＮＡＮＤ回
路、１０２・・・インバータ、１０３・・・長距離配
線、１０４，１０５，１０６・・・インバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２２ Ｆターム(参考） 5F032 AA09 BA01 CA03 CA17 5F048 AB04 AC03 BA12 BA16 BB05 BB08 BB15 BC06 BD04 BE03 BE09 BF06 BF17 BG14 DA25 5F110 AA06 AA08 BB04 BB20 CC02 DD05 DD13 DD22 EE02 EE08 EE09 EE30 EE31 EE36 EE45 FF02 FF23 GG01 GG02 GG12 GG13 GG25 GG52 HJ13 HK05 HK40 HL05 HL27 HM15 HM17 NN02 NN62 NN65 NN66 QQ04 QQ11 QQ17

Claims (18)

【特許請求の範囲】
1. 【請求項１】（Ａ）半導体層上に形成された絶縁層と、 （Ｂ）該絶縁層上に形成され、素子分離領域によって囲
   まれた半導体領域と、 （Ｃ）該半導体領域に形成された、ソース／ドレイン領
   域、及び、該ソース／ドレイン領域に挟まれたチャネル
   形成領域と、 （Ｄ）該半導体領域に形成され、該チャネル形成領域か
   ら延在したボディ部と、 （Ｅ）該チャネル形成領域の上方にゲート絶縁膜を介し
   て形成されたゲート電極、から成る完全空乏ＳＯＩ型半
   導体装置であって、 （Ｆ）少なくともチャネル形成領域の下方の半導体層の
   領域から素子分離領域の下方の半導体層の一部分にかけ
   て形成された導電性領域と、 （Ｇ）素子分離領域の下方に位置する導電性領域の部分
   に接続された第１のコンタクトホールと、 （Ｈ）ボディ部に接続された第２のコンタクトホール、
   を備えていることを特徴とする完全空乏ＳＯＩ型半導体
   装置。
2. 【請求項２】完全空乏ＳＯＩ型半導体装置の動作時、第
   １のコンタクトホールを介して導電性領域に第１の所定
   の電位を加えることによって、チャネル形成領域に誘起
   されたチャネルと絶縁層との間の半導体領域の部分から
   ボディ部にかけて電荷蓄積部が形成され、第２のコンタ
   クトホールを介してボディ部に第２の所定の電位を加え
   ることによって、完全空乏ＳＯＩ型半導体装置の閾値電
   圧が制御されることを特徴とする請求項１に記載の完全
   空乏ＳＯＩ型半導体装置。
3. 【請求項３】導電性領域は、ソース／ドレイン領域の有
   する導電型と逆の導電型を有することを特徴とする請求
   項１に記載の完全空乏ＳＯＩ型半導体装置。
4. 【請求項４】導電性領域はウエル構造を有することを特
   徴とする請求項３に記載の完全空乏ＳＯＩ型半導体装
   置。
5. 【請求項５】ボディ部は第２のコンタクトホールを介し
   てゲート電極に電気的に接続されていることを特徴とす
   る請求項１に記載の完全空乏ＳＯＩ型半導体装置。
6. 【請求項６】第１の完全空乏ＳＯＩ型半導体装置と第２
   の完全空乏ＳＯＩ型半導体装置とから構成された集積回
   路であって、 第１の完全空乏ＳＯＩ型半導体装置は、 （Ａ）半導体層上に形成された絶縁層と、 （Ｂ）該絶縁層上に形成され、第１の素子分離領域によ
   って囲まれた第１の半導体領域と、 （Ｃ）該第１の半導体領域に形成された、ソース／ドレ
   イン領域、及び、該ソース／ドレイン領域に挟まれたチ
   ャネル形成領域と、 （Ｄ）該第１の半導体領域に形成され、該チャネル形成
   領域から延在したボディ部と、 （Ｅ）該チャネル形成領域の上方にゲート絶縁膜を介し
   て形成されたゲート電極と、 （Ｆ）少なくともチャネル形成領域の下方の半導体層の
   領域から第１の素子分離領域の下方の半導体層の一部分
   にかけて形成された導電性領域と、 （Ｇ）第１の素子分離領域の下方に位置する導電性領域
   の部分に接続された第１のコンタクトホールと、 （Ｈ）ボディ部に接続された第２のコンタクトホール、
   から成り、 第２の完全空乏ＳＯＩ型半導体装置は、 （ａ）前記絶縁層上に形成され、第２の素子分離領域に
   よって囲まれた第２の半導体領域と、 （ｂ）該第２の半導体領域に形成された、ソース／ドレ
   イン領域、及び、該ソース／ドレイン領域に挟まれたチ
   ャネル形成領域と、 （ｃ）該チャネル形成領域の上方にゲート絶縁膜を介し
   て形成されたゲート電極、から成ることを特徴とする集
   積回路。
7. 【請求項７】第１の完全空乏ＳＯＩ型半導体装置の動作
   時、第１のコンタクトホールを介して導電性領域に第１
   の所定の電位を加えることによって、第１の完全空乏Ｓ
   ＯＩ型半導体装置において、チャネル形成領域に誘起さ
   れたチャネルと絶縁層との間の第１の半導体領域の部分
   からボディ部にかけて電荷蓄積部が形成され、第２のコ
   ンタクトホールを介してボディ部に第２の所定の電位を
   加えることによって、第１の完全空乏ＳＯＩ型半導体装
   置の閾値電圧が制御されることを特徴とする請求項６に
   記載の集積回路。
8. 【請求項８】第１の完全空乏ＳＯＩ型半導体装置におい
   て、導電性領域は、ソース／ドレイン領域の有する導電
   型と逆の導電型を有することを特徴とする請求項６に記
   載の集積回路。
9. 【請求項９】導電性領域はウエル構造を有することを特
   徴とする請求項８に記載の集積回路。
10. 【請求項１０】第１の完全空乏ＳＯＩ型半導体装置にお
    いて、ボディ部は第２のコンタクトホールを介してゲー
    ト電極に電気的に接続されていることを特徴とする請求
    項６に記載の集積回路。
11. 【請求項１１】（Ａ）半導体層上に形成された絶縁層
    と、 （Ｂ）該絶縁層上に形成され、素子分離領域によって囲
    まれた半導体領域と、 （Ｃ）該半導体領域に形成された、ソース／ドレイン領
    域、及び、該ソース／ドレイン領域に挟まれたチャネル
    形成領域と、 （Ｄ）該半導体領域に形成され、該チャネル形成領域か
    ら延在したボディ部と、 （Ｅ）該チャネル形成領域の上方にゲート絶縁膜を介し
    て形成されたゲート電極と、 （Ｆ）ボディ部に接続されたコンタクトホール、から成
    り、 動作時、バイアス手段によって半導体層にバイアスが加
    えられることを特徴とする完全空乏ＳＯＩ型半導体装
    置。
12. 【請求項１２】半導体層は、ソース／ドレイン領域の有
    する導電型と逆の導電型を有することを特徴とする請求
    項１１に記載の完全空乏ＳＯＩ型半導体装置。
13. 【請求項１３】完全空乏ＳＯＩ型半導体装置の動作時、
    バイアス手段により半導体層にバイアスを加えることに
    よって、チャネル形成領域に誘起されたチャネルと絶縁
    層との間の半導体領域の部分からボディ部にかけて電荷
    蓄積部が形成され、コンタクトホールを介してボディ部
    に所定の電位を加えることによって、完全空乏ＳＯＩ型
    半導体装置の閾値電圧が制御されることを特徴とする請
    求項１１に記載の完全空乏ＳＯＩ型半導体装置。
14. 【請求項１４】ボディ部はコンタクトホールを介してゲ
    ート電極に電気的に接続されていることを特徴とする請
    求項１１に記載の完全空乏ＳＯＩ型半導体装置。
15. 【請求項１５】第１の完全空乏ＳＯＩ型半導体装置と第
    ２の完全空乏ＳＯＩ型半導体装置とから構成された集積
    回路であって、 第１の完全空乏ＳＯＩ型半導体装置は、 （Ａ）半導体層上に形成された絶縁層と、 （Ｂ）該絶縁層上に形成され、第１の素子分離領域によ
    って囲まれた第１の半導体領域と、 （Ｃ）該第１の半導体領域に形成された、ソース／ドレ
    イン領域、及び、該ソース／ドレイン領域に挟まれたチ
    ャネル形成領域と、 （Ｄ）該第１の半導体領域に形成され、該チャネル形成
    領域から延在したボディ部と、 （Ｅ）該チャネル形成領域の上方にゲート絶縁膜を介し
    て形成されたゲート電極と、 （Ｆ）該ボディ部に接続されたコンタクトホール、から
    成り、 第２の完全空乏ＳＯＩ型半導体装置は、 （ａ）前記絶縁層上に形成され、第２の素子分離領域に
    よって囲まれた第２の半導体領域と、 （ｂ）該第２の半導体領域に形成された、ソース／ドレ
    イン領域、及び、ソース／ドレイン領域に挟まれたチャ
    ネル形成領域と、 （ｃ）該チャネル形成領域の上方にゲート絶縁膜を介し
    て形成されたゲート電極、から成り、 集積回路は、半導体層にバイアスを加えるバイアス手段
    を更に備えていることを特徴とする集積回路。
16. 【請求項１６】半導体層は、第１の完全空乏ＳＯＩ型半
    導体装置を構成するソース／ドレイン領域の有する導電
    型と逆の導電型を有することを特徴とする請求項１５に
    記載の集積回路。
17. 【請求項１７】第１の完全空乏ＳＯＩ型半導体装置の動
    作時、バイアス手段により半導体層にバイアスを加える
    ことによって、第１の完全空乏ＳＯＩ型半導体装置にお
    いて、チャネル形成領域に誘起されたチャネルと絶縁層
    との間の第１の半導体領域の部分からボディ部にかけて
    電荷蓄積部が形成され、コンタクトホールを介してボデ
    ィ部に所定の電位を加えることによって、第１の完全空
    乏ＳＯＩ型半導体装置の閾値電圧が制御されることを特
    徴とする請求項１５に記載の集積回路。
18. 【請求項１８】第１の完全空乏ＳＯＩ型半導体装置にお
    いて、ボディ部はコンタクトホールを介してゲート電極
    に電気的に接続されていることを特徴とする請求項１５
    に記載の集積回路。