JP2002368223A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】
【課題】 ＮＭＯＳ出力トランジスタの静電気サージに
対する応答性を同一トランジスタ内で均一にし，静電破
壊耐性を向上させることの可能な半導体装置を提供す
る。 【解決手段】 半導体基板１０Ｓ上に形成され，素子分
離領域によって定義されたＮ型拡散層１０Ｎと，ソース
領域１１Ｎとドレイン領域１２Ｎ間に形成されたＰ型拡
散層１１Ｐと，Ｐ型拡散層１１Ｐを囲むように，ソース
領域とドレイン領域間に形成されたＰ型拡散層１２Ｐ
と，Ｐ型拡散層１２Ｐに隣接して形成されたＰ型拡散層
１３Ｐと，ソース領域およびドレイン領域によって定義
されるとともに，Ｐ型拡散層１２Ｐ上にＰ型拡散層１１
Ｐを露出するように形成されたゲート電極１０Ｇと，ゲ
ート電極，およびＰ型拡散層１１ＰおよびＰ型拡散層１
３Ｐを覆うように配置され，これらそれぞれに電気的に
接続されたゲート電位供給メタル１０Ｍとを有する。
対する応答性を同一トランジスタ内で均一にし，静電破
壊耐性を向上させることの可能な半導体装置を提供す
る。 【解決手段】 半導体基板１０Ｓ上に形成され，素子分
離領域によって定義されたＮ型拡散層１０Ｎと，ソース
領域１１Ｎとドレイン領域１２Ｎ間に形成されたＰ型拡
散層１１Ｐと，Ｐ型拡散層１１Ｐを囲むように，ソース
領域とドレイン領域間に形成されたＰ型拡散層１２Ｐ
と，Ｐ型拡散層１２Ｐに隣接して形成されたＰ型拡散層
１３Ｐと，ソース領域およびドレイン領域によって定義
されるとともに，Ｐ型拡散層１２Ｐ上にＰ型拡散層１１
Ｐを露出するように形成されたゲート電極１０Ｇと，ゲ
ート電極，およびＰ型拡散層１１ＰおよびＰ型拡散層１
３Ｐを覆うように配置され，これらそれぞれに電気的に
接続されたゲート電位供給メタル１０Ｍとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置にかか
り，特に，トランジスタ素子の静電破壊防止保護回路を
有する半導体装置に関する。
り，特に，トランジスタ素子の静電破壊防止保護回路を
有する半導体装置に関する。
【０００２】
【従来の技術】近年，高速化・低消費電力化に向けてＳ
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）デ
バイスの開発が進んでいる。ＳＯＩデバイスにおいて
は，埋め込み酸化膜（ＢＯＸ膜：Ｂｕｒｉｅｄ ＯＸｉ
ｄｅ膜）の上に薄いシリコン層（ＳＯＩ層）があり，Ｂ
ＯＸ膜とフィールド膜（Ｆｉｅｌｄ膜）により素子が完
全に分離されている。この完全素子分離により寄生容量
が低減し，また薄いＳＯＩ層によりボディ領域（Ｂｏｄ
ｙ領域：ＮＭＯＳトランジスタの場合Ｐ‐，ＰＭＯＳト
ランジスタの場合Ｎ‐）が完全または部分的に空乏化
し，急峻なサブスレッショルド（Ｓｕｂｔｈｒｅｓｈｏ
ｌｄ）特性を得られることで，高速，低消費電力を実現
している。また完全素子分離構造で寄生バイボーラが形
成されないため，ラッチアップを誘発しないメリットも
ある。
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）デ
バイスの開発が進んでいる。ＳＯＩデバイスにおいて
は，埋め込み酸化膜（ＢＯＸ膜：Ｂｕｒｉｅｄ ＯＸｉ
ｄｅ膜）の上に薄いシリコン層（ＳＯＩ層）があり，Ｂ
ＯＸ膜とフィールド膜（Ｆｉｅｌｄ膜）により素子が完
全に分離されている。この完全素子分離により寄生容量
が低減し，また薄いＳＯＩ層によりボディ領域（Ｂｏｄ
ｙ領域：ＮＭＯＳトランジスタの場合Ｐ‐，ＰＭＯＳト
ランジスタの場合Ｎ‐）が完全または部分的に空乏化
し，急峻なサブスレッショルド（Ｓｕｂｔｈｒｅｓｈｏ
ｌｄ）特性を得られることで，高速，低消費電力を実現
している。また完全素子分離構造で寄生バイボーラが形
成されないため，ラッチアップを誘発しないメリットも
ある。
【０００３】一方，ＳＯＩデバイスのデメリットの一つ
として，キンク現象が知られている。キンクとは，ドレ
イン電圧が上昇した際にインパクトイオン化によるホー
ルがボディ領域に発生することでボディ電位が上昇し，
バイポーラ電流が大きくなり，ドレイン電流が増大する
現象であり，ボディ領域が浮いているＳＯＩデバイス
（特に部分空乏型ＳＯＩ）特有の現象である。この基板
浮遊効果の対策の一つとしてボディコンタクト（Ｂｏｄ
ｙ Ｃｏｎｔａｃｔ）というボディ電位を固定する方法
が一般に知られている。
として，キンク現象が知られている。キンクとは，ドレ
イン電圧が上昇した際にインパクトイオン化によるホー
ルがボディ領域に発生することでボディ電位が上昇し，
バイポーラ電流が大きくなり，ドレイン電流が増大する
現象であり，ボディ領域が浮いているＳＯＩデバイス
（特に部分空乏型ＳＯＩ）特有の現象である。この基板
浮遊効果の対策の一つとしてボディコンタクト（Ｂｏｄ
ｙ Ｃｏｎｔａｃｔ）というボディ電位を固定する方法
が一般に知られている。
【０００４】ＳＯＩプロセスにおけるボディコンタクト
型のＮＭＯＳトランジスタの例を図１６に示す。ゲート
電極６０Ｇは，ゲート上接続孔６１Ｃを介して，ゲート
電位供給メタル６０Ｍと接続されている。ゲート電極６
０Ｇ端部に活性領域を引き出し，その領域をソース・ド
レイン領域とは反対のＰ型拡散層６０Ｐとし，活性領域
上接続孔６０Ｃによりボディ電位供給メタル６３Ｍと接
続している。未説明の符号６１Ｍはソース電位供給メタ
ルを示し，符号６２Ｍはドレインメタルを示す。ボディ
電位をソース電位または負の電位に固定することでキン
クを抑制することが可能である。
型のＮＭＯＳトランジスタの例を図１６に示す。ゲート
電極６０Ｇは，ゲート上接続孔６１Ｃを介して，ゲート
電位供給メタル６０Ｍと接続されている。ゲート電極６
０Ｇ端部に活性領域を引き出し，その領域をソース・ド
レイン領域とは反対のＰ型拡散層６０Ｐとし，活性領域
上接続孔６０Ｃによりボディ電位供給メタル６３Ｍと接
続している。未説明の符号６１Ｍはソース電位供給メタ
ルを示し，符号６２Ｍはドレインメタルを示す。ボディ
電位をソース電位または負の電位に固定することでキン
クを抑制することが可能である。
【０００５】また近年，ＤＴＭＯＳ（Ｄｙｎａｍｉｃ
Ｔｈｒｅｓｈｏｌｄ ＭＯＳ）と称される，ゲートとボ
ディ領域を接続する構造（ボディコンタクト型）のＭＯ
Ｓトランジスタも注目されている。図１７にＤＴＭＯＳ
の例を示す。ゲート電極７０Ｇは，ゲート上接続孔７１
Ｃを介して，ゲート電位供給メタル７０Ｍと接続されて
いる。そして，上述の図１６に示したボディ電位供給メ
タル６３Ｍに相当する部分と，ゲート電極７０Ｇとを接
続している。ゲート電極７０Ｇ端部に活性領域を引き出
し，その領域をソース・ドレイン領域とは反対のＰ型拡
散層７０Ｐとしている。未説明の符号７１Ｍはソース電
位供給メタルを示し，符号７２Ｍはドレインメタルを示
す。ゲート電圧印加時に基板バイアス効果により，しき
い値電圧が低下し，低電源電圧で高駆動化が期待でき
る。
Ｔｈｒｅｓｈｏｌｄ ＭＯＳ）と称される，ゲートとボ
ディ領域を接続する構造（ボディコンタクト型）のＭＯ
Ｓトランジスタも注目されている。図１７にＤＴＭＯＳ
の例を示す。ゲート電極７０Ｇは，ゲート上接続孔７１
Ｃを介して，ゲート電位供給メタル７０Ｍと接続されて
いる。そして，上述の図１６に示したボディ電位供給メ
タル６３Ｍに相当する部分と，ゲート電極７０Ｇとを接
続している。ゲート電極７０Ｇ端部に活性領域を引き出
し，その領域をソース・ドレイン領域とは反対のＰ型拡
散層７０Ｐとしている。未説明の符号７１Ｍはソース電
位供給メタルを示し，符号７２Ｍはドレインメタルを示
す。ゲート電圧印加時に基板バイアス効果により，しき
い値電圧が低下し，低電源電圧で高駆動化が期待でき
る。
【０００６】
【発明が解決しようとする課題】ところで，一般に半導
体装置の出力端子には，出力電流値を増幅するためにゲ
ート幅の大きな出力バッファと呼ばれる出力トランジス
タが配置される。静電気を中心とした外乱サージが侵入
する出力端子では，この出力トランジスタに，ゲートを
オフ状態すなわち，ゲートをソース電位に固定した保護
トランジスタを並列に接続し，必要な静電破壊耐性を確
保している。
体装置の出力端子には，出力電流値を増幅するためにゲ
ート幅の大きな出力バッファと呼ばれる出力トランジス
タが配置される。静電気を中心とした外乱サージが侵入
する出力端子では，この出力トランジスタに，ゲートを
オフ状態すなわち，ゲートをソース電位に固定した保護
トランジスタを並列に接続し，必要な静電破壊耐性を確
保している。
【０００７】ここで，上記ＤＴＭＯＳをＮＭＯＳ出力ト
ランジスタに用いた場合の静電気サージに対する振る舞
いを説明する。ドレインより静電気サージが印加される
と，ブレークダウンによりボディ領域内でホールが注入
されてボディ電位が上昇し，ボディ−ソース間が順方向
バイアスになるとバイポーラ動作でサージ電流をソース
に流すのだが，ブレークダウンと同時にゲート電位も上
昇することでボディ界面にチャネルができ，キャリアの
再結合によりベース電流が大きくなり，バイポーラ動作
を起こしやすくすることができる。
ランジスタに用いた場合の静電気サージに対する振る舞
いを説明する。ドレインより静電気サージが印加される
と，ブレークダウンによりボディ領域内でホールが注入
されてボディ電位が上昇し，ボディ−ソース間が順方向
バイアスになるとバイポーラ動作でサージ電流をソース
に流すのだが，ブレークダウンと同時にゲート電位も上
昇することでボディ界面にチャネルができ，キャリアの
再結合によりベース電流が大きくなり，バイポーラ動作
を起こしやすくすることができる。
【０００８】従来型のＤＴＭＯＳ構造はボディ電位固定
層がトランジスタの終端部にあるので，ボディ電位の固
定が片側に集中し，静電気サージが侵入した際の応答性
が同一アクティブに構成したトランジスタ間で異なり，
静電破壊耐性が低下することが想定される。特に，出力
トランジスタのゲート幅は大きいため，その効果が大き
くなるものと思われる。
層がトランジスタの終端部にあるので，ボディ電位の固
定が片側に集中し，静電気サージが侵入した際の応答性
が同一アクティブに構成したトランジスタ間で異なり，
静電破壊耐性が低下することが想定される。特に，出力
トランジスタのゲート幅は大きいため，その効果が大き
くなるものと思われる。
【０００９】本発明は，従来の半導体装置が有する上記
問題点に鑑みてなされたものであり，本発明の目的は，
ＤＴＭＯＳを使用した出力トランジスタの静電気サージ
に対する応答性を同一トランジスタ内で均一にし，静電
破壊耐性を向上させることの可能な，新規かつ改良され
た半導体装置を提供することである。
問題点に鑑みてなされたものであり，本発明の目的は，
ＤＴＭＯＳを使用した出力トランジスタの静電気サージ
に対する応答性を同一トランジスタ内で均一にし，静電
破壊耐性を向上させることの可能な，新規かつ改良され
た半導体装置を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点によれば，半導体基板（１０
Ｓ）と，半導体基板上に形成され，素子分離領域によっ
て定義された第１導電型の活性化領域（１０Ｎ）と，活
性化領域内に形成されたソース領域（１１Ｎ）およびド
レイン領域（１２Ｎ）と，ソース領域とドレイン領域間
に形成された第２導電型の第１の不純物領域（１１Ｐ）
と，第１の不純物領域を囲むように，ソース領域とドレ
イン領域間に形成された第２導電型の第２の不純物領域
（１２Ｐ）と，第２の不純物領域に隣接して形成された
第２導電型の第３の不純物領域（１３Ｐ）と，ソース領
域およびドレイン領域によって定義されるとともに，第
２の不純物領域上に第１の不純物領域を露出するように
形成されたゲート電極（１０Ｇ）と，ゲート電極，およ
び第１の不純物領域および第３の不純物領域を覆うよう
に配置され，ゲート電極，第１の不純物領域および第３
の不純物領域それぞれに電気的に接続された導電層（１
０Ｍ）とを有することを特徴とする半導体装置が提供さ
れる。
め，本発明の第１の観点によれば，半導体基板（１０
Ｓ）と，半導体基板上に形成され，素子分離領域によっ
て定義された第１導電型の活性化領域（１０Ｎ）と，活
性化領域内に形成されたソース領域（１１Ｎ）およびド
レイン領域（１２Ｎ）と，ソース領域とドレイン領域間
に形成された第２導電型の第１の不純物領域（１１Ｐ）
と，第１の不純物領域を囲むように，ソース領域とドレ
イン領域間に形成された第２導電型の第２の不純物領域
（１２Ｐ）と，第２の不純物領域に隣接して形成された
第２導電型の第３の不純物領域（１３Ｐ）と，ソース領
域およびドレイン領域によって定義されるとともに，第
２の不純物領域上に第１の不純物領域を露出するように
形成されたゲート電極（１０Ｇ）と，ゲート電極，およ
び第１の不純物領域および第３の不純物領域を覆うよう
に配置され，ゲート電極，第１の不純物領域および第３
の不純物領域それぞれに電気的に接続された導電層（１
０Ｍ）とを有することを特徴とする半導体装置が提供さ
れる。
【００１１】かかる構成によれば，ソース領域（１１
Ｎ）とドレイン領域（１２Ｎ）間に形成された第１の不
純物領域（１１Ｐ）と，第２の不純物領域（１２Ｐ）に
隣接して形成された第３の不純物領域（１３Ｐ）とをボ
ディ電位固定層にすることで，同一活性領域内のボディ
領域に均一にゲート電位を印加し，静電気サージに対す
る応答性を等しくして，静電破壊耐性を向上させること
ができる。
Ｎ）とドレイン領域（１２Ｎ）間に形成された第１の不
純物領域（１１Ｐ）と，第２の不純物領域（１２Ｐ）に
隣接して形成された第３の不純物領域（１３Ｐ）とをボ
ディ電位固定層にすることで，同一活性領域内のボディ
領域に均一にゲート電位を印加し，静電気サージに対す
る応答性を等しくして，静電破壊耐性を向上させること
ができる。
【００１２】また，本発明の第２の観点によれば，半導
体基板（４０Ｓ）と，半導体基板上に形成され，素子分
離領域によって定義された第１導電型の活性化領域（４
０Ｎ）およびその周囲に形成された第２導電型の第１の
不純物領域（４０Ｐ）と，活性化領域内に形成されたソ
ース領域（４１Ｎ）およびドレイン領域（４２Ｎ）と，
ソース領域とドレイン領域間に形成された第２導電型の
第２の不純物領域（４１Ｐ）と，ソース領域およびドレ
イン領域によって定義されるとともに，第２の不純物領
域上に形成されたゲート電極（４０Ｇ）と，第１の不純
物領域およびゲート電極を覆うように配置され，第１の
不純物領域およびゲート電極それぞれに電気的に接続さ
れた導電層（４０Ｍ）とを有することを特徴とする半導
体装置が提供される。
体基板（４０Ｓ）と，半導体基板上に形成され，素子分
離領域によって定義された第１導電型の活性化領域（４
０Ｎ）およびその周囲に形成された第２導電型の第１の
不純物領域（４０Ｐ）と，活性化領域内に形成されたソ
ース領域（４１Ｎ）およびドレイン領域（４２Ｎ）と，
ソース領域とドレイン領域間に形成された第２導電型の
第２の不純物領域（４１Ｐ）と，ソース領域およびドレ
イン領域によって定義されるとともに，第２の不純物領
域上に形成されたゲート電極（４０Ｇ）と，第１の不純
物領域およびゲート電極を覆うように配置され，第１の
不純物領域およびゲート電極それぞれに電気的に接続さ
れた導電層（４０Ｍ）とを有することを特徴とする半導
体装置が提供される。
【００１３】かかる構成によれば，第１導電型の活性化
領域（４１Ｎ）の周囲に第２導電型の第１の不純物領域
（４０Ｐ）を設け，この第１の不純物領域（４０Ｐ）を
ボディ電位固定層にすることで，同一活性領域内のボデ
ィ領域に均一にゲート電位を印加し，静電気サージに対
する応答性を等しくして，静電破壊耐性を向上させるこ
とができる。また上記本発明の第１の観点よりも均一に
ボディ電位を印加できる。
領域（４１Ｎ）の周囲に第２導電型の第１の不純物領域
（４０Ｐ）を設け，この第１の不純物領域（４０Ｐ）を
ボディ電位固定層にすることで，同一活性領域内のボデ
ィ領域に均一にゲート電位を印加し，静電気サージに対
する応答性を等しくして，静電破壊耐性を向上させるこ
とができる。また上記本発明の第１の観点よりも均一に
ボディ電位を印加できる。
【００１４】また，本発明の第３の観点によれば，半導
体基板（５０Ｓ）と，半導体基板上に形成され，素子分
離領域によって定義された第１導電型の活性化領域（５
０Ｎ）と，活性化領域内に形成されたソース領域（５１
Ｎ）およびドレイン領域（５２Ｎ）と，ソース領域とド
レイン領域間に形成された第２導電型の不純物領域（５
２Ｐ）と，ソース領域およびドレイン領域によって定義
されるとともに，不純物領域上に形成されたゲート電極
（５０Ｇ）と，ゲート電極を覆うように配置され，ゲー
ト電極および不純物領域それぞれに電気的に接続された
導電層（５０Ｍ）とを有することを特徴とする半導体装
置が提供される。
体基板（５０Ｓ）と，半導体基板上に形成され，素子分
離領域によって定義された第１導電型の活性化領域（５
０Ｎ）と，活性化領域内に形成されたソース領域（５１
Ｎ）およびドレイン領域（５２Ｎ）と，ソース領域とド
レイン領域間に形成された第２導電型の不純物領域（５
２Ｐ）と，ソース領域およびドレイン領域によって定義
されるとともに，不純物領域上に形成されたゲート電極
（５０Ｇ）と，ゲート電極を覆うように配置され，ゲー
ト電極および不純物領域それぞれに電気的に接続された
導電層（５０Ｍ）とを有することを特徴とする半導体装
置が提供される。
【００１５】かかる構成によれば，ゲート電極（５０
Ｇ）と，ゲート電極下の不純物領域（５２Ｐ）とを電気
的に接続するだけで，同一活性領域内のボディ領域に均
一にゲート電位を印加し，静電気サージに対する応答性
を等しくして，静電破壊耐性を向上させることができ
る。また，上記本発明の第１，第２の観点よりも素子面
積を小さくできる。
Ｇ）と，ゲート電極下の不純物領域（５２Ｐ）とを電気
的に接続するだけで，同一活性領域内のボディ領域に均
一にゲート電位を印加し，静電気サージに対する応答性
を等しくして，静電破壊耐性を向上させることができ
る。また，上記本発明の第１，第２の観点よりも素子面
積を小さくできる。
【００１６】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体装置の好適な実施の形態について
詳細に説明する。なお，本明細書および図面において，
実質的に同一の機能構成を有する構成要素については，
同一の符号を付することにより重複説明を省略する。
本発明にかかる半導体装置の好適な実施の形態について
詳細に説明する。なお，本明細書および図面において，
実質的に同一の機能構成を有する構成要素については，
同一の符号を付することにより重複説明を省略する。
【００１７】（第１の実施の形態）図１は本発明の第１
の実施の形態にかかる半導体装置１０の平面図である。
図２は図１のＡ−Ａ’断面図であり，図３は図１のＢ−
Ｂ’断面図である。
の実施の形態にかかる半導体装置１０の平面図である。
図２は図１のＡ−Ａ’断面図であり，図３は図１のＢ−
Ｂ’断面図である。
【００１８】まず，半導体装置１０の構造を説明する。
図１，図２に示したように，シリコン基板１０Ｓ上にＢ
ＯＸ膜１０Ｂを介して，フィールド膜１０Ｆにより分離
された領域にＮ型拡散層（第１導電型の活性化領域）１
０Ｎが形成されている。Ｎ型拡散層１０Ｎ内には，図３
に示したように，ソース領域１１Ｎおよびドレイン領域
１２Ｎが形成されている。図３に示した符号１１Ｍはソ
ース電位供給メタルであり，接続孔１１Ｃを介してソー
ス領域１１Ｎと電気的に接続されている。また，符号１
２Ｍはドレインメタルであり，接続孔１２Ｃを介してド
レイン領域１２Ｎと電気的に接続されている。
図１，図２に示したように，シリコン基板１０Ｓ上にＢ
ＯＸ膜１０Ｂを介して，フィールド膜１０Ｆにより分離
された領域にＮ型拡散層（第１導電型の活性化領域）１
０Ｎが形成されている。Ｎ型拡散層１０Ｎ内には，図３
に示したように，ソース領域１１Ｎおよびドレイン領域
１２Ｎが形成されている。図３に示した符号１１Ｍはソ
ース電位供給メタルであり，接続孔１１Ｃを介してソー
ス領域１１Ｎと電気的に接続されている。また，符号１
２Ｍはドレインメタルであり，接続孔１２Ｃを介してド
レイン領域１２Ｎと電気的に接続されている。
【００１９】ソース領域１１Ｎとドレイン領域１２Ｎ間
には，図３に示したように，高濃度のＰ型拡散層（第２
導電型の第１の不純物領域）１１Ｐが形成されている。
このＰ型拡散層１１Ｐを囲むように，ソース領域１１Ｎ
とドレイン領域１２Ｎ間に低濃度のＰ型拡散層（第２導
電型の第２の不純物領域）１２Ｐが形成されている。さ
らに，図２に示したように，このＰ型拡散層１２Ｐに隣
接して高濃度のＰ型拡散層（第２導電型の第３の不純物
領域）１３Ｐが形成されている。
には，図３に示したように，高濃度のＰ型拡散層（第２
導電型の第１の不純物領域）１１Ｐが形成されている。
このＰ型拡散層１１Ｐを囲むように，ソース領域１１Ｎ
とドレイン領域１２Ｎ間に低濃度のＰ型拡散層（第２導
電型の第２の不純物領域）１２Ｐが形成されている。さ
らに，図２に示したように，このＰ型拡散層１２Ｐに隣
接して高濃度のＰ型拡散層（第２導電型の第３の不純物
領域）１３Ｐが形成されている。
【００２０】Ｐ型拡散層１２Ｐ上には，図１，図２に示
したように，Ｐ型拡散層１１Ｐを露出するようにゲート
電極１０Ｇが形成されている。さらに，ゲート電極１０
Ｇ，Ｐ型拡散層１１ＰおよびＰ型拡散層１３Ｐを覆うよ
うにゲート電極１０Ｇと同一方向に延在するゲート電位
供給メタル（導電層）１０Ｍが形成されている。ゲート
電位供給メタル１０Ｍと，ゲート電極１０Ｇとは，図２
に示したように，フィールド膜１０Ｆ上において接続孔
１３Ｃを介して電気的に接続されている。また，ゲート
電位供給メタル１０Ｍと，Ｐ型拡散層１１ＰおよびＰ型
拡散層１３Ｐとは，接続孔１４Ｃを介して電気的に接続
されている。
したように，Ｐ型拡散層１１Ｐを露出するようにゲート
電極１０Ｇが形成されている。さらに，ゲート電極１０
Ｇ，Ｐ型拡散層１１ＰおよびＰ型拡散層１３Ｐを覆うよ
うにゲート電極１０Ｇと同一方向に延在するゲート電位
供給メタル（導電層）１０Ｍが形成されている。ゲート
電位供給メタル１０Ｍと，ゲート電極１０Ｇとは，図２
に示したように，フィールド膜１０Ｆ上において接続孔
１３Ｃを介して電気的に接続されている。また，ゲート
電位供給メタル１０Ｍと，Ｐ型拡散層１１ＰおよびＰ型
拡散層１３Ｐとは，接続孔１４Ｃを介して電気的に接続
されている。
【００２１】上記構成から成る半導体装置１０の動作を
説明する。ドレインメタル１２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層１１Ｐ，１３Ｐを介して
ゲート電位も上昇する。チャネル形成によるキャリアの
再結合によりベース電流が大きくなり，バイボーラ動作
が加速され，サージ電流をソースラインへ流す。
説明する。ドレインメタル１２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層１１Ｐ，１３Ｐを介して
ゲート電位も上昇する。チャネル形成によるキャリアの
再結合によりベース電流が大きくなり，バイボーラ動作
が加速され，サージ電流をソースラインへ流す。
【００２２】本実施の形態では，ソース領域１１Ｎとド
レイン領域１２Ｎ間に形成されたＰ型拡散層１１Ｐと，
Ｐ型拡散層１２Ｐに隣接して形成されたＰ型拡散層１３
Ｐとをボディ電位固定層にすることで，同一活性領域内
のボディ領域に均一にゲート電位を印加し，静電気サー
ジに対する応答性を等しくして，静電破壊耐性を向上さ
せることができる。また，本実施の形態では，従来型の
素子構造に必要な数だけ高濃度のＰ型拡散層１１Ｐを設
け，ゲート電極１０Ｇから露出させるようにすればよい
ので，従来型の半導体装置とほぼ同等の面積で素子を作
り込むことができる。
レイン領域１２Ｎ間に形成されたＰ型拡散層１１Ｐと，
Ｐ型拡散層１２Ｐに隣接して形成されたＰ型拡散層１３
Ｐとをボディ電位固定層にすることで，同一活性領域内
のボディ領域に均一にゲート電位を印加し，静電気サー
ジに対する応答性を等しくして，静電破壊耐性を向上さ
せることができる。また，本実施の形態では，従来型の
素子構造に必要な数だけ高濃度のＰ型拡散層１１Ｐを設
け，ゲート電極１０Ｇから露出させるようにすればよい
ので，従来型の半導体装置とほぼ同等の面積で素子を作
り込むことができる。
【００２３】（第２の実施の形態）図４は本発明の第２
の実施の形態にかかる半導体装置２０の平面図である。
図５は図４のＡ−Ａ’断面図であり，図６は図４のＢ−
Ｂ’断面図である。
の実施の形態にかかる半導体装置２０の平面図である。
図５は図４のＡ−Ａ’断面図であり，図６は図４のＢ−
Ｂ’断面図である。
【００２４】まず，半導体装置２０の構造を説明する。
図４に示したように，シリコン基板２０Ｓ上にＢＯＸ膜
２０Ｂを介して，フィールド膜２０Ｆにより分離された
領域にＮ型拡散層（第１導電型の活性化領域）２０Ｎが
形成されている。Ｎ型拡散層２０Ｎ内には，図６に示し
たように，ソース領域２１Ｎおよびドレイン領域２２Ｎ
が形成されている。図６に示した符号２１Ｍはソース電
位供給メタルであり，接続孔２１Ｃを介してソース領域
２１Ｎと電気的に接続されている。また，符号２２Ｍは
ドレインメタルであり，接続孔２２Ｃを介してドレイン
領域２２Ｎと電気的に接続されている。
図４に示したように，シリコン基板２０Ｓ上にＢＯＸ膜
２０Ｂを介して，フィールド膜２０Ｆにより分離された
領域にＮ型拡散層（第１導電型の活性化領域）２０Ｎが
形成されている。Ｎ型拡散層２０Ｎ内には，図６に示し
たように，ソース領域２１Ｎおよびドレイン領域２２Ｎ
が形成されている。図６に示した符号２１Ｍはソース電
位供給メタルであり，接続孔２１Ｃを介してソース領域
２１Ｎと電気的に接続されている。また，符号２２Ｍは
ドレインメタルであり，接続孔２２Ｃを介してドレイン
領域２２Ｎと電気的に接続されている。
【００２５】ソース領域２１Ｎとドレイン領域２２Ｎ間
には，図６に示したように，高濃度のＰ型拡散層（第２
導電型の第１の不純物領域）２１Ｐが形成されている。
このＰ型拡散層２１Ｐを囲むように，低濃度のＰ型拡散
層（第２導電型の第２の不純物領域）２２Ｐと，ソース
領域２１Ｎとドレイン領域２２Ｎ間にフィールド膜（遮
断領域）２１Ｆとが形成されている。さらに，図５に示
したように，Ｐ型拡散層２２Ｐに隣接して高濃度のＰ型
拡散層（第２導電型の第３の不純物領域）２３Ｐが形成
されている。
には，図６に示したように，高濃度のＰ型拡散層（第２
導電型の第１の不純物領域）２１Ｐが形成されている。
このＰ型拡散層２１Ｐを囲むように，低濃度のＰ型拡散
層（第２導電型の第２の不純物領域）２２Ｐと，ソース
領域２１Ｎとドレイン領域２２Ｎ間にフィールド膜（遮
断領域）２１Ｆとが形成されている。さらに，図５に示
したように，Ｐ型拡散層２２Ｐに隣接して高濃度のＰ型
拡散層（第２導電型の第３の不純物領域）２３Ｐが形成
されている。
【００２６】本実施の形態では，ソース領域２１Ｎおよ
びドレイン領域２２ＮとＰ型拡散層２１との間にはそれ
ぞれ，フィールド膜２１Ｆが配置されていることを特徴
としている。
びドレイン領域２２ＮとＰ型拡散層２１との間にはそれ
ぞれ，フィールド膜２１Ｆが配置されていることを特徴
としている。
【００２７】Ｐ型拡散層２２Ｐ上には，図４，図５に示
したように，Ｐ型拡散層２１Ｐを露出するようにゲート
電極２０Ｇが形成されている。さらに，ゲート電極２０
Ｇ，Ｐ型拡散層２１ＰおよびＰ型拡散層２３Ｐを覆うよ
うにゲート電極２０Ｇと同一方向に延在するゲート電位
供給メタル（導電層）２０Ｍが形成されている。ゲート
電位供給メタル２０Ｍと，ゲート電極２０Ｇとは，図５
に示したように，フィールド膜２０Ｆ上において接続孔
２３Ｃを介して電気的に接続されている。また，ゲート
電位供給メタル２０Ｍと，Ｐ型拡散層２１ＰおよびＰ型
拡散層２３Ｐとは，接続孔２４Ｃを介して電気的に接続
されている。
したように，Ｐ型拡散層２１Ｐを露出するようにゲート
電極２０Ｇが形成されている。さらに，ゲート電極２０
Ｇ，Ｐ型拡散層２１ＰおよびＰ型拡散層２３Ｐを覆うよ
うにゲート電極２０Ｇと同一方向に延在するゲート電位
供給メタル（導電層）２０Ｍが形成されている。ゲート
電位供給メタル２０Ｍと，ゲート電極２０Ｇとは，図５
に示したように，フィールド膜２０Ｆ上において接続孔
２３Ｃを介して電気的に接続されている。また，ゲート
電位供給メタル２０Ｍと，Ｐ型拡散層２１ＰおよびＰ型
拡散層２３Ｐとは，接続孔２４Ｃを介して電気的に接続
されている。
【００２８】上記構成から成る半導体装置２０の動作を
説明する。ドレインメタル２２Ｍから静電気サ−ジが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層２１Ｐ，２３Ｐを介して
ゲート電位も上昇する。チャネル形成によるキャリアの
再結合によりベース電流が大きくなり，バイポーラ動作
が加速され，サージ電流をソースラインへ流す。
説明する。ドレインメタル２２Ｍから静電気サ−ジが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層２１Ｐ，２３Ｐを介して
ゲート電位も上昇する。チャネル形成によるキャリアの
再結合によりベース電流が大きくなり，バイポーラ動作
が加速され，サージ電流をソースラインへ流す。
【００２９】本実施の形態では，ソース領域２１Ｎとド
レイン領域２２Ｎ間にフィールド膜２１Ｆで分離して形
成されたＰ型拡散層２１Ｐと，Ｐ型拡散層２２Ｐに隣接
して形成されたＰ型拡散層２３Ｐとをボディ電位固定層
にすることで，同一活性領域内のボディ領域に均一にゲ
ート電位を印加し，静電気サージに対する応答性を等し
くして，静電破壊耐性を向上させることができる。ま
た，本実施の形態では，寄生ダイオードが形成される第
１の実施の形態と比較して，ダイオード電流成分をなく
すことができる。また，第１の実施の形態と同等の面積
で素子を作り込むことができる。
レイン領域２２Ｎ間にフィールド膜２１Ｆで分離して形
成されたＰ型拡散層２１Ｐと，Ｐ型拡散層２２Ｐに隣接
して形成されたＰ型拡散層２３Ｐとをボディ電位固定層
にすることで，同一活性領域内のボディ領域に均一にゲ
ート電位を印加し，静電気サージに対する応答性を等し
くして，静電破壊耐性を向上させることができる。ま
た，本実施の形態では，寄生ダイオードが形成される第
１の実施の形態と比較して，ダイオード電流成分をなく
すことができる。また，第１の実施の形態と同等の面積
で素子を作り込むことができる。
【００３０】（第３の実施の形態）図７は本発明の第３
の実施の形態にかかる半導体装置３０の平面図である。
図８は図７のＡ−Ａ’断面図であり，図９は図７のＢ−
Ｂ’断面図である。
の実施の形態にかかる半導体装置３０の平面図である。
図８は図７のＡ−Ａ’断面図であり，図９は図７のＢ−
Ｂ’断面図である。
【００３１】まず，半導体装置３０の構造を説明する。
図７，図８に示したように，シリコン基板３０Ｓ上にＢ
ＯＸ膜３０Ｂを介して，フィールド膜３０Ｆにより分離
された領域にＮ型拡散層（第１導電型の活性化領域）３
０Ｎが形成されている。Ｎ型拡散層３０Ｎ内には，ソー
ス領域３１Ｎ，３３Ｎおよびドレイン領域３２Ｎ，３４
Ｎが形成されている。図９に示した符号３１Ｍはソース
電位供給メタルであり，接続孔３１Ｃを介してソース領
域３１Ｎ，３３Ｎと電気的に接続されている。また，符
号３２Ｍはドレインメタルであり，接続孔３２Ｃを介し
てドレイン領域３２Ｎ，３４Ｎと電気的に接続されてい
る。
図７，図８に示したように，シリコン基板３０Ｓ上にＢ
ＯＸ膜３０Ｂを介して，フィールド膜３０Ｆにより分離
された領域にＮ型拡散層（第１導電型の活性化領域）３
０Ｎが形成されている。Ｎ型拡散層３０Ｎ内には，ソー
ス領域３１Ｎ，３３Ｎおよびドレイン領域３２Ｎ，３４
Ｎが形成されている。図９に示した符号３１Ｍはソース
電位供給メタルであり，接続孔３１Ｃを介してソース領
域３１Ｎ，３３Ｎと電気的に接続されている。また，符
号３２Ｍはドレインメタルであり，接続孔３２Ｃを介し
てドレイン領域３２Ｎ，３４Ｎと電気的に接続されてい
る。
【００３２】本実施の形態では，図７，図９に示したよ
うに，フィールド膜３０Ｆが，Ｎ型拡散領域層３０Ｎの
ソース領域３１Ｎ，３３Ｎおよびドレイン領域３２Ｎ，
３４Ｎに対向する側面まで延在していることを特徴とし
ている。
うに，フィールド膜３０Ｆが，Ｎ型拡散領域層３０Ｎの
ソース領域３１Ｎ，３３Ｎおよびドレイン領域３２Ｎ，
３４Ｎに対向する側面まで延在していることを特徴とし
ている。
【００３３】ソース領域３１Ｎ，３３Ｎおよびドレイン
領域３２Ｎ，３４Ｎに対向する側面まで延在したフィー
ルド膜３０Ｆの間には，図９に示したように，高濃度の
Ｐ型拡散層（第２導電型の第１の不純物領域）３１Ｐが
形成されている。そして，図８に示したように，Ｐ型拡
散層３１Ｐを囲むように，低濃度のＰ型拡散層（第２導
電型の第２の不純物領域）３２Ｐが形成されている。さ
らに，このＰ型拡散層１２Ｐに隣接して高濃度のＰ型拡
散層（第２導電型の第３の不純物領域）３３Ｐが形成さ
れている。
領域３２Ｎ，３４Ｎに対向する側面まで延在したフィー
ルド膜３０Ｆの間には，図９に示したように，高濃度の
Ｐ型拡散層（第２導電型の第１の不純物領域）３１Ｐが
形成されている。そして，図８に示したように，Ｐ型拡
散層３１Ｐを囲むように，低濃度のＰ型拡散層（第２導
電型の第２の不純物領域）３２Ｐが形成されている。さ
らに，このＰ型拡散層１２Ｐに隣接して高濃度のＰ型拡
散層（第２導電型の第３の不純物領域）３３Ｐが形成さ
れている。
【００３４】Ｐ型拡散層３２Ｐ上には，図７，図８に示
したように，Ｐ型拡散層３１Ｐを露出するようにゲート
電極３０Ｇが形成されている。さらに，ゲート電極３０
Ｇ，Ｐ型拡散層３１ＰおよびＰ型拡散層３３Ｐを覆うよ
うにゲート電極３０Ｇと同一方向に延在するゲート電位
供給メタル（導電層）３０Ｍが形成されている。ゲート
電位供給メタル３０Ｍと，ゲート電極３０Ｇとは，図８
に示したように，フィールド膜３０Ｆ上において接続孔
３３Ｃを介して電気的に接続されている。また，ゲート
電位供給メタル３０Ｍと，Ｐ型拡散層３１ＰおよびＰ型
拡散層３３Ｐとは，接続孔３４Ｃを介して電気的に接続
されている。
したように，Ｐ型拡散層３１Ｐを露出するようにゲート
電極３０Ｇが形成されている。さらに，ゲート電極３０
Ｇ，Ｐ型拡散層３１ＰおよびＰ型拡散層３３Ｐを覆うよ
うにゲート電極３０Ｇと同一方向に延在するゲート電位
供給メタル（導電層）３０Ｍが形成されている。ゲート
電位供給メタル３０Ｍと，ゲート電極３０Ｇとは，図８
に示したように，フィールド膜３０Ｆ上において接続孔
３３Ｃを介して電気的に接続されている。また，ゲート
電位供給メタル３０Ｍと，Ｐ型拡散層３１ＰおよびＰ型
拡散層３３Ｐとは，接続孔３４Ｃを介して電気的に接続
されている。
【００３５】上記構成から成る半導体装置３０の動作を
説明する。ドレインメタル３２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層３１Ｐ，３３Ｐを介して
ゲート電位も上昇する。チャネル形成によるキャリアの
再結合によりベース電流が大きくなり，バイポーラ動作
が加速され，サージ電流をソースラインへ流す。
説明する。ドレインメタル３２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層３１Ｐ，３３Ｐを介して
ゲート電位も上昇する。チャネル形成によるキャリアの
再結合によりベース電流が大きくなり，バイポーラ動作
が加速され，サージ電流をソースラインへ流す。
【００３６】本実施の形態では，フィールド膜３０Ｆの
間に形成されたＰ型拡散層３１Ｐと，Ｐ型拡散層３２Ｐ
に隣接して形成されたＰ型拡散層３３Ｐとをボディ電位
固定層にすることで，同一活性領域内のボディ領域に均
一にゲート電位を印加し，静電気サージに対する応答性
を等しくして，静電破壊耐性を向上させることができ
る。また本実施の形態では，第２の実施の形態よりも寄
生容量を小さくすることができる。
間に形成されたＰ型拡散層３１Ｐと，Ｐ型拡散層３２Ｐ
に隣接して形成されたＰ型拡散層３３Ｐとをボディ電位
固定層にすることで，同一活性領域内のボディ領域に均
一にゲート電位を印加し，静電気サージに対する応答性
を等しくして，静電破壊耐性を向上させることができ
る。また本実施の形態では，第２の実施の形態よりも寄
生容量を小さくすることができる。
【００３７】（第４の実施の形態）図１０は本発明の第
４の実施の形態にかかる半導体装置４０の平面図であ
る。図１１は図１０のＡ−Ａ’断面図であり，図１２は
図１０のＢ−Ｂ’断面図である。
４の実施の形態にかかる半導体装置４０の平面図であ
る。図１１は図１０のＡ−Ａ’断面図であり，図１２は
図１０のＢ−Ｂ’断面図である。
【００３８】まず，半導体装置４０の構造を説明する。
図１０，図１１に示したように，シリコン基板４０Ｓ上
にＢＯＸ膜４０Ｂを介して，フィールド膜４０Ｆにより
分離された領域にＮ型拡散層（第１導電型の活性化領
域）４０Ｎおよびその周囲に高濃度のＰ型拡散層（第２
導電型の第１の不純物領域）４０Ｐが形成されている。
Ｎ型拡散層４０Ｎ内には，図１２に示したように，ソー
ス領域４１Ｎ，４３Ｎおよびドレイン領域４２Ｎ，４４
Ｎが形成されている。図１２に示した符号４１Ｍはソー
ス電位供給メタルであり，図１２に示したように，接続
孔４１Ｃを介してソース領域４１Ｎ，４３Ｎと電気的に
接続されている。また，符号４２Ｍはドレインメタルで
あり，図１２に示したように，接続孔４２Ｃを介してド
レイン領域４２Ｎ，４４Ｎと電気的に接続されている。
図１０，図１１に示したように，シリコン基板４０Ｓ上
にＢＯＸ膜４０Ｂを介して，フィールド膜４０Ｆにより
分離された領域にＮ型拡散層（第１導電型の活性化領
域）４０Ｎおよびその周囲に高濃度のＰ型拡散層（第２
導電型の第１の不純物領域）４０Ｐが形成されている。
Ｎ型拡散層４０Ｎ内には，図１２に示したように，ソー
ス領域４１Ｎ，４３Ｎおよびドレイン領域４２Ｎ，４４
Ｎが形成されている。図１２に示した符号４１Ｍはソー
ス電位供給メタルであり，図１２に示したように，接続
孔４１Ｃを介してソース領域４１Ｎ，４３Ｎと電気的に
接続されている。また，符号４２Ｍはドレインメタルで
あり，図１２に示したように，接続孔４２Ｃを介してド
レイン領域４２Ｎ，４４Ｎと電気的に接続されている。
【００３９】ソース領域４１Ｎとドレイン領域４２Ｎ間
には，図１２に示したように，低濃度のＰ型拡散層（第
２導電型の第２の不純物領域）４１Ｐが形成されてい
る。同様に，ソース領域４３Ｎとドレイン領域４４Ｎ
間，ソース領域４１Ｎとソース領域４３Ｎ間，ドレイン
領域４２Ｎとドレイン領域４４Ｎ間にもＰ型拡散層４１
Ｐが形成されている。さらに，ソース領域４１Ｎ，４３
Ｎ，ドレイン領域４２Ｎ，４４Ｎを囲むように，Ｐ型拡
散層４１Ｐが形成されている。
には，図１２に示したように，低濃度のＰ型拡散層（第
２導電型の第２の不純物領域）４１Ｐが形成されてい
る。同様に，ソース領域４３Ｎとドレイン領域４４Ｎ
間，ソース領域４１Ｎとソース領域４３Ｎ間，ドレイン
領域４２Ｎとドレイン領域４４Ｎ間にもＰ型拡散層４１
Ｐが形成されている。さらに，ソース領域４１Ｎ，４３
Ｎ，ドレイン領域４２Ｎ，４４Ｎを囲むように，Ｐ型拡
散層４１Ｐが形成されている。
【００４０】Ｐ型拡散層４１Ｐ上には，図１０，図１１
に示したように，ゲート電極４０Ｇが形成されている。
さらに，ゲート電極４０Ｇ，Ｐ型拡散層４０Ｐを覆うよ
うにゲート電位供給メタル（導電層）４０Ｍが形成され
ている。ゲート電位供給メタル４０Ｍと，ゲート電極４
０Ｇとは，図１１に示したように，フィールド膜４０Ｆ
上において接続孔４３Ｃを介して電気的に接続されてい
る。また，ゲート電位供給メタル４０Ｍと，Ｐ型拡散層
４０Ｐとは，接続孔４４Ｃを介して電気的に接続されて
いる。
に示したように，ゲート電極４０Ｇが形成されている。
さらに，ゲート電極４０Ｇ，Ｐ型拡散層４０Ｐを覆うよ
うにゲート電位供給メタル（導電層）４０Ｍが形成され
ている。ゲート電位供給メタル４０Ｍと，ゲート電極４
０Ｇとは，図１１に示したように，フィールド膜４０Ｆ
上において接続孔４３Ｃを介して電気的に接続されてい
る。また，ゲート電位供給メタル４０Ｍと，Ｐ型拡散層
４０Ｐとは，接続孔４４Ｃを介して電気的に接続されて
いる。
【００４１】上記構成から成る半導体装置４０の動作を
説明する。ドレインメタル４２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層４０Ｐを介してゲート電
位も上昇する。チャネル形成によるキャリアの再結合に
よりベース電流が大きくなり，バイボーラ動作が加速さ
れ，サージ電流をソースラインへ流す。
説明する。ドレインメタル４２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，Ｐ型拡散層４０Ｐを介してゲート電
位も上昇する。チャネル形成によるキャリアの再結合に
よりベース電流が大きくなり，バイボーラ動作が加速さ
れ，サージ電流をソースラインへ流す。
【００４２】本実施の形態では，Ｎ型拡散層４０Ｎの周
囲にＰ型拡散層４０Ｐを設け，このＰ型拡散層４０Ｐを
ボディ電位固定層にすることで，同一活性領域内のボデ
ィ領域に均一にゲート電位を印加し，静電気サージに対
する応答性を等しくして，静電破壊耐性を向上させるこ
とができる。また本実施の形態では，第１〜第３の実施
の形態よりも均一にボディ電位を印加できる。
囲にＰ型拡散層４０Ｐを設け，このＰ型拡散層４０Ｐを
ボディ電位固定層にすることで，同一活性領域内のボデ
ィ領域に均一にゲート電位を印加し，静電気サージに対
する応答性を等しくして，静電破壊耐性を向上させるこ
とができる。また本実施の形態では，第１〜第３の実施
の形態よりも均一にボディ電位を印加できる。
【００４３】（第５の実施の形態）図１３は本発明の第
５の実施の形態にかかる半導体装置５０の平面図であ
る。図１４は図１３のＡ−Ａ’断面図であり，図１５は
図１３のＢ−Ｂ’断面図である。
５の実施の形態にかかる半導体装置５０の平面図であ
る。図１４は図１３のＡ−Ａ’断面図であり，図１５は
図１３のＢ−Ｂ’断面図である。
【００４４】まず，半導体装置５０の構造を説明する。
図１３，図１４に示したように，シリコン基板５０Ｓ上
にＢＯＸ膜５０Ｂを介して，フィールド膜５０Ｆにより
分離された領域にＮ型拡散層（第１導電型の活性化領
域）５０Ｎが形成されている。Ｎ型拡散層５０Ｎ内に
は，図１５に示したように，ソース領域５１Ｎおよびド
レイン領域５２Ｎが形成されている。図１５に示した符
号５１Ｍはソース電位供給メタルであり，接続孔５１Ｃ
を介してソース領域５１Ｎと電気的に接続されている。
また，符号５２Ｍはドレインメタルであり，接続孔５２
Ｃを介してドレイン領域５２Ｎと電気的に接続されてい
る。
図１３，図１４に示したように，シリコン基板５０Ｓ上
にＢＯＸ膜５０Ｂを介して，フィールド膜５０Ｆにより
分離された領域にＮ型拡散層（第１導電型の活性化領
域）５０Ｎが形成されている。Ｎ型拡散層５０Ｎ内に
は，図１５に示したように，ソース領域５１Ｎおよびド
レイン領域５２Ｎが形成されている。図１５に示した符
号５１Ｍはソース電位供給メタルであり，接続孔５１Ｃ
を介してソース領域５１Ｎと電気的に接続されている。
また，符号５２Ｍはドレインメタルであり，接続孔５２
Ｃを介してドレイン領域５２Ｎと電気的に接続されてい
る。
【００４５】ソース領域５１Ｎとドレイン領域５２Ｎ間
には，図１５に示したように，低濃度のＰ型拡散層（第
２導電型の不純物領域）５２Ｐが形成されている。
には，図１５に示したように，低濃度のＰ型拡散層（第
２導電型の不純物領域）５２Ｐが形成されている。
【００４６】Ｐ型拡散層５２Ｐ上には，図１３，図１５
に示したように，ゲート電極５０Ｇが形成されている。
さらに，ゲート電極５０Ｇを覆うように，ゲート電極５
０Ｇと同一方向に延在するゲート電位供給メタル（導電
層）５０Ｍが形成されている。ゲート電位供給メタル５
０Ｍとゲート電極５０Ｇとは接続孔５３Ｃを介して電気
的に接続され，ゲート電位供給メタル５０ＭとＰ型拡散
層５２Ｐとは，ゲート電極５０Ｇを貫通するゲート−ボ
ディ接続孔５４Ｃを介して電気的に接続されている。図
１４ではゲート−ボディ接続孔５４Ｃを５つ有する場合
の構成を示しているが，ゲート−ボディ接続孔５４Ｃの
数はこれに限定されず任意である。
に示したように，ゲート電極５０Ｇが形成されている。
さらに，ゲート電極５０Ｇを覆うように，ゲート電極５
０Ｇと同一方向に延在するゲート電位供給メタル（導電
層）５０Ｍが形成されている。ゲート電位供給メタル５
０Ｍとゲート電極５０Ｇとは接続孔５３Ｃを介して電気
的に接続され，ゲート電位供給メタル５０ＭとＰ型拡散
層５２Ｐとは，ゲート電極５０Ｇを貫通するゲート−ボ
ディ接続孔５４Ｃを介して電気的に接続されている。図
１４ではゲート−ボディ接続孔５４Ｃを５つ有する場合
の構成を示しているが，ゲート−ボディ接続孔５４Ｃの
数はこれに限定されず任意である。
【００４７】上記構成から成る半導体装置５０の動作を
説明する。ドレインメタル５２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，ゲート−ボディ接続孔５４Ｃを介し
てゲート電位も上昇する。チャネル形成によるキャリア
の再結合によりベース電流が大きくなり，バイボーラ動
作が加速され，サージ電流をソースラインへ流す。
説明する。ドレインメタル５２Ｍから静電気サージが侵
入すると，ソース−ドレイン間ブレークダウンによりボ
ディ電位が上昇し，ゲート−ボディ接続孔５４Ｃを介し
てゲート電位も上昇する。チャネル形成によるキャリア
の再結合によりベース電流が大きくなり，バイボーラ動
作が加速され，サージ電流をソースラインへ流す。
【００４８】本実施の形態では，ゲート電極５０Ｇ下に
ゲート−ボディ接続孔５４Ｃを設置するだけで，同一活
性領域内のボディ領域に均一にゲート電位を印加し，静
電気サージに対する応答性を等しくして，静電破壊耐性
を向上させることができる。また本実施の形態では，第
１〜第４の実施の形態よりも均一にボディ電位を印加で
きる。また，素子面積も小さくできる。
ゲート−ボディ接続孔５４Ｃを設置するだけで，同一活
性領域内のボディ領域に均一にゲート電位を印加し，静
電気サージに対する応答性を等しくして，静電破壊耐性
を向上させることができる。また本実施の形態では，第
１〜第４の実施の形態よりも均一にボディ電位を印加で
きる。また，素子面積も小さくできる。
【００４９】以上，添付図面を参照しながら本発明にか
かる半導体装置の好適な実施形態について説明したが，
本発明はかかる例に限定されない。当業者であれば，特
許請求の範囲に記載された技術的思想の範疇内において
各種の変更例または修正例に想到し得ることは明らかで
あり，それらについても当然に本発明の技術的範囲に属
するものと了解される。
かる半導体装置の好適な実施形態について説明したが，
本発明はかかる例に限定されない。当業者であれば，特
許請求の範囲に記載された技術的思想の範疇内において
各種の変更例または修正例に想到し得ることは明らかで
あり，それらについても当然に本発明の技術的範囲に属
するものと了解される。
【００５０】例えば，上記実施の形態ではＳＯＩプロセ
スで製造される半導体装置について説明したが，本発明
はこれに限定されず，バルク（Ｂｕｌｋ）プロセスで製
造される半導体装置にも適用可能である。
スで製造される半導体装置について説明したが，本発明
はこれに限定されず，バルク（Ｂｕｌｋ）プロセスで製
造される半導体装置にも適用可能である。
【００５１】また，ゲート電極素材としては，ポリシリ
コン，ポリサイド，シリサイドのいずれをも採用するこ
とができる。
コン，ポリサイド，シリサイドのいずれをも採用するこ
とができる。
【００５２】
【発明の効果】以上説明したように，本発明によれば，
同一活性領域内のトランジスタのボディ領域に均一にゲ
ート電位を印加し，静電気サージに対する応答性を等し
くして静電破壊耐性を向上させることができる。また，
従来型のトランジスタ素子と同等の面積で素子を作り込
むことができる。また，上記実施の形態で示した応用例
の如く，ダイオード電流成分をなくすことや，寄生容量
を小さくすることや，均一にボディで電位を印加するこ
と，あるいは，素子面積を小さくすることも同時に実現
可能である。
同一活性領域内のトランジスタのボディ領域に均一にゲ
ート電位を印加し，静電気サージに対する応答性を等し
くして静電破壊耐性を向上させることができる。また，
従来型のトランジスタ素子と同等の面積で素子を作り込
むことができる。また，上記実施の形態で示した応用例
の如く，ダイオード電流成分をなくすことや，寄生容量
を小さくすることや，均一にボディで電位を印加するこ
と，あるいは，素子面積を小さくすることも同時に実現
可能である。
【図１】第１の実施の形態にかかる半導体装置の平面図
である。
である。
【図２】図１の半導体装置のＡ−Ａ’断面図である。
【図３】図１の半導体装置のＢ−Ｂ’断面図である。
【図４】第２の実施の形態にかかる半導体装置の平面図
を示す説明図である。
を示す説明図である。
【図５】図４の半導体装置のＡ−Ａ’断面図である。
【図６】図４の半導体装置のＢ−Ｂ’断面図である。
【図７】第３の実施の形態にかかる半導体装置の平面図
である。
である。
【図８】図７の半導体装置のＡ−Ａ’断面図である。
【図９】図７の半導体装置のＢ−Ｂ’断面図である。
【図１０】第４の実施の形態にかかる半導体装置の平面
図である。
図である。
【図１１】図１０の半導体装置のＡ−Ａ’断面図であ
る。
る。
【図１２】図１０の半導体装置のＢ−Ｂ’断面図であ
る。
る。
【図１３】第５の実施の形態にかかる半導体装置の平面
図である。
図である。
【図１４】図１３の半導体装置のＡ−Ａ’断面図であ
る。
る。
【図１５】図１３の半導体装置のＢ−Ｂ’断面図であ
る。
る。
【図１６】従来のボディコンタクト型のＮＭＯＳトラン
ジスタの平面図である。
ジスタの平面図である。
【図１７】従来のＤＴＭＯＳ（ＮＭＯＳトランジスタの
場合）の平面図である。
場合）の平面図である。
１０ 半導体装置 １０Ｂ ＢＯＸ膜（埋め込み酸化膜） １０Ｃ 活性領域上接続孔 １０Ｆ フィールド膜 １０Ｇ ゲート電極 １０Ｍ ゲート電位供給メタル １０Ｎ Ｎ型拡散層（第１導電型の活性化領域） １０Ｐ Ｐ型拡散層（第２の高濃度第２導電型の活性領
域） １０Ｓ シリコン基板 １１Ｃ ゲート上接続孔 １１Ｍ ソース電位供給メタル １１Ｐ Ｐ型拡散層（第１の高濃度第２導電型の活性領
域） １２Ｍ ドレインメタル １２Ｐ 低濃度のＰ型拡散層
域） １０Ｓ シリコン基板 １１Ｃ ゲート上接続孔 １１Ｍ ソース電位供給メタル １１Ｐ Ｐ型拡散層（第１の高濃度第２導電型の活性領
域） １２Ｍ ドレインメタル １２Ｐ 低濃度のＰ型拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｆターム(参考） 5F038 BH07 BH09 BH13 EZ06 EZ20 5F048 AA02 AA05 AC01 BA16 BB05 BB08 BC05 BD01 BE09 BG12 CC02 CC08 CC13 CC18 5F110 AA15 AA22 BB03 BB20 CC02 DD05 DD13 DD22 EE05 EE09 GG02 GG12 GG23 GG60 HK02 NN62
Claims (10)
- 【請求項１】 半導体基板と，前記半導体基板上に形成
され，素子分離領域によって定義された第１導電型の活
性化領域と，前記活性化領域内に形成されたソース領域
およびドレイン領域と，前記ソース領域と前記ドレイン
領域間に形成された第２導電型の第１の不純物領域と，
前記第１の不純物領域を囲むように，前記ソース領域と
前記ドレイン領域間に形成された第２導電型の第２の不
純物領域と，前記第２の不純物領域に隣接して形成され
た第２導電型の第３の不純物領域と，前記ソース領域お
よび前記ドレイン領域によって定義されるとともに，前
記第２の不純物領域上に前記第１の不純物領域を露出す
るように形成されたゲート電極と，前記ゲート電極，お
よび第１の不純物領域および前記第３の不純物領域を覆
うように配置され，前記前記ゲート電極，前記第１の不
純物領域および前記第３の不純物領域それぞれに電気的
に接続された導電層と，を有することを特徴とする，半
導体装置。 - 【請求項２】 前記第１の不純物領域および前記第３の
不純物領域の濃度は，前記第２の不純物領域の濃度より
高いことを特徴とする，請求項１に記載の半導体装置。 - 【請求項３】 前記導電層は，前記活性化領域内におい
て前記ゲート電極と同一方向に延在することを特徴とす
る，請求項１に記載の半導体装置。 - 【請求項４】 前記ゲート電極と前記導電層は，前記素
子分離領域上で電気的に接続されていることを特徴とす
る，請求項１に記載の半導体装置。 - 【請求項５】 前記ソース領域および前記ドレイン領域
と前記第１の不純物領域の間にはそれぞれ，遮断領域が
配置されていることを特徴とする，請求項１に記載の半
導体装置。 - 【請求項６】 前記素子分離領域は，前記第１の不純物
領域の前記ソース領域および前記ドレイン領域に対向す
る側面まで延在していることを特徴とする，請求項１に
記載の半導体装置。 - 【請求項７】 半導体基板と，前記半導体基板上に形成
され，素子分離領域によって定義された第１導電型の活
性化領域およびその周囲に形成された第２導電型の第１
の不純物領域と，前記活性化領域内に形成されたソース
領域およびドレイン領域と，前記ソース領域と前記ドレ
イン領域間に形成された第２導電型の第２の不純物領域
と，前記ソース領域および前記ドレイン領域によって定
義されるとともに，前記第２の不純物領域上に形成され
たゲート電極と，前記第１の不純物領域および前記ゲー
ト電極を覆うように配置され，前記第１の不純物領域お
よび前記ゲート電極それぞれに電気的に接続された導電
層と，を有することを特徴とする，半導体装置。 - 【請求項８】 前記ゲート電極と前記導電層は，前記素
子分離領域上で電気的に接続されていることを特徴とす
る，請求項７に記載の半導体装置。 - 【請求項９】 半導体基板と，前記半導体基板上に形成
され，素子分離領域によって定義された第１導電型の活
性化領域と，前記活性化領域内に形成されたソース領域
およびドレイン領域と，前記ソース領域と前記ドレイン
領域間に形成された第２導電型の不純物領域と，前記ソ
ース領域および前記ドレイン領域によって定義されると
ともに，前記不純物領域上に形成されたゲート電極と，
前記ゲート電極を覆うように配置され，前記前記ゲート
電極および前記不純物領域それぞれに電気的に接続され
た導電層と，を有することを特徴とする，半導体装置。 - 【請求項１０】 前記ゲート電極と前記導電層は，前記
素子分離領域上で電気的に接続されていることを特徴と
する，請求項９に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168087A JP5172056B2 (ja) | 2001-06-04 | 2001-06-04 | 半導体装置 |
| US10/160,265 US6847082B2 (en) | 2001-06-04 | 2002-06-04 | Semiconductor integrated device including an electrostatic breakdown protection circuit having uniform electrostatic surge response |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168087A JP5172056B2 (ja) | 2001-06-04 | 2001-06-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368223A true JP2002368223A (ja) | 2002-12-20 |
| JP5172056B2 JP5172056B2 (ja) | 2013-03-27 |
Family
ID=19010369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001168087A Expired - Fee Related JP5172056B2 (ja) | 2001-06-04 | 2001-06-04 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6847082B2 (ja) |
| JP (1) | JP5172056B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004274059A (ja) * | 2003-03-07 | 2004-09-30 | Toppoly Optoelectronics Corp | 薄膜トランジスター |
| JP2013038107A (ja) * | 2011-08-03 | 2013-02-21 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8013393B2 (en) * | 2007-06-29 | 2011-09-06 | Advanced Micro Devices, Inc. | Electrostatic discharge protection devices |
| US20200013901A1 (en) * | 2018-07-03 | 2020-01-09 | Stmicroelectronics Sa | Substrate contact for a transistor, intended in particular for a matrix-array arrangement |
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| JP2001044441A (ja) * | 1999-07-29 | 2001-02-16 | Sony Corp | 完全空乏ｓｏｉ型半導体装置及び集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| US5545909A (en) * | 1994-10-19 | 1996-08-13 | Siliconix Incorporated | Electrostatic discharge protection device for integrated circuit |
| CN1099713C (zh) * | 1995-04-06 | 2003-01-22 | 工业技术研究院 | 用n边多边形单元布线的mos单元、多单元晶体管及ic芯片 |
| US6420761B1 (en) * | 1999-01-20 | 2002-07-16 | International Business Machines Corporation | Asymmetrical semiconductor device for ESD protection |
| US6424013B1 (en) * | 1999-07-09 | 2002-07-23 | Texas Instruments Incorporated | Body-triggered ESD protection circuit |
-
2001
- 2001-06-04 JP JP2001168087A patent/JP5172056B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-04 US US10/160,265 patent/US6847082B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JPH11340472A (ja) * | 1998-03-27 | 1999-12-10 | Mitsubishi Electric Corp | 半導体装置の設計方法、半導体装置及び記録媒体 |
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|---|---|---|---|---|
| JP2004274059A (ja) * | 2003-03-07 | 2004-09-30 | Toppoly Optoelectronics Corp | 薄膜トランジスター |
| JP2013038107A (ja) * | 2011-08-03 | 2013-02-21 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6847082B2 (en) | 2005-01-25 |
| US20020179971A1 (en) | 2002-12-05 |
| JP5172056B2 (ja) | 2013-03-27 |
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