JPH0548015A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0548015A JPH0548015A JP23106391A JP23106391A JPH0548015A JP H0548015 A JPH0548015 A JP H0548015A JP 23106391 A JP23106391 A JP 23106391A JP 23106391 A JP23106391 A JP 23106391A JP H0548015 A JPH0548015 A JP H0548015A
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- JP
- Japan
- Prior art keywords
- well
- semiconductor device
- region
- mosfet
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 クランプダイオードを備えた半導体装置にお
いて、工程数やＭＯＳＦＥＴの寄生容量を増加させるこ
となく静電耐圧を向上させる。 【構成】 Ｐウェル１とＮウェル２を形成した基板にフ
ィールド酸化膜３を形成し、Ｐウェルの素子領域全面に
Ｐ型不純物のイオン注入によって反転電圧調整のために
比較的高濃度の領域４を形成する。次にゲート電極５
と、Ｎ型ソース・ドレイン領域６，７とからなるＮチャ
ネルＭＯＳＦＥＴと、ゲート電極９とＰ型ソース・ドレ
イン領域10, 11とからなるＰチャネルＭＯＳＦＥＴを形
成し、更にＰウェル１の別の素子領域に、接合部の一部
がウェルの表面に存在するようにＮ型拡散層13を形成
し、これをクランプダイオードとする。
いて、工程数やＭＯＳＦＥＴの寄生容量を増加させるこ
となく静電耐圧を向上させる。 【構成】 Ｐウェル１とＮウェル２を形成した基板にフ
ィールド酸化膜３を形成し、Ｐウェルの素子領域全面に
Ｐ型不純物のイオン注入によって反転電圧調整のために
比較的高濃度の領域４を形成する。次にゲート電極５
と、Ｎ型ソース・ドレイン領域６，７とからなるＮチャ
ネルＭＯＳＦＥＴと、ゲート電極９とＰ型ソース・ドレ
イン領域10, 11とからなるＰチャネルＭＯＳＦＥＴを形
成し、更にＰウェル１の別の素子領域に、接合部の一部
がウェルの表面に存在するようにＮ型拡散層13を形成
し、これをクランプダイオードとする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にＭＯＳ型半導体装置における入出力回路に静電保護
用のクランプダイオードを備えた半導体装置に関する。
特にＭＯＳ型半導体装置における入出力回路に静電保護
用のクランプダイオードを備えた半導体装置に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置においては、
ＭＯＳＦＥＴのゲートのＥＳＤ耐性が低いため、例えば
特開昭６３−６４３５８号公報等に開示されているよう
に、特に入出力回路においては相対的にＥＳＤ耐性の高
いウェル又は基板と高濃度拡散層とからなるＰＮ接合ダ
イオードによるクランプ回路を設け、ＭＯＳＦＥＴのゲ
ートを保護することが一般に行われている。
ＭＯＳＦＥＴのゲートのＥＳＤ耐性が低いため、例えば
特開昭６３−６４３５８号公報等に開示されているよう
に、特に入出力回路においては相対的にＥＳＤ耐性の高
いウェル又は基板と高濃度拡散層とからなるＰＮ接合ダ
イオードによるクランプ回路を設け、ＭＯＳＦＥＴのゲ
ートを保護することが一般に行われている。
【０００３】次に、ＣＭＯＳ半導体装置の出力段にクラ
ンプダイオードを設けた構成例を、図４を用いて説明す
る。この構成例では、Ｐウェル101 とＮウェル102 を形
成した半導体基板に、フィールド酸化膜103 で規定した
素子領域に、ゲート電極104, Ｎ型ドレイン領域105 ,Ｎ
型ソース領域106 及びウェルの電位を取るためのＰ型領
域107 よりなるＮチャネルＭＯＳＦＥＴがＰウェル101
上に形成され、ゲート電極108 , Ｐ型ドレイン領域109
, Ｐ型ソース領域110 及びウェルの電位を取るための
Ｎ型領域111 よりなるＰチャネルＭＯＳＦＥＴがＮウェ
ル102 上に形成され、これらのＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴとによって構成されたインバ
ータの出力が、Ｐウェル101 に形成されたＮ型領域112
の一端に接続され、他端から出力端子ＯＵＴとして取り
出されるように構成されている。
ンプダイオードを設けた構成例を、図４を用いて説明す
る。この構成例では、Ｐウェル101 とＮウェル102 を形
成した半導体基板に、フィールド酸化膜103 で規定した
素子領域に、ゲート電極104, Ｎ型ドレイン領域105 ,Ｎ
型ソース領域106 及びウェルの電位を取るためのＰ型領
域107 よりなるＮチャネルＭＯＳＦＥＴがＰウェル101
上に形成され、ゲート電極108 , Ｐ型ドレイン領域109
, Ｐ型ソース領域110 及びウェルの電位を取るための
Ｎ型領域111 よりなるＰチャネルＭＯＳＦＥＴがＮウェ
ル102 上に形成され、これらのＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴとによって構成されたインバ
ータの出力が、Ｐウェル101 に形成されたＮ型領域112
の一端に接続され、他端から出力端子ＯＵＴとして取り
出されるように構成されている。
【０００４】そしてこの様に構成されたＣＭＯＳ半導体
装置においては、出力端子ＯＵＴからサージが入った場
合でも、Ｎ型領域112 とＰウェル101 とで構成されるＰ
Ｎ接合ダイオードがブレークダウンすることによって、
ＭＯＳＦＥＴのゲートが保護されるようになっている。
装置においては、出力端子ＯＵＴからサージが入った場
合でも、Ｎ型領域112 とＰウェル101 とで構成されるＰ
Ｎ接合ダイオードがブレークダウンすることによって、
ＭＯＳＦＥＴのゲートが保護されるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、近年の
ＣＭＯＳデバイスの微細化によって、ＭＯＳＦＥＴのゲ
ート絶縁膜が薄膜化してＥＳＤ耐性が一層低下し、前述
の手段では十分な静電耐圧を得ることが困難になってき
ている。これを回避するには、クランプダイオードのブ
レークダウン電圧を下げるのが効果的であるが、そのブ
レーグダウン電圧を下げるため、例えばＰウェル濃度を
単純に増大させれば、ＭＯＳＦＥＴのソース・ドレイン
における寄生容量が増大し、回路の動作速度が低下す
る。また、クランプダイオードを形成する領域のウェル
濃度をＭＯＳＦＥＴを形成する領域よりも高くする方法
も考えられるが、この場合は同一導電型で濃度の異なる
ウェル領域を形成する必要があり、工程数が増大しコス
トアップにつながるという問題がある。
ＣＭＯＳデバイスの微細化によって、ＭＯＳＦＥＴのゲ
ート絶縁膜が薄膜化してＥＳＤ耐性が一層低下し、前述
の手段では十分な静電耐圧を得ることが困難になってき
ている。これを回避するには、クランプダイオードのブ
レークダウン電圧を下げるのが効果的であるが、そのブ
レーグダウン電圧を下げるため、例えばＰウェル濃度を
単純に増大させれば、ＭＯＳＦＥＴのソース・ドレイン
における寄生容量が増大し、回路の動作速度が低下す
る。また、クランプダイオードを形成する領域のウェル
濃度をＭＯＳＦＥＴを形成する領域よりも高くする方法
も考えられるが、この場合は同一導電型で濃度の異なる
ウェル領域を形成する必要があり、工程数が増大しコス
トアップにつながるという問題がある。
【０００６】本発明は、従来のＭＯＳ型半導体装置にお
ける上記問題点を解消するためなされたもので、工程数
やＭＯＳＦＥＴの寄生容量を増大させることなく静電耐
圧を向上させた半導体装置を提供することを目的とす
る。
ける上記問題点を解消するためなされたもので、工程数
やＭＯＳＦＥＴの寄生容量を増大させることなく静電耐
圧を向上させた半導体装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、フィールド酸化膜で区分された
素子領域にＭＯＳＦＥＴを形成し、該ＭＯＳＦＥＴのゲ
ート絶縁膜の静電保護のために、高濃度拡散層と基板又
はウェルとのＰＮ接合よりなるクランプダイオードを設
けた半導体装置において、前記クランプダイオードの接
合部分の一部を前記素子領域表面に延在させ、該表面近
傍における前記ウェル又は基板の濃度を他の接合部分よ
りも高くなるように構成するものである。
決するため、本発明は、フィールド酸化膜で区分された
素子領域にＭＯＳＦＥＴを形成し、該ＭＯＳＦＥＴのゲ
ート絶縁膜の静電保護のために、高濃度拡散層と基板又
はウェルとのＰＮ接合よりなるクランプダイオードを設
けた半導体装置において、前記クランプダイオードの接
合部分の一部を前記素子領域表面に延在させ、該表面近
傍における前記ウェル又は基板の濃度を他の接合部分よ
りも高くなるように構成するものである。
【０００８】このように構成された半導体装置において
は、クランプダイオードの素子領域表面近傍の接合部に
おけるウェル又は基板側の、接合の底面部と比較して高
濃度の領域によって、クランプダイオードのブレークダ
ウン電圧が低下し、サージが吸収され易くなり、ＭＯＳ
ＦＥＴの静電耐圧が向上する。そしてこの表面近傍の高
濃度領域は、ＭＯＳＦＥＴの反転電圧調整用のイオン注
入によって形成できるので、工程数を増加させることは
なく、また比較的低濃度のウェル又は基板を用いること
ができるので、ＭＯＳＦＥＴの寄生容量の増加も防止す
ることができる。
は、クランプダイオードの素子領域表面近傍の接合部に
おけるウェル又は基板側の、接合の底面部と比較して高
濃度の領域によって、クランプダイオードのブレークダ
ウン電圧が低下し、サージが吸収され易くなり、ＭＯＳ
ＦＥＴの静電耐圧が向上する。そしてこの表面近傍の高
濃度領域は、ＭＯＳＦＥＴの反転電圧調整用のイオン注
入によって形成できるので、工程数を増加させることは
なく、また比較的低濃度のウェル又は基板を用いること
ができるので、ＭＯＳＦＥＴの寄生容量の増加も防止す
ることができる。
【０００９】
【実施例】次に実施例について説明する。図１〜図３
は、本発明に係る半導体装置の一実施例を説明するため
の各製造工程における断面構造を示す図である。まず図
１の（Ａ）に示すように、比較的低濃度のＰウェル１と
Ｎウェル２を形成した半導体基板に、フィールド酸化膜
３を形成し、更にＰウェル１の素子領域全面にＰ型不純
物のイオン注入によって、反転電圧調整のために比較的
高濃度のＰ型領域４を形成する。
は、本発明に係る半導体装置の一実施例を説明するため
の各製造工程における断面構造を示す図である。まず図
１の（Ａ）に示すように、比較的低濃度のＰウェル１と
Ｎウェル２を形成した半導体基板に、フィールド酸化膜
３を形成し、更にＰウェル１の素子領域全面にＰ型不純
物のイオン注入によって、反転電圧調整のために比較的
高濃度のＰ型領域４を形成する。
【００１０】次に図２に示すように、ゲート電極５，Ｎ
型ドレイン領域６，Ｎ型ソース領域７及びＰウェル１の
電位を取るためのＰ型領域８よりなるＮチャネルＭＯＳ
ＦＥＴと、ゲート電極９，Ｐ型ドレイン領域10，Ｐ型ソ
ース領域11及びＮウェル２の電位を取るためのＮ型領域
12よりなりるＰチャネルＭＯＳＦＥＴを形成し、更にＰ
ウェルの別の素子領域にＮ型拡散層13を形成する。な
お、このＮ型拡散層13は図示のように、接合部の一部が
Ｐウェル１の素子領域表面に存在するように形成する。
その後、図３に示すように配線を行い、Ｎ型拡散層13と
Ｐウェル１及び比較的高濃度のＰ型領域４との接合部を
ゲート保護用のクランプダイオードとするインバータの
出力回路を構成する。
型ドレイン領域６，Ｎ型ソース領域７及びＰウェル１の
電位を取るためのＰ型領域８よりなるＮチャネルＭＯＳ
ＦＥＴと、ゲート電極９，Ｐ型ドレイン領域10，Ｐ型ソ
ース領域11及びＮウェル２の電位を取るためのＮ型領域
12よりなりるＰチャネルＭＯＳＦＥＴを形成し、更にＰ
ウェルの別の素子領域にＮ型拡散層13を形成する。な
お、このＮ型拡散層13は図示のように、接合部の一部が
Ｐウェル１の素子領域表面に存在するように形成する。
その後、図３に示すように配線を行い、Ｎ型拡散層13と
Ｐウェル１及び比較的高濃度のＰ型領域４との接合部を
ゲート保護用のクランプダイオードとするインバータの
出力回路を構成する。
【００１１】このように構成した半導体装置において、
クランプダイオードの接合部を形成するＮ型拡散層13
は、図３においてａで示すように、表面近傍で比較的高
濃度のＰ型領域４と接しているので、クランプダイオー
ドのブレークダウン電圧が低下し、サージがクランプダ
イオードで吸収され易くなり、結果としてＭＯＳＦＥＴ
のゲート絶縁膜が薄い場合であっても、比較的高い静電
耐圧を得ることができる。また、この構成においては、
ブレークダウン電圧を下げるための比較的高濃度の領域
が、ＭＯＳＦＥＴの反転電圧調整用のイオン注入によっ
て形成され、ＭＯＳＦＥＴのチャネル領域と同じ不純物
濃度分布であるので、工程数を増加させる必要はない。
また比較的低濃度のウェルを用いることができるので、
ＭＯＳＦＥＴの寄生容量が小さく高速の半導体装置を得
ることができる。
クランプダイオードの接合部を形成するＮ型拡散層13
は、図３においてａで示すように、表面近傍で比較的高
濃度のＰ型領域４と接しているので、クランプダイオー
ドのブレークダウン電圧が低下し、サージがクランプダ
イオードで吸収され易くなり、結果としてＭＯＳＦＥＴ
のゲート絶縁膜が薄い場合であっても、比較的高い静電
耐圧を得ることができる。また、この構成においては、
ブレークダウン電圧を下げるための比較的高濃度の領域
が、ＭＯＳＦＥＴの反転電圧調整用のイオン注入によっ
て形成され、ＭＯＳＦＥＴのチャネル領域と同じ不純物
濃度分布であるので、工程数を増加させる必要はない。
また比較的低濃度のウェルを用いることができるので、
ＭＯＳＦＥＴの寄生容量が小さく高速の半導体装置を得
ることができる。
【００１２】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、工程数の増加や寄生容量に基づく回路
の動作速度の低下を引き起こすことなく、比較的高い静
電耐圧を備えた薄いゲート酸化膜を有する半導体装置を
得ることができる。
本発明によれば、工程数の増加や寄生容量に基づく回路
の動作速度の低下を引き起こすことなく、比較的高い静
電耐圧を備えた薄いゲート酸化膜を有する半導体装置を
得ることができる。
【図１】本発明に係る半導体装置の一実施例を説明する
ための製造工程における断面構造を示す図である。
ための製造工程における断面構造を示す図である。
【図２】図１に示す製造工程に続く製造工程における断
面構造を示す図である。
面構造を示す図である。
【図３】完成した半導体装置の断面構造を示す図であ
る。
る。
【図４】従来のクランプダイオードを備えたＣＭＯＳ半
導体装置の構成例を示す図である。
導体装置の構成例を示す図である。
１ Ｐウェル ２ Ｎウェル ３ フィールド酸化膜 ４ 比較的高濃度のＰ型領域 ５，９ ゲート電極 ６ Ｎ型ドレイン領域 ７ Ｎ型ソース領域 ８ Ｐ型領域 10 Ｐ型ドレイン領域 11 Ｐ型ソース領域 12 Ｎ型領域 13 Ｎ型拡散層
Claims (2)
- 【請求項１】 フィールド酸化膜で区分された素子領域
にＭＯＳＦＥＴを形成し、該ＭＯＳＦＥＴのゲート絶縁
膜の静電保護のために、高濃度拡散層と基板又はウェル
とのＰＮ接合よりなるクランプダイオードを設けた半導
体装置において、前記クランプダイオードの接合部分の
一部を前記素子領域表面に延在させ、該表面近傍におけ
る前記ウェル又は基板の濃度を他の接合部分よりも高く
なるように構成したことを特徴とする半導体装置。 - 【請求項２】 前記クランプダイオードの表面の接合部
分近傍におけるウェル又は基板領域の深さ方向の不純物
濃度分布が、前記ＭＯＳＦＥＴのチャネル領域の深さ方
向の不純物濃度と同一に構成されていることを特徴とす
る請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23106391A JPH0548015A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23106391A JPH0548015A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548015A true JPH0548015A (ja) | 1993-02-26 |
Family
ID=16917708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23106391A Withdrawn JPH0548015A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402672B1 (ko) * | 1995-10-31 | 2004-06-04 | 텍사스 인스트루먼츠 인코포레이티드 | CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조 |
-
1991
- 1991-08-20 JP JP23106391A patent/JPH0548015A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402672B1 (ko) * | 1995-10-31 | 2004-06-04 | 텍사스 인스트루먼츠 인코포레이티드 | CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |