JPH09312398A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09312398A JPH09312398A JP8150230A JP15023096A JPH09312398A JP H09312398 A JPH09312398 A JP H09312398A JP 8150230 A JP8150230 A JP 8150230A JP 15023096 A JP15023096 A JP 15023096A JP H09312398 A JPH09312398 A JP H09312398A
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Abstract
(57)【要約】
【課題】 縦型パワーＭＯＳＦＥＴとＳＯＩ構造の横型
ＭＯＳＦＥＴとを混載する場合に、縦型パワーＭＯＳＦ
ＥＴのドレイン電圧の影響で、絶縁膜上に存在するＮＭ
ＯＳの、特に絶縁膜との界面におけるポテンシャルが低
下し、そのために不要なバックチャネルが形成されるこ
と等を防止することである。 【解決手段】 前記横型絶縁ゲート型トランジスタの少
なくともチャネル領域の下に、半導体基板の電位による
影響を遮断するためのシールド手段（シールド電極）６
０を設ける。シールド電極６０により、半導体基板の電
位に起因する電界が遮断され、バックチャネルが形成さ
れることが効果的に防止される。
ＭＯＳＦＥＴとを混載する場合に、縦型パワーＭＯＳＦ
ＥＴのドレイン電圧の影響で、絶縁膜上に存在するＮＭ
ＯＳの、特に絶縁膜との界面におけるポテンシャルが低
下し、そのために不要なバックチャネルが形成されるこ
と等を防止することである。 【解決手段】 前記横型絶縁ゲート型トランジスタの少
なくともチャネル領域の下に、半導体基板の電位による
影響を遮断するためのシールド手段（シールド電極）６
０を設ける。シールド電極６０により、半導体基板の電
位に起因する電界が遮断され、バックチャネルが形成さ
れることが効果的に防止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＭＯＳＦＥＴやＩＧＢＴ等の
縦型パワーデバイスとその制御用の横型のデバイスとを
共通の基板に混載した半導体装置およびＳＯＩ（Ｓｉｌ
ｏｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いたそ
の製造方法に関する。
の製造方法に関し、特に、ＭＯＳＦＥＴやＩＧＢＴ等の
縦型パワーデバイスとその制御用の横型のデバイスとを
共通の基板に混載した半導体装置およびＳＯＩ（Ｓｉｌ
ｏｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いたそ
の製造方法に関する。
【０００２】
【背景技術】電力用途等に用いられる縦型パワーデバイ
スはディスクリート半導体であり、従来の技術では、他
の小信号トランジスタを共通の基板に搭載（混載）する
ことはできない。
スはディスクリート半導体であり、従来の技術では、他
の小信号トランジスタを共通の基板に搭載（混載）する
ことはできない。
【０００３】しかし、本願の発明者が先に開発した固相
エピタキシャル成長（ＳｏｌｉｄＰｈａｓｅｓ Ｅｐｉ
ｔａｘｙ；ＳＰＥ）を用いたＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の形成技術（特開平８
−４５８３８等）を利用すると、縦型パワーデバイスと
他の小信号トランジスタとの共通の基板への搭載が可能
となることが、本発明者の検討により明らかとなった。
エピタキシャル成長（ＳｏｌｉｄＰｈａｓｅｓ Ｅｐｉ
ｔａｘｙ；ＳＰＥ）を用いたＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の形成技術（特開平８
−４５８３８等）を利用すると、縦型パワーデバイスと
他の小信号トランジスタとの共通の基板への搭載が可能
となることが、本発明者の検討により明らかとなった。
【０００４】つまり、半導体基板を覆う絶縁膜上にシリ
コン単結晶層を形成し、そのシリコン単結晶層上に高速
ＣＭＯＳロジック回路等を形成すれば、半導体基板をド
レイン層として用いる縦型ＭＯＳＦＥＴとは別の回路
を、その基板上に搭載可能である。
コン単結晶層を形成し、そのシリコン単結晶層上に高速
ＣＭＯＳロジック回路等を形成すれば、半導体基板をド
レイン層として用いる縦型ＭＯＳＦＥＴとは別の回路
を、その基板上に搭載可能である。
【０００５】
【発明が解決しようとする課題】縦型ＭＯＳＦＥＴが形
成される基板上に、ＳＯＩ構造のＣＭＯＳ（横型のＰＭ
ＯＳ，横型のＮＭＯＳ）を混載する場合を例にとると、
縦型ＭＯＳＦＥＴのドレイン、つまり基板の電位は、例
えば１２Ｖと高電位であり、したがって、その基板電位
の悪影響が前記ＣＭＯＳ（特に、ＮＭＯＳ）に現れる危
険性が高い。
成される基板上に、ＳＯＩ構造のＣＭＯＳ（横型のＰＭ
ＯＳ，横型のＮＭＯＳ）を混載する場合を例にとると、
縦型ＭＯＳＦＥＴのドレイン、つまり基板の電位は、例
えば１２Ｖと高電位であり、したがって、その基板電位
の悪影響が前記ＣＭＯＳ（特に、ＮＭＯＳ）に現れる危
険性が高い。
【０００６】つまり、縦型パワーＭＯＳＦＥＴのドレイ
ン電圧の影響で、絶縁膜上に存在するＮＭＯＳの、特に
絶縁膜との界面におけるポテンシャルが低下し、そのた
めに不要なバックチャネルが形成され、ソース／ドレイ
ン間でリーク電流が発生する恐れがある。
ン電圧の影響で、絶縁膜上に存在するＮＭＯＳの、特に
絶縁膜との界面におけるポテンシャルが低下し、そのた
めに不要なバックチャネルが形成され、ソース／ドレイ
ン間でリーク電流が発生する恐れがある。
【０００７】また、絶縁膜上に存在するのがＰＭＯＳの
場合は、バックチャネルは形成されないものの、容量結
合に起因してチャネル電位が変動し、しきい値の変動が
生じやすい。
場合は、バックチャネルは形成されないものの、容量結
合に起因してチャネル電位が変動し、しきい値の変動が
生じやすい。
【０００８】したがって、上記問題を解決する必要があ
る。
る。
【０００９】
（１）請求項１に記載の本発明は、縦型の絶縁ゲート型
トランジスタと横型の絶縁ゲート型トランジスタとを混
載した半導体装置であって、前記縦型の絶縁ゲート型ト
ランジスタは、半導体基板を構成要素の一つとしてお
り、前記横型絶縁ゲート型トランジスタは、前記半導体
基板を覆う絶縁膜上に形成されたＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタで
あり、前記横型絶縁ゲート型トランジスタの少なくとも
チャネル領域の下には、前記半導体基板の電位による影
響を遮断するためのシールド手段が設けられていること
を特徴とする。
トランジスタと横型の絶縁ゲート型トランジスタとを混
載した半導体装置であって、前記縦型の絶縁ゲート型ト
ランジスタは、半導体基板を構成要素の一つとしてお
り、前記横型絶縁ゲート型トランジスタは、前記半導体
基板を覆う絶縁膜上に形成されたＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタで
あり、前記横型絶縁ゲート型トランジスタの少なくとも
チャネル領域の下には、前記半導体基板の電位による影
響を遮断するためのシールド手段が設けられていること
を特徴とする。
【００１０】シールド手段が設けられているため、パワ
ーＭＯＳＦＥＴ等の半導体基板の電位に起因する電界が
遮断される。ゆえに、横型絶縁ゲート型トランジスタの
チャネル領域における下地絶縁膜との界面近傍にチャネ
ル（バックチャネル）が形成されることが防止される。
したがって、リーク電流が生じない。また、基板電位に
よるしきい値電圧の変動も抑制できる。
ーＭＯＳＦＥＴ等の半導体基板の電位に起因する電界が
遮断される。ゆえに、横型絶縁ゲート型トランジスタの
チャネル領域における下地絶縁膜との界面近傍にチャネ
ル（バックチャネル）が形成されることが防止される。
したがって、リーク電流が生じない。また、基板電位に
よるしきい値電圧の変動も抑制できる。
【００１１】（２）請求項２に記載の本発明は、請求項
１において、前記シールド手段は、前記半導体基板を覆
う絶縁膜中に埋め込まれた、所定の電位の導体層からな
ることを特徴とする。
１において、前記シールド手段は、前記半導体基板を覆
う絶縁膜中に埋め込まれた、所定の電位の導体層からな
ることを特徴とする。
【００１２】ポリシリコン等の導体層を下地絶縁膜中に
埋め込み、その導体層を所定電位（例えばグランド）と
する。この埋め込まれたシールド電極は、基板電位に起
因する電界を効果的に遮断する。
埋め込み、その導体層を所定電位（例えばグランド）と
する。この埋め込まれたシールド電極は、基板電位に起
因する電界を効果的に遮断する。
【００１３】（３）請求項３に記載の本発明は、請求項
２において、縦型の絶縁ゲート型トランジスタのゲート
電極は前記半導体基板を覆う絶縁膜中に埋め込まれてお
り、かつ、前記シールド手段を構成する前記導体層は、
前記縦型の絶縁ゲート型トランジスタの前記ゲート電極
と同一の材料により構成されることを特徴とする。
２において、縦型の絶縁ゲート型トランジスタのゲート
電極は前記半導体基板を覆う絶縁膜中に埋め込まれてお
り、かつ、前記シールド手段を構成する前記導体層は、
前記縦型の絶縁ゲート型トランジスタの前記ゲート電極
と同一の材料により構成されることを特徴とする。
【００１４】ＳＯＩ構造を用いた縦型ＭＯＳＦＥＴ（チ
ャネル領域，ソース領域を固相エピタキシャル成長層で
形成した構造をもつ）では、絶縁膜中にゲート電極が埋
め込まれている構造となっている。このことに着目し、
ゲート電極と同一の材料（ポリシリコン等）でシールド
電極も形成するものである。特別な製造工程を付加する
ことなく、シールド電極を形成できる。
ャネル領域，ソース領域を固相エピタキシャル成長層で
形成した構造をもつ）では、絶縁膜中にゲート電極が埋
め込まれている構造となっている。このことに着目し、
ゲート電極と同一の材料（ポリシリコン等）でシールド
電極も形成するものである。特別な製造工程を付加する
ことなく、シールド電極を形成できる。
【００１５】（４）請求項４に記載の本発明は、 請求
項１において、前記シールド手段は、前記半導体基板の
表面部分に形成され、前記半導体基板の導電型とは反対
の導電型を有し、かつ所定電位の不純物領域からなるこ
とを特徴とする。
項１において、前記シールド手段は、前記半導体基板の
表面部分に形成され、前記半導体基板の導電型とは反対
の導電型を有し、かつ所定電位の不純物領域からなるこ
とを特徴とする。
【００１６】本請求項の発明では、シールド電極を絶縁
膜中に埋め込む代わりに、半導体基板の表面部分（下地
絶縁膜との界面部分）に選択的に設けられた、半導体基
板とは逆導電型の不純物領域を設け、その不純物領域を
所定電位（例えば、グランド）とするものである。つま
り、その不純物領域をシールド電極として機能させるも
のである。請求項１〜３の場合と同様に、基板電位に起
因する電界を効果的に遮断することができる。
膜中に埋め込む代わりに、半導体基板の表面部分（下地
絶縁膜との界面部分）に選択的に設けられた、半導体基
板とは逆導電型の不純物領域を設け、その不純物領域を
所定電位（例えば、グランド）とするものである。つま
り、その不純物領域をシールド電極として機能させるも
のである。請求項１〜３の場合と同様に、基板電位に起
因する電界を効果的に遮断することができる。
【００１７】（５）請求項５に記載の本発明は、請求項
４において、前記シールド手段を構成する前記不純物領
域は、前記縦型の絶縁ゲート型トランジスタの保護ダイ
オードを構成する領域を兼ねることを特徴とする。
４において、前記シールド手段を構成する前記不純物領
域は、前記縦型の絶縁ゲート型トランジスタの保護ダイ
オードを構成する領域を兼ねることを特徴とする。
【００１８】パワーＭＯＳＦＥＴは、高電圧による素子
破壊を防止するためダイオードを内蔵するのが通常であ
る。この保護ダイオードは縦型ＭＯＳＦＥＴのドレイン
・ソース間に並列に接続されるものであり、例えば、基
板の表面に形成された基板とは反対導電型の不純物層を
アノードとし、基板をカソードとして構成される。
破壊を防止するためダイオードを内蔵するのが通常であ
る。この保護ダイオードは縦型ＭＯＳＦＥＴのドレイン
・ソース間に並列に接続されるものであり、例えば、基
板の表面に形成された基板とは反対導電型の不純物層を
アノードとし、基板をカソードとして構成される。
【００１９】そこで、その保護ダイオードを構成する不
純物層を、ＳＯＩ構造の横型ＭＯＳＦＥＴが構成される
領域の、下地絶縁膜の直下にも形成することにより、こ
れをシールド層としても利用するものである。これによ
り、特別な工程を付加することなく、シールド層を形成
できる。
純物層を、ＳＯＩ構造の横型ＭＯＳＦＥＴが構成される
領域の、下地絶縁膜の直下にも形成することにより、こ
れをシールド層としても利用するものである。これによ
り、特別な工程を付加することなく、シールド層を形成
できる。
【００２０】（６）請求項６に記載の本発明は、請求項
２記載の、縦型の絶縁ゲート型トランジスタと横型の絶
縁ゲート型トランジスタとを混載した半導体装置の製造
方法であって、半導体基板上に、前記縦型の絶縁ゲート
型トランジスタのゲート電極および前シールド手段を構
成する前記導体層とが埋め込まれている絶縁膜を形成す
る工程と、半導体基板上の前記絶縁膜をパターニングし
て前記半導体基板の表面の一部が露出する第１および第
２の開口部を形成する工程と、前記絶縁膜および前記第
１および第２の開口部の形成によって露出した前記半導
体基板の表面の一部を覆うようにアモルファス半導体層
を形成する工程と、所定の熱処理により、前記露出した
半導体基板の表面の一部を種結晶とする固相エピタキシ
ャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ，
ＳＰＥ）を生じせしめ、前記アモルファス半導体層を単
結晶化して単結晶層する工程と前記第１の開口部の位置
における前記露出した半導体基板の表面の一部を種結晶
として得られた前記単結晶層中に不純物領域を形成し、
これにより、前記第１の開口部の位置に存在する前記単
結晶層が電流経路となる前記縦型の絶縁ゲート型トラン
ジスタを形成する工程と、前記第２の開口部の位置にお
ける前記露出した半導体基板の表面の一部を種結晶とし
て得られた前記単結晶層に不純物領域を形成し、これに
より、前記シールド手段を構成する前記導体層上にチャ
ネル領域が存在する横型の絶縁ゲート型トランジスタを
形成する工程と、を有することを特徴とする。
２記載の、縦型の絶縁ゲート型トランジスタと横型の絶
縁ゲート型トランジスタとを混載した半導体装置の製造
方法であって、半導体基板上に、前記縦型の絶縁ゲート
型トランジスタのゲート電極および前シールド手段を構
成する前記導体層とが埋め込まれている絶縁膜を形成す
る工程と、半導体基板上の前記絶縁膜をパターニングし
て前記半導体基板の表面の一部が露出する第１および第
２の開口部を形成する工程と、前記絶縁膜および前記第
１および第２の開口部の形成によって露出した前記半導
体基板の表面の一部を覆うようにアモルファス半導体層
を形成する工程と、所定の熱処理により、前記露出した
半導体基板の表面の一部を種結晶とする固相エピタキシ
ャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ，
ＳＰＥ）を生じせしめ、前記アモルファス半導体層を単
結晶化して単結晶層する工程と前記第１の開口部の位置
における前記露出した半導体基板の表面の一部を種結晶
として得られた前記単結晶層中に不純物領域を形成し、
これにより、前記第１の開口部の位置に存在する前記単
結晶層が電流経路となる前記縦型の絶縁ゲート型トラン
ジスタを形成する工程と、前記第２の開口部の位置にお
ける前記露出した半導体基板の表面の一部を種結晶とし
て得られた前記単結晶層に不純物領域を形成し、これに
より、前記シールド手段を構成する前記導体層上にチャ
ネル領域が存在する横型の絶縁ゲート型トランジスタを
形成する工程と、を有することを特徴とする。
【００２１】請求項２に記載のシールド電極埋め込み型
の半導体装置の製造方法である。
の半導体装置の製造方法である。
【００２２】第１の開口部における露出した基板表面を
種結晶（シード）として用いて、固相エピタキシャル成
長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰ
Ｅ）により縦型ＭＯＳＦＥＴのチャネル領域やソース領
域を形成するための単結晶層を形成する。第１の開口部
における種結晶（シード）部分は、電流経路としてトラ
ンジスタの一部を構成することになる。
種結晶（シード）として用いて、固相エピタキシャル成
長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰ
Ｅ）により縦型ＭＯＳＦＥＴのチャネル領域やソース領
域を形成するための単結晶層を形成する。第１の開口部
における種結晶（シード）部分は、電流経路としてトラ
ンジスタの一部を構成することになる。
【００２３】また、第２の開口部における露出した基板
表面を種結晶（シード）として用いてＳＰＥ法により絶
縁膜上に、横型絶縁ゲート型トランジスタの能動層が形
成されるべき単結晶層を作成する。
表面を種結晶（シード）として用いてＳＰＥ法により絶
縁膜上に、横型絶縁ゲート型トランジスタの能動層が形
成されるべき単結晶層を作成する。
【００２４】（７）請求項７に記載の本発明は、請求項
４記載の、縦型の絶縁ゲート型トランジスタと横型の絶
縁ゲート型トランジスタとを混載した半導体装置の製造
方法であって、半導体基板の表面の一部に半導体基板の
導電型とは反対の導電型の不純物を導入し、前記シール
ド手段を構成する前記不純物領域を形成する工程と、半
導体基板上に絶縁膜を形成する工程と、半導体基板上の
前記絶縁膜をパターニングして前記半導体基板の表面の
一部が露出する第１および第２の開口部を形成する工程
と、前記絶縁膜および前記第１および第２の開口部の形
成によって露出した前記半導体基板の表面の一部を覆う
ようにアモルファス半導体層を形成する工程と、所定の
熱処理により、前記露出した半導体基板の表面の一部を
種結晶とする固相エピタキシャル成長（Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ，ＳＰＥ）を生じせしめ、前
記アモルファス半導体層を単結晶化して単結晶層する工
程と、前記第１の開口部の位置における前記露出した半
導体基板の表面の一部を種結晶として得られた前記単結
晶層中に不純物を選択的に導入して、前記第１の開口部
の位置に存在する前記単結晶層が電流経路となる前記縦
型の絶縁ゲート型トランジスタを形成する工程と、前記
第２の開口部の位置における前記露出した半導体基板の
表面の一部を種結晶として得られた前記単結晶層に不純
物を選択的に導入し、これにより、前記シールド手段を
構成する前記不純物領域上にチャネル領域が存在する横
型の絶縁ゲート型トランジスタを形成する工程と、を有
することを特徴とする。
４記載の、縦型の絶縁ゲート型トランジスタと横型の絶
縁ゲート型トランジスタとを混載した半導体装置の製造
方法であって、半導体基板の表面の一部に半導体基板の
導電型とは反対の導電型の不純物を導入し、前記シール
ド手段を構成する前記不純物領域を形成する工程と、半
導体基板上に絶縁膜を形成する工程と、半導体基板上の
前記絶縁膜をパターニングして前記半導体基板の表面の
一部が露出する第１および第２の開口部を形成する工程
と、前記絶縁膜および前記第１および第２の開口部の形
成によって露出した前記半導体基板の表面の一部を覆う
ようにアモルファス半導体層を形成する工程と、所定の
熱処理により、前記露出した半導体基板の表面の一部を
種結晶とする固相エピタキシャル成長（Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ，ＳＰＥ）を生じせしめ、前
記アモルファス半導体層を単結晶化して単結晶層する工
程と、前記第１の開口部の位置における前記露出した半
導体基板の表面の一部を種結晶として得られた前記単結
晶層中に不純物を選択的に導入して、前記第１の開口部
の位置に存在する前記単結晶層が電流経路となる前記縦
型の絶縁ゲート型トランジスタを形成する工程と、前記
第２の開口部の位置における前記露出した半導体基板の
表面の一部を種結晶として得られた前記単結晶層に不純
物を選択的に導入し、これにより、前記シールド手段を
構成する前記不純物領域上にチャネル領域が存在する横
型の絶縁ゲート型トランジスタを形成する工程と、を有
することを特徴とする。
【００２５】請求項４に記載の半導体装置の製造方法で
ある。半導体基板の表面部分にシールド手段となる不純
物領域を形成しておく。その後、請求項６の場合と同様
に、ＳＰＥにより単結晶層を形成し、その単結晶層内
に、縦型ＭＯＳＦＥＴのソースや横型ＭＯＳＦＥＴのソ
ース・ドレインを形成する。
ある。半導体基板の表面部分にシールド手段となる不純
物領域を形成しておく。その後、請求項６の場合と同様
に、ＳＰＥにより単結晶層を形成し、その単結晶層内
に、縦型ＭＯＳＦＥＴのソースや横型ＭＯＳＦＥＴのソ
ース・ドレインを形成する。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２７】（第１の実施の形態） （デバイスの特徴）図１（ａ）は本発明の半導体装置
（縦型のパワーＭＯＳＦＥＴ（ｎタイプ）と横型のＮＭ
ＯＳＦＥＴ（ｎタイプ）とを混載したデバイス）の断面
構造を示す図であり、図１（ｂ）は、図１（ａ）に示さ
れる縦型ＭＯＳＦＥＴの等価回路を示す図である。
（縦型のパワーＭＯＳＦＥＴ（ｎタイプ）と横型のＮＭ
ＯＳＦＥＴ（ｎタイプ）とを混載したデバイス）の断面
構造を示す図であり、図１（ｂ）は、図１（ａ）に示さ
れる縦型ＭＯＳＦＥＴの等価回路を示す図である。
【００２８】縦型のパワーＭＯＳＦＥＴは例えば、電力
用途に使用され、横型のＭＯＳＦＥＴは、例えば、縦型
ＭＯＳＦＥＴの制御用に使用されるものである。
用途に使用され、横型のＭＯＳＦＥＴは、例えば、縦型
ＭＯＳＦＥＴの制御用に使用されるものである。
【００２９】本実施の形態の特徴は、ＳＯＩ構造の横型
ＭＯＳＦＥＴの下の絶縁膜中に、ポリシリコンからなる
シールド電極層６０が埋め込まれていることである。こ
のシールド電極層６０は、縦型ＭＯＳＦＥＴのゲート電
極と同一の材料で構成されており、また、横型ＭＯＳＦ
ＥＴのソース端子Ｓ２（グランドとなっている）に接続
されている。
ＭＯＳＦＥＴの下の絶縁膜中に、ポリシリコンからなる
シールド電極層６０が埋め込まれていることである。こ
のシールド電極層６０は、縦型ＭＯＳＦＥＴのゲート電
極と同一の材料で構成されており、また、横型ＭＯＳＦ
ＥＴのソース端子Ｓ２（グランドとなっている）に接続
されている。
【００３０】シールド電極層６０は、半導体基板（ｎ+
層１０とｎ-層２０とで構成され、縦型ＭＯＳＦＥＴの
ドレインとして機能する）の電位に起因する電界を遮断
し、横型のＭＯＳＦＥＴ（ｎタイプ）のチャネル領域２
３２にバックチャネルが形成されるのを防止する。
層１０とｎ-層２０とで構成され、縦型ＭＯＳＦＥＴの
ドレインとして機能する）の電位に起因する電界を遮断
し、横型のＭＯＳＦＥＴ（ｎタイプ）のチャネル領域２
３２にバックチャネルが形成されるのを防止する。
【００３１】つまり、図１５に示すように、このシール
ド電極層６０がない場合を考えると、チャネル領域２３
２の下側の面（図１５中で一点鎖線で囲む部分７００）
に、基板電位（ドレイン電圧であり、例えば、１２Ｖで
ある）の影響でチャネルが誘起され、リーク電流が流れ
る恐れがある。そこで、図１のデバイスでは、シールド
電極層６０を設けたものである。
ド電極層６０がない場合を考えると、チャネル領域２３
２の下側の面（図１５中で一点鎖線で囲む部分７００）
に、基板電位（ドレイン電圧であり、例えば、１２Ｖで
ある）の影響でチャネルが誘起され、リーク電流が流れ
る恐れがある。そこで、図１のデバイスでは、シールド
電極層６０を設けたものである。
【００３２】シールド電極層６０は、ＳＯＩ構造の横型
ＭＯＳＦＥＴの領域を完全にカバーするように配置する
のが望ましいが、場合によっては、少なくともチャネル
領域のみをカバーするように配設してもよい。
ＭＯＳＦＥＴの領域を完全にカバーするように配置する
のが望ましいが、場合によっては、少なくともチャネル
領域のみをカバーするように配設してもよい。
【００３３】なお、図１では、ｎタイプの横型ＭＯＳＦ
ＥＴの直下にのみシールド電極を配置してあるが、ｐタ
イプの横型ＭＯＳＦＥＴの直下にも形成するのが望まし
い。この場合、ｐタイプの横型ＭＯＳＦＥＴのしきい値
の変動を抑制するという効果が得られる。
ＥＴの直下にのみシールド電極を配置してあるが、ｐタ
イプの横型ＭＯＳＦＥＴの直下にも形成するのが望まし
い。この場合、ｐタイプの横型ＭＯＳＦＥＴのしきい値
の変動を抑制するという効果が得られる。
【００３４】（縦型ＭＯＳＦＥＴの構造）図１（ａ）の
左側に示されるのは、先に出願人が提案している「ダブ
ルゲート型の縦型パワーＭＯＳＦＥＴ（特願平７−９９
６８５号公報）」である。
左側に示されるのは、先に出願人が提案している「ダブ
ルゲート型の縦型パワーＭＯＳＦＥＴ（特願平７−９９
６８５号公報）」である。
【００３５】ダブルゲート型の縦型パワーＭＯＳＦＥＴ
は、ドレイン（ｎ+）層，バッファ層（ｎ-）層２０と、
チャネル領域２３２と、チャネル領域１００ａ，１００
ｂと、ソース領域９０ａ，９０ｂと、ポリシリコンから
なる第１ゲート電極１３４と、同じくポリシリコンから
なる第２ゲート（埋め込みゲート）電極層５０ａ，５０
ｂと、第１のゲート絶縁膜７０および第２のゲート絶縁
膜３０ａ，３０ｂと、ゲート電極１２０（端子Ｇ１ａを
構成する），ソース電極１１０ａ，１１０ｂ（端子Ｓ１
を構成する）と、ドレイン電極１６０（端子Ｄ１を構成
する）とを有している。なお、第２ゲート（埋め込みゲ
ート）に対する電極は図示されておらず、便宜上、端子
Ｇ１ｂのみ示してある。
は、ドレイン（ｎ+）層，バッファ層（ｎ-）層２０と、
チャネル領域２３２と、チャネル領域１００ａ，１００
ｂと、ソース領域９０ａ，９０ｂと、ポリシリコンから
なる第１ゲート電極１３４と、同じくポリシリコンから
なる第２ゲート（埋め込みゲート）電極層５０ａ，５０
ｂと、第１のゲート絶縁膜７０および第２のゲート絶縁
膜３０ａ，３０ｂと、ゲート電極１２０（端子Ｇ１ａを
構成する），ソース電極１１０ａ，１１０ｂ（端子Ｓ１
を構成する）と、ドレイン電極１６０（端子Ｄ１を構成
する）とを有している。なお、第２ゲート（埋め込みゲ
ート）に対する電極は図示されておらず、便宜上、端子
Ｇ１ｂのみ示してある。
【００３６】この縦型ＭＯＳＦＥＴの等価回路は、図１
（ｂ）に示すとおりであり、ドレイには、例えば、１２
Ｖが印加されている。
（ｂ）に示すとおりであり、ドレイには、例えば、１２
Ｖが印加されている。
【００３７】ダブルゲートパワーＭＯＳＦＥＴの特徴
は、図１（ａ）の左側や図２に示すように、２つのゲー
ト（１３４，５０ａ，５０ｂ）によりチャネル領域（１
００ａ，１００ｂ）の上下に、第１および第２のチャネ
ル（ｃｈ１，ｃｈ２）を形成することである。ドレイン
電流（Ｉ１）は、裏面のドレイン電極１６０から第２ゲ
ート（５０ａ，５０ｂ）に垂直に吸い上げられ、その
後、第２ゲート（５０ａ，５０ｂ）の周囲の低抵抗層を
経由してチャネル領域に流れこむ。このような構造によ
り、オン抵抗の劇的な低減やソース領域（９０ａ，９０
ｂ）の厚みの低減等を図ることができる。
は、図１（ａ）の左側や図２に示すように、２つのゲー
ト（１３４，５０ａ，５０ｂ）によりチャネル領域（１
００ａ，１００ｂ）の上下に、第１および第２のチャネ
ル（ｃｈ１，ｃｈ２）を形成することである。ドレイン
電流（Ｉ１）は、裏面のドレイン電極１６０から第２ゲ
ート（５０ａ，５０ｂ）に垂直に吸い上げられ、その
後、第２ゲート（５０ａ，５０ｂ）の周囲の低抵抗層を
経由してチャネル領域に流れこむ。このような構造によ
り、オン抵抗の劇的な低減やソース領域（９０ａ，９０
ｂ）の厚みの低減等を図ることができる。
【００３８】なお、縦型ＭＯＳＦＥＴの構造としては、
上述の構造だけでなく、種々のものを採用できる。例え
ば、図１４の左側に記載の構造でもよい。図１４では、
チャネル領域７００（ｐ-）およびソース層（ｎ+）７１
０をＳＰＥ法で形成してある。図１４において、参照番
号５０ａ，５０ｂはゲート電極層であり、参照番号６０
０ａ，６００ｂはゲート酸化膜であり、参照番号７２０
はソース電極である。また、図中の矢印（参照番号Ｉ
２）はドレイン電流を示す。
上述の構造だけでなく、種々のものを採用できる。例え
ば、図１４の左側に記載の構造でもよい。図１４では、
チャネル領域７００（ｐ-）およびソース層（ｎ+）７１
０をＳＰＥ法で形成してある。図１４において、参照番
号５０ａ，５０ｂはゲート電極層であり、参照番号６０
０ａ，６００ｂはゲート酸化膜であり、参照番号７２０
はソース電極である。また、図中の矢印（参照番号Ｉ
２）はドレイン電流を示す。
【００３９】（横型ＭＯＳＦＥＴの構造）横型ＭＯＳＦ
ＥＴは、図１（ａ）の右側に示すように、シールド電極
層６０が埋め込まれた絶縁層上に形成されており、ソー
ス（ｎ+）層２３４ｂと、ドレイン（ｎ+）層２３４ａ
と、チャネル領域２３２と、ゲート絶縁膜８０と、ポリ
シリコンからなるゲート電極層１４０（端子Ｇ２を構成
する）と、ソース電極１３０ｂ（端子Ｓ２を構成する）
と、ドレイン電極１３０ａ（端子Ｄ２を構成する）とで
構成されている。
ＥＴは、図１（ａ）の右側に示すように、シールド電極
層６０が埋め込まれた絶縁層上に形成されており、ソー
ス（ｎ+）層２３４ｂと、ドレイン（ｎ+）層２３４ａ
と、チャネル領域２３２と、ゲート絶縁膜８０と、ポリ
シリコンからなるゲート電極層１４０（端子Ｇ２を構成
する）と、ソース電極１３０ｂ（端子Ｓ２を構成する）
と、ドレイン電極１３０ａ（端子Ｄ２を構成する）とで
構成されている。
【００４０】（デバイスの製造方法）次に、図１（ａ）
の構造の製造方法を説明する。
の構造の製造方法を説明する。
【００４１】（１）図３に示すように、半導体基板（ｎ
+層１０，ｎ-層２０）上に熱酸化膜４０を形成し、次
に、ポリシリコン層５０ａ，５０ｂ，５０ｃを形成す
る。ここで、ポリシリコン層５０ａ，５０ｂは縦型ＭＯ
ＳＦＥＴのゲート電極となる層であり、ポリシリコン層
５０ｃはシールド電極６０となる層である。
+層１０，ｎ-層２０）上に熱酸化膜４０を形成し、次
に、ポリシリコン層５０ａ，５０ｂ，５０ｃを形成す
る。ここで、ポリシリコン層５０ａ，５０ｂは縦型ＭＯ
ＳＦＥＴのゲート電極となる層であり、ポリシリコン層
５０ｃはシールド電極６０となる層である。
【００４２】（２）次に、図４に示すように、ＣＶＤ法
によりＳｉＯ2膜３５を形成する。これにより、縦型Ｍ
ＯＳＦＥＴのゲート電極（５０ａ，５０ｂ）と、シール
ド電極（６０）とを同時に絶縁膜中に埋め込むことがで
きる。つまり、シールド電極形成のための特別の工程の
増加は不要である。
によりＳｉＯ2膜３５を形成する。これにより、縦型Ｍ
ＯＳＦＥＴのゲート電極（５０ａ，５０ｂ）と、シール
ド電極（６０）とを同時に絶縁膜中に埋め込むことがで
きる。つまり、シールド電極形成のための特別の工程の
増加は不要である。
【００４３】（３）次に、図５に示すように、ＣＶＤＳ
ｉＯ2膜３５をパターニングして、基板の表面の一部を
露出させる。露出した部分（ア）は縦型ＭＯＳＦＥＴ用
の単結晶層形成のための種結晶部（シード部）となり、
（イ）は横型ＭＯＳＦＥＴ用の単結晶層形成のための種
結晶部（シード部）となる。
ｉＯ2膜３５をパターニングして、基板の表面の一部を
露出させる。露出した部分（ア）は縦型ＭＯＳＦＥＴ用
の単結晶層形成のための種結晶部（シード部）となり、
（イ）は横型ＭＯＳＦＥＴ用の単結晶層形成のための種
結晶部（シード部）となる。
【００４４】（４）次に、図６に示すように、ＣＶＤ法
によりアモルファスシリコン膜２００を堆積する。この
とき、ｎ型不純物をドープする。続いて、所定の熱処理
（アニール）を行うことにより、種結晶部（ア），
（イ）を起点とした固相エピタキシャル成長（ＳＰＥ）
を生じせしめ、図７に示すように、アモルファスシリコ
ン膜２００を単結晶化して、ｎ-型の単結晶層（ＳＰＥ
層）２１０を形成する。
によりアモルファスシリコン膜２００を堆積する。この
とき、ｎ型不純物をドープする。続いて、所定の熱処理
（アニール）を行うことにより、種結晶部（ア），
（イ）を起点とした固相エピタキシャル成長（ＳＰＥ）
を生じせしめ、図７に示すように、アモルファスシリコ
ン膜２００を単結晶化して、ｎ-型の単結晶層（ＳＰＥ
層）２１０を形成する。
【００４５】図６および図７に示す工程の実施にあたっ
ては、本願発明者が先に提案している、特願平６−１９
３６０４号に記載の技術を用いるのが望ましい。
ては、本願発明者が先に提案している、特願平６−１９
３６０４号に記載の技術を用いるのが望ましい。
【００４６】つまり、固相エピタキシャル成長（ＳＰ
Ｅ）を有効に生じさせるためには、半導体基板の表面に
おける自然酸化膜の生成を抑制しなければならず、通常
なら分子線エピタキシャル装置等の超高真空装置を使用
する必要がある。しかし、本願発明者は、先に、ＬＳＩ
の生産現場で使用されている減圧ＣＶＤ装置等を使用し
た、量産に適したＳＰＥによるＳＯＩ構造の形成方法を
提案しており（特願平６−１９３６０４号）、本実施の
形態では、この方法を使用する。
Ｅ）を有効に生じさせるためには、半導体基板の表面に
おける自然酸化膜の生成を抑制しなければならず、通常
なら分子線エピタキシャル装置等の超高真空装置を使用
する必要がある。しかし、本願発明者は、先に、ＬＳＩ
の生産現場で使用されている減圧ＣＶＤ装置等を使用し
た、量産に適したＳＰＥによるＳＯＩ構造の形成方法を
提案しており（特願平６−１９３６０４号）、本実施の
形態では、この方法を使用する。
【００４７】つまり、具体的には、図６の工程に先立
ち、まず、図５の状態のデバイスを希ＨＦ溶液に侵漬
し、基板表面の自然酸化膜を除去するのと同時に表面の
末結合手をＨ（水素）原子で終端して不活性とし、次
に、低温状態にある減圧ＣＶＤ装置の石英管に図５のデ
バイスを装填して昇温し、成膜温度に達成するまでの
間、シラン系ガス（例えば、ＳｉＨ4ガス）を流すこと
により石英管を実質的に数ｍＴｏｒｒの圧力にした雰囲
気下にし、アモルファスシリコンの成膜を行うまでの
間、種結晶部（ア），（イ）に自然酸化膜が再成長する
ことを防ぐ。
ち、まず、図５の状態のデバイスを希ＨＦ溶液に侵漬
し、基板表面の自然酸化膜を除去するのと同時に表面の
末結合手をＨ（水素）原子で終端して不活性とし、次
に、低温状態にある減圧ＣＶＤ装置の石英管に図５のデ
バイスを装填して昇温し、成膜温度に達成するまでの
間、シラン系ガス（例えば、ＳｉＨ4ガス）を流すこと
により石英管を実質的に数ｍＴｏｒｒの圧力にした雰囲
気下にし、アモルファスシリコンの成膜を行うまでの
間、種結晶部（ア），（イ）に自然酸化膜が再成長する
ことを防ぐ。
【００４８】そして、成膜温度に達した後に成膜用ガス
（例えば、Ｓｉ2Ｈ6）を導入して成膜を行って、図６に
示すように、アモルファスシリコン膜２００を形成し、
次に、６００℃程度で所定時間の熱処理を施すことによ
り、固相エピタキシャル成長を生じせしめ、図７に示す
ような単結晶層２１０を形成する。この方法は、アモル
ファス半導体膜の成膜に通常の減圧ＣＶＤ装置を使用で
きるために非常に低コストであり、量産性にも優れてい
る。
（例えば、Ｓｉ2Ｈ6）を導入して成膜を行って、図６に
示すように、アモルファスシリコン膜２００を形成し、
次に、６００℃程度で所定時間の熱処理を施すことによ
り、固相エピタキシャル成長を生じせしめ、図７に示す
ような単結晶層２１０を形成する。この方法は、アモル
ファス半導体膜の成膜に通常の減圧ＣＶＤ装置を使用で
きるために非常に低コストであり、量産性にも優れてい
る。
【００４９】（５）次に、図８に示すように、単結晶層
２１０をパターニングして、単結晶アイランド２２０，
２３０を形成する。
２１０をパターニングして、単結晶アイランド２２０，
２３０を形成する。
【００５０】（６）次に、図９に示すように、ゲート酸
化膜７０，８０と、ポリシリコンからなるゲート電極層
１３４，１４０を形成する。
化膜７０，８０と、ポリシリコンからなるゲート電極層
１３４，１４０を形成する。
【００５１】（７）次に、図１０に示すように、ゲート
電極層１３４，１４０をマスクにボロン（Ｂ）あるいは
ＢＦ2をイオン打ち込みし、所定の温度，所定の時間の
熱処理により不純物をドライブイン拡散させることによ
り、ｐ型層２２２ａ，２２２ｂ，２３２を形成する。
電極層１３４，１４０をマスクにボロン（Ｂ）あるいは
ＢＦ2をイオン打ち込みし、所定の温度，所定の時間の
熱処理により不純物をドライブイン拡散させることによ
り、ｐ型層２２２ａ，２２２ｂ，２３２を形成する。
【００５２】（８）次に、図１１に示すように、砒素
（Ａｓ）をイオン打ち込みし、その後、アニールにより
イオン打ち込みのダメージを回復させることにより、ｎ
+層２２４ａ，２２４ｂ，２３４ａ，２３４ｂを形成す
る。
（Ａｓ）をイオン打ち込みし、その後、アニールにより
イオン打ち込みのダメージを回復させることにより、ｎ
+層２２４ａ，２２４ｂ，２３４ａ，２３４ｂを形成す
る。
【００５３】（９）次に、図１２に示すように、絶縁膜
１７０をＣＶＤ法により形成する。その後、絶縁膜１７
０をパターニングし、アルミニュウム等からなる電極を
形成することにより、図１（ａ）のようなデバイスが完
成する。
１７０をＣＶＤ法により形成する。その後、絶縁膜１７
０をパターニングし、アルミニュウム等からなる電極を
形成することにより、図１（ａ）のようなデバイスが完
成する。
【００５４】（第２の実施の形態）図１３（ａ）に、本
発明の第２の実施の形態（パワーＭＯＳＦＥＴ）の構造
を示す。
発明の第２の実施の形態（パワーＭＯＳＦＥＴ）の構造
を示す。
【００５５】本実施の形態の特徴は、ＳＯＩ構造の横型
ＭＯＳＦＥＴの下（下地絶縁膜の下）に、ｐ型のシール
ド層４００を形成し、これを縦型ＭＯＳＦＥＴのソース
端子Ｓ１（グランドとなっている）に電気的に接続して
いることである。その他の構造は、図１（ａ）と同じで
ある。
ＭＯＳＦＥＴの下（下地絶縁膜の下）に、ｐ型のシール
ド層４００を形成し、これを縦型ＭＯＳＦＥＴのソース
端子Ｓ１（グランドとなっている）に電気的に接続して
いることである。その他の構造は、図１（ａ）と同じで
ある。
【００５６】このｐ型のシールド層４００は、図１のデ
バイスにおけるシールド電極６０と同様の働きをして、
横型ＭＯＳＦＥＴにおけるバックチャネル形成を防止し
たり、しきい値電圧の変動を抑制する。
バイスにおけるシールド電極６０と同様の働きをして、
横型ＭＯＳＦＥＴにおけるバックチャネル形成を防止し
たり、しきい値電圧の変動を抑制する。
【００５７】ここで、注目すべきは、ｐ型のシールド層
４００が、図１３（ｂ）に示される縦型ＭＯＳＦＥＴの
保護ダイオード５００を構成する層でもあるということ
である。保護ダイオード５００は縦型ＭＯＳＦＥＴのド
レイン・ソース間に並列に接続されており、縦型ＭＯＳ
ＦＥＴのドレイン（Ｄ１）に過電圧が印加されると、ブ
レークダウンして過渡電流をバイパスする働きをもつ。
４００が、図１３（ｂ）に示される縦型ＭＯＳＦＥＴの
保護ダイオード５００を構成する層でもあるということ
である。保護ダイオード５００は縦型ＭＯＳＦＥＴのド
レイン・ソース間に並列に接続されており、縦型ＭＯＳ
ＦＥＴのドレイン（Ｄ１）に過電圧が印加されると、ブ
レークダウンして過渡電流をバイパスする働きをもつ。
【００５８】通常、パワーＭＯＳＦＥＴは、基板の表面
に、基板と反対導電型の不純物層を形成し、例えば、そ
の不純物層をアノードとし、基板をカソードとする保護
ダイオード５００を内蔵して、パワーＭＯＳＦＥＴの破
壊を防止している。
に、基板と反対導電型の不純物層を形成し、例えば、そ
の不純物層をアノードとし、基板をカソードとする保護
ダイオード５００を内蔵して、パワーＭＯＳＦＥＴの破
壊を防止している。
【００５９】本実施の形態では、その保護ダイオードを
構成する不純物層を、ＳＯＩ構造の横型ＭＯＳＦＥＴが
構成される領域の、下地絶縁膜の直下にも形成すること
により、これをシールド層としても利用するものであ
る。これにより、特別な工程を付加することなく、シー
ルド層を形成できる。
構成する不純物層を、ＳＯＩ構造の横型ＭＯＳＦＥＴが
構成される領域の、下地絶縁膜の直下にも形成すること
により、これをシールド層としても利用するものであ
る。これにより、特別な工程を付加することなく、シー
ルド層を形成できる。
【００６０】図１３（ａ）の構造の製造方法は、図１
（ａ）の構造の製造方法（図３〜図１２）とほぼ同じで
ある。シールド層となるｐ型層４００は、図３に示す工
程の前に、半導体基板の表面にボロンを選択的に打ち込
み形成する。
（ａ）の構造の製造方法（図３〜図１２）とほぼ同じで
ある。シールド層となるｐ型層４００は、図３に示す工
程の前に、半導体基板の表面にボロンを選択的に打ち込
み形成する。
【００６１】以上説明したように、本発明によれば、縦
型パワーＭＯＳＦＥＴと制御回路用のＣＭＯＳ回路とを
共通の基板に混載することが可能となる。なお、パワー
ＭＯＳＦＥＴに代えて、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）を
搭載することも可能である。また、絶縁膜上に形成され
る単結晶層に形成されるのは、ＣＭＯＳに限らず、バイ
ポーラトランジスタでもよい。
型パワーＭＯＳＦＥＴと制御回路用のＣＭＯＳ回路とを
共通の基板に混載することが可能となる。なお、パワー
ＭＯＳＦＥＴに代えて、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）を
搭載することも可能である。また、絶縁膜上に形成され
る単結晶層に形成されるのは、ＣＭＯＳに限らず、バイ
ポーラトランジスタでもよい。
【００６２】
【図１】（ａ）は本発明の第１の実施の形態にかかる半
導体デバイス（縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴの
混載ＩＣ）の断面構造を示す図であり、（ｂ）は（ａ）
に示される縦型ＭＯＳＦＥＴの等価回路を示す図であ
る。
導体デバイス（縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴの
混載ＩＣ）の断面構造を示す図であり、（ｂ）は（ａ）
に示される縦型ＭＯＳＦＥＴの等価回路を示す図であ
る。
【図２】図１（ａ）に示されるダブルゲート型パワーＭ
ＯＳＦＥＴの特徴と動作を説明するための図である。
ＯＳＦＥＴの特徴と動作を説明するための図である。
【図３】図１（ａ）のデバイスの製造方法における、第
１の工程を示すデバイスの断面図である。
１の工程を示すデバイスの断面図である。
【図４】図１（ａ）のデバイスの製造方法における、第
２の工程を示すデバイスの断面図である。
２の工程を示すデバイスの断面図である。
【図５】図１（ａ）のデバイスの製造方法における、第
３の工程を示すデバイスの断面図である。
３の工程を示すデバイスの断面図である。
【図６】図１（ａ）のデバイスの製造方法における、第
４の工程を示すデバイスの断面図である。
４の工程を示すデバイスの断面図である。
【図７】図１（ａ）のデバイスの製造方法における、第
５の工程を示すデバイスの断面図である。
５の工程を示すデバイスの断面図である。
【図８】図１（ａ）のデバイスの製造方法における、第
６の工程を示すデバイスの断面図である。
６の工程を示すデバイスの断面図である。
【図９】図１（ａ）のデバイスの製造方法における、第
７の工程を示すデバイスの断面図である。
７の工程を示すデバイスの断面図である。
【図１０】図１（ａ）のデバイスの製造方法における、
第８の工程を示すデバイスの断面図である。
第８の工程を示すデバイスの断面図である。
【図１１】図１（ａ）のデバイスの製造方法における、
第９の工程を示すデバイスの断面図である。
第９の工程を示すデバイスの断面図である。
【図１２】図１（ａ）のデバイスの製造方法における、
第１０の工程を示すデバイスの断面図である。
第１０の工程を示すデバイスの断面図である。
【図１３】（ａ）は本発明の第２の実施の形態にかかる
半導体デバイスの断面構造を示す図であり、（ｂ）は
（ａ）に示される縦型ＭＯＳＦＥＴの等価回路を示す図
である。
半導体デバイスの断面構造を示す図であり、（ｂ）は
（ａ）に示される縦型ＭＯＳＦＥＴの等価回路を示す図
である。
【図１４】本発明のデバイスに搭載可能な縦型パワーデ
バイスの他の例を説明するための図である。
バイスの他の例を説明するための図である。
【図１５】図１（ａ）に示されるシールド電極がない場
合の問題点を説明するための図である。
合の問題点を説明するための図である。
１０ ドレイン（ｎ+）層 ２０ バッファ（ｎ-）層 ５０ａ，５０ｂ 第２ゲート電極（埋め込みゲート電
極） ６０ シールド電極層 ７０，８０ ゲート酸化膜 ９０ａ，９０ｂ ソース領域 １００ａ，１００ｂ チャネル領域 １１０ａ，１１０ｂ，１３０ｂ ソース電極 １２０ 第１ゲート電極 １３０，１６０ ドレイン電極 １３４ ポリシリコンゲート層 ２３４ａ，２３４ｂ ドレインおよびソース層
極） ６０ シールド電極層 ７０，８０ ゲート酸化膜 ９０ａ，９０ｂ ソース領域 １００ａ，１００ｂ チャネル領域 １１０ａ，１１０ｂ，１３０ｂ ソース電極 １２０ 第１ゲート電極 １３０，１６０ ドレイン電極 １３４ ポリシリコンゲート層 ２３４ａ，２３４ｂ ドレインおよびソース層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/06 ３１１Ｂ 27/06 29/78 ６１３Ａ 29/786
Claims (7)
- 【請求項１】 縦型の絶縁ゲート型トランジスタと横型
の絶縁ゲート型トランジスタとを混載した半導体装置で
あって、 前記縦型の絶縁ゲート型トランジスタは、半導体基板を
構成要素の一つとしており、 前記横型絶縁ゲート型トランジスタは、前記半導体基板
を覆う絶縁膜上に形成されたＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタであ
り、 前記横型絶縁ゲート型トランジスタの少なくともチャネ
ル領域の下には、前記半導体基板の電位による影響を遮
断するためのシールド手段が設けられていることを特徴
とする半導体装置。 - 【請求項２】 請求項１において、 前記シールド手段は、前記半導体基板を覆う絶縁膜中に
埋め込まれた、所定の電位の導体層からなることを特徴
とする半導体装置。 - 【請求項３】 請求項２において、 縦型の絶縁ゲート型トランジスタのゲート電極は前記半
導体基板を覆う絶縁膜中に埋め込まれており、かつ、前
記シールド手段を構成する前記導体層は、前記縦型の絶
縁ゲート型トランジスタの前記ゲート電極と同一の材料
により構成されることを特徴とする半導体装置。 - 【請求項４】 請求項１において、 前記シールド手段は、前記半導体基板の表面部分に形成
され、前記半導体基板の導電型とは反対の導電型を有
し、かつ所定電位の不純物領域からなることを特徴とす
る半導体装置。 - 【請求項５】 請求項４において、 前記シールド手段を構成する前記不純物領域は、前記縦
型の絶縁ゲート型トランジスタの保護ダイオードを構成
する領域を兼ねることを特徴とする半導体装置。 - 【請求項６】 請求項２記載の、縦型の絶縁ゲート型ト
ランジスタと横型の絶縁ゲート型トランジスタとを混載
した半導体装置の製造方法であって、 半導体基板上に、前記縦型の絶縁ゲート型トランジスタ
のゲート電極および前シールド手段を構成する前記導体
層とが埋め込まれている絶縁膜を形成する工程と、 半導体基板上の前記絶縁膜をパターニングして前記半導
体基板の表面の一部が露出する第１および第２の開口部
を形成する工程と、 前記絶縁膜および前記第１および第２の開口部の形成に
よって露出した前記半導体基板の表面の一部を覆うよう
にアモルファス半導体層を形成する工程と、 所定の熱処理により、前記露出した半導体基板の表面の
一部を種結晶とする固相エピタキシャル成長（Ｓｏｌｉ
ｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ，ＳＰＥ）を生じせし
め、前記アモルファス半導体層を単結晶化して単結晶層
する工程と前記第１の開口部の位置における前記露出し
た半導体基板の表面の一部を種結晶として得られた前記
単結晶層中に不純物領域を形成し、これにより、前記第
１の開口部の位置に存在する前記単結晶層が電流経路と
なる前記縦型の絶縁ゲート型トランジスタを形成する工
程と、 前記第２の開口部の位置における前記露出した半導体基
板の表面の一部を種結晶として得られた前記単結晶層に
不純物領域を形成し、これにより、前記シールド手段を
構成する前記導体層上にチャネル領域が存在する横型の
絶縁ゲート型トランジスタを形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項４記載の、縦型の絶縁ゲート型ト
ランジスタと横型の絶縁ゲート型トランジスタとを混載
した半導体装置の製造方法であって、 半導体基板の表面の一部に半導体基板の導電型とは反対
の導電型の不純物を導入し、前記シールド手段を構成す
る前記不純物領域を形成する工程と、 半導体基板上に絶縁膜を形成する工程と、 半導体基板上の前記絶縁膜をパターニングして前記半導
体基板の表面の一部が露出する第１および第２の開口部
を形成する工程と、 前記絶縁膜および前記第１および第２の開口部の形成に
よって露出した前記半導体基板の表面の一部を覆うよう
にアモルファス半導体層を形成する工程と、 所定の熱処理により、前記露出した半導体基板の表面の
一部を種結晶とする固相エピタキシャル成長（Ｓｏｌｉ
ｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ，ＳＰＥ）を生じせし
め、前記アモルファス半導体層を単結晶化して単結晶層
する工程と前記第１の開口部の位置における前記露出し
た半導体基板の表面の一部を種結晶として得られた前記
単結晶層中に不純物を選択的に導入して、前記第１の開
口部の位置に存在する前記単結晶層が電流経路となる前
記縦型の絶縁ゲート型トランジスタを形成する工程と、 前記第２の開口部の位置における前記露出した半導体基
板の表面の一部を種結晶として得られた前記単結晶層に
不純物を選択的に導入し、これにより、前記シールド手
段を構成する前記不純物領域上にチャネル領域が存在す
る横型の絶縁ゲート型トランジスタを形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15023096A JP3424146B2 (ja) | 1996-05-22 | 1996-05-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15023096A JP3424146B2 (ja) | 1996-05-22 | 1996-05-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312398A true JPH09312398A (ja) | 1997-12-02 |
| JP3424146B2 JP3424146B2 (ja) | 2003-07-07 |
Family
ID=15492399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15023096A Expired - Fee Related JP3424146B2 (ja) | 1996-05-22 | 1996-05-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3424146B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| US8053859B2 (en) | 2005-03-03 | 2011-11-08 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2019124771A (ja) * | 2018-01-15 | 2019-07-25 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1996
- 1996-05-22 JP JP15023096A patent/JP3424146B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| US8053859B2 (en) | 2005-03-03 | 2011-11-08 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2019124771A (ja) * | 2018-01-15 | 2019-07-25 | 株式会社ジャパンディスプレイ | 表示装置 |
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| Publication number | Publication date |
|---|---|
| JP3424146B2 (ja) | 2003-07-07 |
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