JP3338128B2

JP3338128B2 - 半導体装置

Info

Publication number: JP3338128B2
Application number: JP16242693A
Authority: JP
Inventors: 見信吉; 橋稔高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 2002-10-28
Anticipated expiration: 2017-10-28
Also published as: JPH0766411A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＳＯＩ構造を基板を使っ
た半導体装置の高性能化、詳しくは、絶縁膜上の単結晶
シリコン薄膜（以下、ＳＯＩ(Silicon-On-Insulator)）
に形成したＭＯＳ型トランジスタの高性能化技術に関す
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴをＳＯＩ膜上に形成する
と、浮遊容量の低減、耐放射線性に有効であることは良
く知られている。最近、特に、ＳＯＩ膜が全て空乏化す
る膜厚（典型的には１０００オングストローム程度）に
すると（以下、この構造を薄膜ＳＯＩ素子と呼ぶ）、
１）短チャネル効果の低減、２）キャリアの移動度の増
大、３）サブスレッショルド特性の向上、４）スイッチ
ング時の不安定性の低減など、高速・微細素子を実現す
る、数多くの利点を生ずることが報告されている(M.Yos
himi et al.,IEEE,vol.ED-36,no.3,p.493,1989、ほ
か）。

【０００３】しかし、これまでの薄膜ＳＯＩ素子におい
ては、ドレイン電圧の増大と共に、ドレイン電流が急激
に増大する、いわゆるドレイン破壊が起きやすいことが
知られており、実用上の大きな障害になっていた(M.Yos
himi et al.,IEEE,vol.ED-37,no.9,p.2015,1990 、ほ
か）。

【０００４】図１３はこの種半導体装置のｎ型ＭＯＳＦ
ＥＴの構成を示すものである。この図において、Ｂ０１
はシリコン基板であり、この基板Ｂ０１上にはＳｉＯ₂
からなる絶縁膜Ｂ０２を介してＳＯＩ膜Ｂ０３が形成さ
れている。このＳＯＩ膜Ｂ０３上には、ゲート酸化膜Ｂ
０４を介してゲート電極Ｂ０５が形成され、ＳＯＩ膜Ｂ
０３におけるゲート電極Ｂ０５の直下の領域はチャネル
形成領域Ｂ０６となる。このチャネル形成領域Ｂ０６の
各側にはｎ⁺型ソース拡散層領域Ｂ０７及びｎ⁺型ドレイ
ン拡散層領域Ｂ０８が形成されているものである。

【０００５】さて、ドレイン破壊電圧が低下する原因
は、ＳＯＩ膜Ｂ０３のチャネル形成領域Ｂ０６が電気的
に浮遊状態にあることである。チャネル形成領域Ｂ０６
が電気的に浮遊状態にあると、ドレイン電圧が高くなる
につれ、チャネルでエネルギを得た電子が、ドレイン拡
散層領域Ｂ０８付近でインパクトイオン化を起こし、そ
の結果発生した正孔がチャネル形成領域Ｂ０６に蓄積し
て、チャネルの電位を上昇させ、ソースから過剰の電子
が注入され、図１４に示すように過剰なドレイン電流が
流れることとなるのである。Ｂ０９はそのソース側へ蓄
積された正孔である。

【０００６】図１５は従来の最も代表的な対策を施した
ＭＯＳＦＥＴの構造を示すものである。この図におい
て、Ｃ０１はｎ型シリコン基板、Ｃ０２は絶縁膜、Ｃ０
３はＳＯＩ膜、Ｃ０４は素子分離酸化膜、Ｃ０５はゲー
ト酸化膜、Ｃ０６はゲート電極、Ｃ０７はゲートの層間
コンタクト、Ｃ０８はソース拡散層領域、Ｃ０９はドレ
イン拡散層領域、Ｃ１２はチャネル形成領域である。

【０００７】ＳＯＩ膜Ｃ０３にはチャネル形成領域Ｃ１
２に隣接してｐ⁺ 拡散層領域Ｃ１０が形成され、このｐ
⁺ 拡散層領域Ｃ１０には基板コンタクトと呼ばれる層間
コンタクトＣ１１が接続されている。

【０００８】このような構成により、ドレイン拡散層領
域Ｃ０９で発生した正孔をこのコンタクトＣ１１から吸
収し、チャネル形成領域Ｃ１２における電位を安定化さ
せようとするものである。

【０００９】この方法は、ＳＯＩが典型的に５０００オ
ングストロームより厚い、初期のＳＯＩ素子、もしく
は、ＳＯＳ(Silicon-On-Sapphire）構造では、確かに有
効な方法であった。即ち、ドレイン近傍で発生した正孔
は、厚いＳＯＩ膜の深い領域に形成される中心領域を通
って、基板コンタクトに効率的に収集され、その結果、
チャネル形成領域Ｃ１２に形成されたチャネル直下の膜
の電位は安定し、ドレイン破壊電圧が改善された。

【００１０】正孔吸収用のｐ⁺ 拡散層領域のレイアウト
は上記の例に限らず、図１６に示すような構造も考えら
れる。この図において、Ｄ０１はゲート電極、Ｄ０２は
ゲートコンタクト、Ｄ０３はｎ⁺ ソース拡散層領域、Ｄ
０４はｎ⁺ ドレイン拡散層領域であり、ここではゲート
電極Ｄ０１を境にしてソース側に正孔吸収用のｐ⁺ 拡散
層領域Ｄ０５が形成されている。

【００１１】

【発明が解決しようとする課題】しかし、本発明者らが
実験、もしくはシミュレーションで検討した結果、かか
る従来の改善法は、以下に述べる如く、薄膜ＳＯＩ構造
に関しては有効でなく、ドレイン破壊電圧は、基板コン
タクトを設けても実用領域において改善しないことを見
出だした。

【００１２】実験では膜厚５００オングストロームのＳ
ＯＩ膜に形成した、チャネル長０．５μｍの薄膜ＳＯＩ
素子の電流電圧特性を計測した。図１７はその結果を示
すもので、図中の実線は基板コンタクトを用いない通常
の構造、破線は基板コンタクトを用いた構造における電
流電圧特性である。

【００１３】この図に示すように、基板コンタクトを設
けた場合、ドレイン破壊電圧は、ゲート電圧がしきい値
電圧以上（図中ゲート電圧＝１Ｖ及び２Ｖ）では、ドレ
イン破壊電圧の改善は見られていないことがわかる。実
回路動作を考慮すると、重要なのは言うまでもなく後者
であり、従来の対策は、有効な改善をもたらしていない
ことが判明したものである。

【００１４】よって、薄膜ＳＯＩ素子構造は、微細・高
速動作の優れた長所があるものの、ドレイン破壊電圧が
低いという短所を持つこととなり、使用可能な電源電圧
の範囲が著しく制限され、その特徴を必ずしも引出せる
こととはならなかった。

【００１５】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは薄膜ＳＯ
Ｉ素子におけるドレイン破壊電圧の向上を図り、もって
同素子の使用可能な電源電圧範囲を拡大し、薄膜ＳＯＩ
素子の性能を最大限に引き出すことができるようにする
ことにある。

【００１６】

【課題を解決するための手段】本発明に係る半導体装置
は、半導体支持基板上に下地絶縁膜を介して半導体膜が
形成されたＳＯＩ構造の半導体基板と、前記半導体膜に
形成された第１導電型の高濃度不純物拡散領域からなる
ソース領域と、前記半導体膜に前記ソース領域から所定
距離を置いて形成された前記第１導電型の高濃度不純物
拡散領域からなるドレイン領域と、前記半導体膜の前記
ソース領域と前記ドレイン領域とに挟まれたチャネル形
成領域および前記半導体膜の前記チャネル形成領域外に
延びた延在部上にゲート絶縁膜を介して形成されたゲー
ト電極と、前記延在部と、この延在部に隣接形成された
第２導電型の正孔引抜き用高濃度不純物拡散領域とから
なり、前記第２導電型の不要キャリアを吸引するチャネ
ル引出し領域と、前記半導体支持基板内であって前記延
在部の直下に形成された前記第２導電型のポテンシャル
制御用高濃度不純物拡散領域と、前記ポテンシャル制御
用高濃度不純物拡散領域に定電位を供給するポテンシャ
ル制御用基板コンタクトとを備えたことを特徴とする。

【００１７】

【作用】まず、本発明の発明者は、図１５、１６に示し
た従来の対策において、基板コンタクトを設置している
にも拘らず、ドレイン破壊電圧に向上が見られない理由
を、３次元シミュレーションなどにより詳細に解析し
た。その結果、ゲート電圧の低い条件では、ドレインで
発生した正孔を効果的に吸収できるものの、ゲート電圧
が高い場合は、チャネルからの引出し部のポテンシャル
が、ゲート電極に引かれて上昇し、正孔に対するエネル
ギバリアが形成されるためであることが明らかになっ
た。図１５（ｃ）に、ゲート電圧（Ｖ_g）がしきい値
（Ｖ_TH）より低いときと高いときとの、チャネル形成領
域Ｃ12の正孔に対するポテンシャルを示す。ゲート電圧
が高いとき、ゲート電極Ｃ06の一部に対向するｐ⁺ 拡散
層領域Ｃ10のＳＯＩ膜において、正孔の拡散を妨げるバ
リアＥＢが形成されるのである。

【００１８】本発明の骨子は、正孔の拡散を妨げている
そのエネルギバリアを消滅、あるいは減少させることに
ある。

【００１９】そのために請求項１記載の半導体装置で
は、半導体支持基板から下地絶縁膜を介して正孔に対し
ポテンシャルを低下させるバイアスを印加するようにし
たものである。このバイアスは、延在部、すなわちトラ
ンジスタ動作に関与しない領域に限定して印加される。
もし、トランジスタ動作を行うチャネル形成領域に、こ
のバイアスが及ぶと、トランジスタのしきい値が変化
し、回路の正常動作を阻害するからである。

【００２０】図６は、本構造によるチャネル長０．５μ
ｍの素子の電流電圧特性を示す。ドレイン破壊電圧は、
ゲート電圧の高い領域においても１．５Ｖ以上は上昇し
ている。

【００２１】なお、ＳＯＩ構造において、基板の一部に
バイアスを印加し、ＳＯＩ膜のポテンシャルを変えるこ
とは、トランジスタのしきい値を変える方法として、既
に知られている。しかし、本発明は、バイアスの印加
を、チャネル引出し領域の一部とこれに対向するゲート
電極の一部に対してのみ行う点に新規性があり、バイア
ス印加の構成が、従来法と全く異なり、また、チャネル
形成領域からの引出し領域の一部とこれに対向するゲー
ト電極とのオーバラップ領域において、正孔のバリアが
形成されていることは、本発明の発明者が初めて見出だ
した知見であり、従来法から容易に予測できるものでは
ない。

【００２２】また、本発明を用いることにより、電流駆
動力の低下を防止することが可能となる。つまり、単純
にチャネル全体に渡り不純物濃度を高くする構造では、
不純物散乱の影響により電流駆動力が著しく減少し、薄
膜ＳＯＩ素子のメリットが消滅する。本発明では、ソー
ス近傍のチャネル部分のみ高濃度にするため、電流駆動
力の低下を防止することが可能となるわけである。

【００２３】図１２は、本構造によるチャネル長０．５
μｍ素子の電流電圧特性を示す。ドレイン破壊電圧は、
ゲート電圧が高い領域においても、１．５Ｖ以上は上昇
しており本発明による改善効果が確認できる。

【００２４】

【実施例】図１は本発明の一実施例に係るＭＯＳＦＥＴ
の構造を示すもので、同図（ａ）は平面図、同図（ｂ）
はＳ１−Ｓ１´線に沿う断面図、同図（ｃ）はＳＯＩ膜
１０３内での正孔に対するポテンシャル分布図である。

【００２５】この図において、１０１はシリコン支持基
板であり、この基板１０１上にはＳｉＯ₂からなる下地
絶縁膜１０２を介してＳＯＩ膜１０３が形成されてい
る。このＳＯＩ膜１０３は、その誘電率をε_Si、該半導
体膜のフェルミエネルギと真性フェルミエネルギとの差
をφ_F、電子電荷をｑ、前記半導体膜の不純物濃度をＮ
_SUBとしたとき、２［ε_Si・φ_F／ｑ・Ｎ_SUB］^1/2 よりも薄く形成される。このＳＯＩ膜１０３には素子分
離酸化膜１０４が絶縁膜１０２と繋がる深さまで形成さ
れている。ＳＯＩ膜１０３の素子分離酸化膜１０４によ
って囲まれる領域上にはゲート酸化膜１０５が形成さ
れ、このゲート酸化膜１０５上にはゲート電極１０６が
形成されている。ＳＯＩ膜１０３におけるゲート電極１
０６直下の領域はチャネル形成層１１４となるものであ
り、１０７はゲートコンタクト、１０８，１０９はＮ型
のソースドレイン領域である。

【００２６】ＳＯＩ膜１０３にはチャネル形成層１１４
のチャネル領域からの延在部、この延在部に隣接するｐ
⁺ 拡散領域１１０が形成されており、このｐ⁺ 拡散領域
１１０には基板コンタクトと呼ばれるコンタクト１１１
が接続されている。これらのチャネル形成層のチャネル
形成領域からの延在部およびｐ⁺ 拡散領域１１０は、ソ
ース・ドレイン間のチャネル領域端部直下の領域から不
要正孔を吸収するチャネル引出し領域をなす。基板１０
１の絶縁膜１０２との境界部分にはｐ⁺ 拡散領域１１２
が形成されている。このｐ⁺ 拡散領域１１２はｐ+ 拡散
領域１１０とチャネル形成層１１４のチャネル領域から
の延在部の直下領域まで延設されている。なおここで、
ｐ⁺ 拡散領域１１２はｐ⁺ 拡散領域１１０の下部にまで
重なるように延在していても構わない。また、ｐ⁺ 拡散
領域１１２は少なくともｐ⁺ 拡散領域１１０及びチャネ
ル形成層１１４の幅方向（ソース・ドレイン方向）全体
に渡って形成されることが好ましい。１１３はｐ⁺ 拡散
領域１１２の延長端に接続されたコンタクトである。

【００２７】以上のような構造において、電極１１３に
負の電圧を印加することにより正孔に対するポテンシャ
ルが低下し、図１（ｃ）に実線で示すようにエネルギバ
リアＥＢが消去され、チャネル形成層１１４内でインパ
クトイオン化により発生した正孔をｐ⁺ 拡散領域１１０
へ誘導することが可能となる。これにより、前述した図
６に示されるように、ドレイン電流の急上昇を招く電
圧、すなわちドレイン破壊電圧は従来に比べて上昇して
おり、その上昇値はゲート電圧の高い領域においても
１．５Ｖ以上となっている。

【００２８】なお、上記構造においてｐ⁺ 拡散領域１１
２は基板１０１と下地絶縁膜１０２との界面全体に渡っ
て形成されていても良く。これに負の電圧を印加すれば
良い。また、この場合ｎ⁺ 拡散領域であっても良い。ま
た、ｐチャネルの場合は上記した導電型の関係が逆にな
る。

【００２９】図２〜図５は図１に示す構造を得るための
プロセスを示すものである。

【００３０】まず、不純物濃度４×１０¹⁵ｃｍ^-3のＮ型
（１００）シリコン基板２００に、酸素イオンを、２０
０ｋＶの加速電圧、４×１０¹⁷ｃｍ^-2のドーズ量で打ち
込み、その後、１３５０℃で６時間アニールすることに
より、シリコン基板２００表面から０．３５μｍの深さ
に、厚さ８００オングストロームの埋込み酸化膜２０１
およびＳＯＩ膜２０２を形成する（図２）。

【００３１】そして、熱酸化とフッ化アンモニウムとに
よりそれぞれＳＯＩ膜２０２を酸化しエッチングするこ
とにより、基板２００表面に厚さ１０００オングストロ
ームのＳＯＩ膜１０３として形成する。この後、周知の
選択酸化法を用い、素子領域以外に、分離酸化膜１０４
を形成した。次に、全面にレジスト膜２０３を塗布し、
一部にＳＯＩ膜１０３表面を露出させる孔２０４を開設
し、ボロン（Ｂ）イオンを、加速を電圧１００ｋＶ、ド
ーズ量３×１０¹⁵ｃｍ^-2で、この孔２０４を通してＳＯ
Ｉ膜１０３及び下地絶縁膜１０２を貫通させて支持基板
１０１内へ注入することにより、支持基板１０１の一部
にｐ型領域１１２を形成する（図３）。

【００３２】次に、レジスト膜２０３を除去した後に、
ＳＯＩ膜１０３を熱酸化し、表面に厚さ１００オングス
トロームのゲート酸化膜１０５を形成する。次いで、厚
さ３０００オングストロームのポリシリコン膜をＣＶＤ
法により堆積し、リンドープし、周知のパターニング法
によりゲート電極１０６を形成する。その後、砒素を、
加速電圧４０ｋＶ、２×１０¹⁵ｃｍ^-2のドーズ量でイオ
ン注入し、９００℃、３０分のアニールにより、ソース
領域２０５及びドレイン領域２０６を形成する。この
際、ｐ⁺型領域１１０側のトランジスタにおいても、紙
面と垂直方向にｎ型のソース・ドレインが形成される。
ここで、イオン注入時には基板コンタクト部はレジスト
マスクで覆う。さらにこのレジストマスクを除去し、ソ
ース・ドレインを別のレジストマスクで覆って、基板コ
ンタクト部に、ボロンを４０ｋＶ、２×１０¹⁵ｃｍ^-2で
打ち込み、ｐ⁺型領域１１０を形成した（図４）。

【００３３】次に、ＣＶＤＳｉＯ₂膜（図示略）を堆積
し、コンタクト孔を開口し、アルミニウム配線１０６
ａ，１０８，１０９，１１１の形成、パッシベーション
膜の堆積を経て、本素子を完成させた。このとき、コン
タクト孔は、ソース・ドレインに達する孔と、シリコン
基板のｐ型拡散層に達する孔の２種類の深さのものを用
いることができる（図５）。

【００３４】図７は本発明に関連するＭＯＳＦＥＴの構
造を示すものである。この図において、７０１はゲート
電極、７０２はゲートコンタクトであり、ＳＯＩ膜にお
けるゲート電極７０１直下はチャネル形成領域７０７と
される。ＳＯＩ膜におけるチャネル形成領域７０７の各
側にはｎ型のソース領域７０３及びドレイン領域７０４
が形成されている。

【００３５】ＳＯＩ膜内には更に正孔を引抜く基板コン
タクトのために、チャネル形成領域７０７の延在部に隣
接してｐ⁺ 型拡散領域７０８が形成され、ｐ⁺ 型基板コ
ンタクト７０５に連結される。これらの延在部とｐ⁺ 型
拡散領域７０８はチャネル引き出し領域をなし、これら
の一部はゲート電極７０１とオーバラップしている。

【００３６】ＳＯＩ膜内においては、ゲート電極７０１
とチャネル引出し領域とがオーバラップする領域にｐ⁺
拡散領域７０６が形成されている。この拡散領域７０６
の導電型はチャネル領域の導電型と同じ導電型であれば
よく、チャネル領域がｎ型の場合にはｎ⁺ 型となるよう
にする。また、その濃度はチャネルの不純物濃度とソー
ス・ドレインの不純物濃度の間となるようにするとよ
い。

【００３７】このような構造により、拡散領域７０６が
ゲートバイアスによる変調を受けないで正孔に対して拡
散領域７０８への通路を提供することになり、もってチ
ャネル形成領域７０７に発生している正孔を拡散領域７
０８へ導くものとして機能するため、チャネル形成層７
０７内でインパクトイオン化により発生した正孔のｐ⁺
拡散領域７０８への誘導が果たせるととなる。特に、チ
ャネル領域に対し、拡散領域７０１６が一部重なるよう
にすると効果的である。前述したが図１２に示すように
ドレイン破壊電圧はゲート電圧の高い領域においても
１．５Ｖ以上は上昇している。

【００３８】なお、ここで、拡散領域７０８において、
正孔の通路を確保するため拡散領域７０８の幅方向（ソ
ース領域７０３とドレイン領域７０４を結ぶ方向）にお
いて、部分的に拡散領域７０６が存在するようにする。
特にソース側に編在せしめて設けるようにするとよい。

【００３９】図８〜１０は図７に示すＭＯＳＦＥＴの製
造プロセスを示すものである。

【００４０】まず、不純物濃度１×１０¹⁵cm^-3のｐ型１
００単結晶シリコン基板８００に、酸素イオンを例えば
加速電圧１５０ｋｅＶ、ドーズ量４×１０¹⁷ｃｍ^-2で打
ち込み、１３００℃、６時間のアニールで厚さ５００オ
ングストロームのＳｉＯ₂からなる絶縁膜８０２と厚さ
２０００オングストロームのＳＯＩ膜８０３を形成す
る。次に、ＳＯＩ膜８０３表面に図示しない酸化膜を例
えば２０００オングストロームの厚さで水素燃焼酸化法
で形成し、その後、フッ化アンモニウム水溶液で酸化膜
を除去する。この段階でＳＯＩ膜８０３表面の膜厚は１
０００オングストロームまで薄膜化される（図８）。

【００４１】次に、図示しないレジストをマスクに素子
活性領域とするＳＯＩ膜８０４をリアクティブイオンエ
ッチング法を用い形成する。その後、そのレジストは除
去する（図９）。

【００４２】しかる後に、図示しないレジストをマスク
に、ＳＯＩ膜８０４のチャネル形成領域としての予定領
域の一部にＢＦ₂イオンを加速電圧３０ｋｅＶ、ドーズ
量３×１０¹³ｃｍ^-2で注入することにより、ｐ⁺ 拡散領
域７０６を形成する。その後、このレジストは除去す
る。次いで、ゲート酸化膜（図示略）を膜厚１００オン
グストロームで形成し、引続きゲート電極となるリン拡
散型の多結晶シリコン膜を厚さ２０００オングストロー
ムに形成する（図１０）。

【００４３】そして、レジストをマスクとして、上記、
多結晶シリコン膜をパターニング下後、イオン注入法を
用い、Ｎ型不純物（砒素）のソース領域７０３とドレイ
ン領域７０４とを形成し、このレジストはその後除去す
る。しかる後、同様にレジストをマスクとして、イオン
注入法を用い、ｐ型不純物（ボロン）の基板電極領域７
０５を形成する。その後は、通常のＭＯＳトランジスタ
製造方法を用い、コンタクトホール、アルミニウム配線
を行い、ＭＯＳトランジスタを完成することとなる（図
７）。

【００４４】図１１は本発明に関連する半導体装置の構
成および主要製造工程を示すものであり、同図（ａ）は
平面図、同図（ｂ）はＳ３−Ｓ３′線に沿う断面図、同
図（ｃ）はＳ４−Ｓ４′線に沿う断面図である。なお、
本例では、ゲート電極を形成した後にｐ⁺ 拡散領域Ａ１
３を形成する工程が図８〜１０の場合とは逆の順番にな
っている。

【００４５】ここでは、ｐ⁺ 拡散領域Ａ１３は以下の通
り形成する。ゲート電極Ａ０５およびソース領域Ａ０
９、ドレイン領域Ａ０８を形成した後、レジスト膜Ａ１
１をマスクとしてゲート電極Ａ０５の垂直方向に対し
て、角度４５°で、ＢＦ₂イオンを加速電圧６０ｋｅ
Ｖ、ドーズ量１×１０¹⁴ｃｍ^-2で注入する。これによ
り、ｐ⁺ 拡散領域Ａ１３が形成されることとなる。

【００４６】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。例えばＳＯＩ膜に形成
するＭＯＳトランジスタはｎチャネルに限らずｐチャネ
ルであっても良い。ｐチャネルの場合はチャネル引出１
領域はｎ型とするこの場合は、チャネルに蓄積された不
要キャリア（電子）を引き抜くことができる。

【００４７】また、製造工程は仕様に応じて適宜変更可
能である。

【００４８】さらに、ソース領域と接触する高濃度不純
物拡散領域は、ゲート電極と垂直方向全体に渡り、存在
しても良い。また、この高濃度領域の深さ方向の濃度分
布のピークは、ＳＯＩ膜の表面より裏面に近いほうが好
ましい。

【００４９】

【発明の効果】以上説明したように本発明によれば、薄
膜ＳＯＩ素子構造において、高いドレイン破壊電圧を実
動作領域においても維持することができ、その結果、使
用可能な動作電圧の範囲を大幅に改善でき、薄膜ＳＯＩ
素子の高性能を引出すことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＳＯＩ構造基板上に
形成されたＭＯＳトランジスタの構成を示す平面図
（（ａ））、同Ｓ１−Ｓ１´線断面図、及びＳＯＩ膜内
での正孔に対するポテンシャル分布図。

【図２】図１に示すＭＯＳトランジスタの製造プロセス
の第１の工程における素子断面図。

【図３】図１に示すＭＯＳトランジスタの製造プロセス
の第２の工程における素子断面図。

【図４】図１に示すＭＯＳトランジスタの製造プロセス
の第３の工程における素子断面図。

【図５】図１に示すＭＯＳトランジスタの製造プロセス
の第４の工程における素子断面図。

【図６】図１に示すＭＯＳトランジスタのドレイン破壊
電圧特性を従来の素子のものと対比して示すデータ曲線
図。

【図７】本発明に関連する、ＳＯＩ構造基板上に形成さ
れたＭＯＳトランジスタの構成を示す平面図。

【図８】図７に示すＭＯＳトランジスタの製造プロセス
の第１の工程における素子断面図。

【図９】図７に示すＭＯＳトランジスタの製造プロセス
の第２の工程における平面図（（ａ））及びＳ２−Ｓ
２′線断面図（（ｂ））。

【図１０】図７に示すＭＯＳトランジスタの製造プロセ
スの第３の工程における平面図。

【図１１】本発明に関連する、ＳＯＩ構造基板上に形成
されたＭＯＳトランジスタの構成及び製造プロセスの主
要工程を示す平面図（（ａ））、同Ｓ３−Ｓ３′線断面
図、及び同Ｓ４−Ｓ４′線断面図。

【図１２】図７及び図１１に示すＭＯＳトランジスタの
ドレイン破壊電圧特性を従来の素子のものと対比して示
すデータ曲線図。

【図１３】従来の基板コンタクトを持たないＳＯＩ構造
基板上に形成されたＭＯＳトランジスタの構成を示す断
面図。

【図１４】図１３に示すＭＯＳトランジスタのドレイン
破壊電圧特性を示すデータ曲線図。

【図１５】従来の基板コンタクトを持つＳＯＩ構造基板
上に形成されたＭＯＳトランジスタの構成を示す平面図
（（ａ））、同Ｓ５−Ｓ５′線断面図、及びＳＯＩ膜内
での正孔に対するポテンシャル分布図。

【図１６】従来の基板コンタクトを持つＳＯＩ構造基板
上に形成されたＭＯＳトランジスタの別例の構成を示す
平面図。

【図１７】図１６に示すＭＯＳトランジスタのドレイン
破壊電圧特性を示すデータ曲線図。

【符号の説明】

１０１シリコン支持基板１０２下地絶縁膜１０３ＳＯＩ膜１０４素子分離酸化膜１０５ゲート酸化膜１０６ゲート電極１０７ゲートコンタクト１０８ソースコンタクト１０９ドレインコンタクト１１０正孔引抜き用ｐ⁺ 拡散領域１１１正孔引抜き用基板コンタクト１１２ポテンシャル制御用ｐ⁺ 拡散領域１１３ポテンシャル制御用基板コンタクト１１４チャネル形成領域ＥＢエネルギバリア７０１ゲート電極７０２ゲートコンタクト７０３ｎ⁺ ソース拡散領域７０４ｎ⁺ ドレイン拡散領域７０５基板コンタクト用ｐ⁺ 拡散領域７０６正孔誘導用ｐ⁺ 拡散領域７０７チャネルストッパ形成領域７０８正孔引抜き用ｐ⁺ 拡散領域Ａ０１シリコン支持基板Ａ０２下地絶縁膜Ａ０３ＳＯＩ膜Ａ０４ゲート酸化膜Ａ０５ゲート電極Ａ０６ゲートコンタクトＡ０７チャネル形成領域Ａ０８ｎ⁺ ドレイン拡散領域Ａ０９ｎ⁺ ソース拡散領域Ａ１０正孔引抜き用ｐ⁺ 拡散領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】半導体支持基板上に下地絶縁膜を介して半
導体膜が形成されたＳＯＩ構造の半導体基板と、前記半導体膜に形成された第１導電型の高濃度不純物拡
散領域からなるソース領域と、前記半導体膜に前記ソース領域から所定距離を置いて形
成された前記第１導電型の高濃度不純物拡散領域からな
るドレイン領域と、前記半導体膜の前記ソース領域と前記ドレイン領域とに
挟まれたチャネル形成領域および前記半導体膜の前記チ
ャネル形成領域外に延びた延在部上にゲート絶縁膜を介
して形成されたゲート電極と、前記延在部と、この延在部に隣接形成された第２導電型
の正孔引抜き用高濃度不純物拡散領域とからなり、前記
第２導電型の不要キャリアを吸引するチャネル引出し領
域と、前記半導体支持基板内であって前記延在部の直下に形成
された前記第２導電型のポテンシャル制御用高濃度不純
物拡散領域と、前記ポテンシャル制御用高濃度不純物拡散領域に定電位
を供給するポテンシャル制御用基板コンタクトとを備え
た半導体装置。
【請求項２】前記ポテンシャル制御用基板コンタクト
は、前記延在部のポテンシャルを制御することにより前
記チャネル形成領域に発生している前記第２導電型の不
要キャリアを前記チャネル引出し領域へ導くものである
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記半導体膜の誘電率をε_Si、該半導体膜
のフェルミエネルギと真性フェルミエネルギとの差をφ
_F、電子電荷をｑ、前記半導体膜の不純物濃度をＮ_SUB
としたとき、該半導体膜の厚さが２［ε_Si・φ_F／ｑ・Ｎ_SUB］^1/2 以下となるように形成されたことを特徴とする請求項２
に記載の半導体装置。