JP2002064206A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造パターンを変えず、素子を小型化し、性
能を維持する、低コストで製造可能とする。 【解決手段】 絶縁膜上１に半導体層２を形成し、この
半導体層２に任意数の半導体素子を形成した半導体装置
であって、前記半導体層は、前記半導体素子を形成する
ための素子領域３と、この素子領域３に対して一体に自
己整合的に形成された、この素子領域よりも薄い薄膜半
導体膜としての電位引き出し領域４ａ，４ｂと、を有す
ることを特徴とするものとして構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、例えば、絶縁膜上に形成した
半導体層に形成される半導体装置及びその製造方法に関
する。

【０００２】

【従来の技術】例えばＳＯＩ基板などを用いて、絶縁膜
上の半導体層にＭＯＳトランジスタやバイポーラトラン
ジスタからなる半導体装置が作られている。

【０００３】このような装置のうち、ソース・ドレイン
拡散層が埋め込み酸化膜まで達するような薄膜ＳＯＩ層
上に形成する薄膜ＳＯＩＭＯＳトランジスタでは、ソー
ス・ドレイン拡散層の寄生容量が低減できる。このた
め、従来のＢｕｌｋ（バルク）基板を用いる場合よりも
高速・低消費電力な回路が得られ、今後の注目される技
術となっている。特に、ゲート電極とソース・ドレイン
拡散層と埋め込み酸化膜とで囲まれたＳＯＩ層（ボディ
ー）が完全に空乏化せずに中性領域が残った、いわゆる
ＰＤ（Partially Depleted）型のＳＯＩＭＯＳトランジ
スタは、従来のＢｕｌｋ基板を用いるＭＯＳトランジス
タとほぼ同一のプロセスを用いて容易に形成できるた
め、基板を変えるだけで性能向上が見込まれ期待が大き
い。

【０００４】しかしながら、上記ＰＤ型ＳＯＩＭＯＳト
ランジスタでは、ボディー電位が固定されていないた
め、オン動作中にインパクトイオン化により発生したホ
ットキャリアのボディー中への蓄積や、ボディーのソー
ス・ドレインやゲートとの容量カップリングによって、
フローティング状態にあるボディー電位が動的に変化す
ることもある。このため、場合によっては、ソースとボ
ディーとドレインがそれぞれエミッタ、ベース、コレク
タとなってバイポーラ動作して大電流が流れたり、ゲー
ト電位でオフ動作状態にある場合であってもソースやド
レインの過渡的な電位変動によってソース・ドレイン間
にリーク電流が流れるなど、いわゆる基板浮遊効果によ
り回路によっては回路動作に支障を来たす危険が問題視
されている。このため、回路動作的に支障のある部分で
はボディーにしかるべき固定電位を与えることが必要と
なる。また、ボディーとゲートを短絡させたＤＴＭＯＳ
（参照：Assaderaghi. F., et al., “A Dynamic Thres
hold Voltage MOSFET(DTMOS)for Ultra-Low Voltage Op
eration”, IEEE IEDM 94 Tech. Dig., pp.809-812,199
4.）やボディーの電位をゲートとは別電位で動的に制御
したＢＣＳＯＩ ＭＯＳ（参照：T. Fuse, et al.,“A
0.5V 200MHz 1-Stage 32b ALU using a BodyBias Contr
olled SOI Pass-Gate Logic）など、ボディー電位を動
的に制御することによって、トランジスタの駆動能力や
カットオフ特性の向上を狙う試みも種々提案されてお
り、ボディー電位を動的に制御することも有力な技術と
成りえる。

【０００５】このように、今後、固定したあるいは動的
なボディー電位を与えるためのコンタクト（ボディーコ
ンタクト）が必要となると考えられる。図３７（ｂ）の
従来用いられているボディーをゲート幅方向に取り出し
たボディーコンタクト付ＳＯＩＭＯＳトランジスタの平
面パターン図を、（ａ）のボディーコンタクトＢＣをつ
けないボディーをフローティングとしたバルクＭＯＳト
ランジスタと比較して示す。図中、ＧＥはゲート電極、
Ｃはコンタクト、ＥＡは素子領域である。これらの図３
７（ａ）、（ｂ）から分かるように，ボディーコンタク
トＢＣを設けるためには、従来のＢｕｌｋ素子のシンプ
ルなパターンに対して、ゲート電極や素子領域のパター
ンを変更する必要があること、また、その分のパターン
面積が増大すること、さらに斜線Ａで示した領域に代表
される余分な寄生容量のため回路性能を落としてしまう
という問題があった。ここで、Ａ領域はＧＥとＥＡが重
なった領域であり、両者は薄いゲート絶縁膜を介して対
面するため、大きな寄生容量となる。特にゲート幅が小
さな回路では、この寄生容量の割合が相対的に増すた
め、性能を大きく劣化する要因となる。また、ボディー
を動的に制御する場合、あるいは固定電位であっても、
回路動作中、ホットキャリアや他のノードとのカップリ
ングにより動的に変化するボディー電位に起因して、ボ
ディーコンタクトとチャネル間をゲート幅方向に電流
（ボディー電流）が流れる。この時、ボディーのゲート
幅方向の抵抗（ボディー抵抗）やボディーと他のノード
間の容量が大きいと問題となる。すなわち、ボディ電位
を一定に固定したくてもボディー電流とボディー抵抗と
の積による電圧降下のためゲート幅方向にボディ電位が
変化してしまう。また、ボディー抵抗とボディーに寄生
する容量との積により、ボディー電位の伝播遅延が生じ
るため、ボディー電位を高速に動的に制御して使用する
には、ゲート幅をあまり大きくできないという制限があ
った。そして素子の微細化に伴ってボディー領域のゲー
ト長方向の断面積は小さくなるため、上記の問題は今後
の素子の微細化により益々顕著になるものと考えられ
る。

【０００６】以上のように、従来のボディーコンタクト
付ＳＯＩＭＯＳトランジスタでは、ボディー電位の引き
出しコンタクトを形成するために、Ｂｕｌｋ素子からの
パターンの変更が必要となること、ゲート電極や素子領
域の特別なパターンが必要となるため素子面積の増大
や、寄生容量の増大による性能劣化がゲート幅が小さく
なると特に問題となること、さらにゲート幅方向のボデ
ィー電位の分布やボディー電位の遅延時間により、所望
の動作が得られるゲート幅においても上限がある、とい
った問題があった。

【０００７】また、近年、携帯用通信機器への搭載を目
的としたアナログＬＳＩの開発が進められているが、待
ち受け受信時間や通話時間の長時間化を実現するため
に、トランジスタの低消費電力化が重要な課題として捉
えられている。

【０００８】このような観点の装置として、ＳＯＩ基板
上に、ＭＯＳトランジスタ及び横形のバイポーラトラン
ジスタを含むＢｉＣＭＯＳ型半導体装置を製造する場合
において、従来は、基板上にＳＴＩ素子分離（Shallow
trench isolation：STI)領域、及びＭＯＳトランジスタ
を形成した後、ＭＯＳトランジスタを酸化膜でカバー
し、横形バイポーラトランジスタを形成していた。しか
しながら、このような製造方法は、製造工程数の削減が
困難で、コストの引き下げは実際上非常にむづかしかっ
た。

【０００９】以下、図３８〜図４１に示すように、従来
技術を用いて形成されたＭＯＳトランジスタ、及びバイ
ポーラトランジスタの製造方法を説明する。

【００１０】まず、図３８（ａ）に示すように、シリコ
ン基板（図示せず）、埋め込み酸化膜４０１、単結晶層
からなるＳＯＩ基板上に、通常用いられるＳＴＩ（Shal
low-Trench-Isolation）素子分離法を用いて素子分離を
行い、表面を酸化膜４０５で覆われた素子領域４０３
と、酸化膜が埋め込まれた分離領域４０４を形成する。

【００１１】次に、図３８（ｂ）に示すように、リソグ
ラフィによるレジストパターニングを利用して、イオン
注入により、ＮＭＯＳチャネル領域４０６、ＰＭＯＳチ
ャネル領域（図示せず）、バイポーラトランジスタのコ
レクタ低濃度不純物領域４０７を形成する。さらに、表
面の酸化膜４０５をＨＦ系の溶液でエッチング除去した
後、ゲート酸化膜４０８を形成する。その後、ポリシリ
コンを堆積し、リソグラフィによるパターニングとＲＩ
Ｅ（Reactive-Ion-Etching）を用いて、ゲート電極４０
９を形成する。

【００１２】続いて、図３８（ｃ）に示すように、レジ
ストパターニングとイオン注入を用いて、ＮＭＯＳの低
濃度拡散層４１１、及びＰＭＯＳの低濃度拡散層（図示
せず）を形成する。さらにウェハー全面に窒化膜を堆積
した後、ＲＩＥを用いてゲート電極４０９に側壁４１２
を形成する。その後、レジストパターニングとイオン注
入を用いて、ＮＯＭＳの高濃度拡散層４１０及びＰＭＯ
Ｓの高濃度拡散層（図示せず）を形成する。

【００１３】次に、図３９（ａ）に示すように、ＬＰＣ
ＶＤ法を用いて、酸化膜４１３を堆積した後、レジスト
パターニングと、ＨＦ系の溶液によるウェットエッチン
グを用いて、バイポーラトランジスタ形成領域４１４の
コレクタ領域４０７の表面を露出させる。

【００１４】次に、図３９（ｂ）に示すように、ポリシ
リコン４１５を堆積した後、イオン注入を用いて、Ｐ型
にドープし、さらにＬＰＣＶＤ法を用いて、酸化膜４１
６、及び窒化膜４１７を堆積し、図に示すような形状に
加工する。その後、酸化膜４１８を堆積し、図に示すよ
うな形状に加工する。

【００１５】続いて、図３９（ｃ）に示すように、酸化
膜４１８及び窒化膜４１７をマスクとして、ポリシリコ
ン４１５及びコレクタ領域４０７をエッチング除去し、
バイポーラトランジスタの素子分離を行う。

【００１６】その後、図４０（ａ）に示すように、酸化
膜４１８に覆われていない窒化膜４１７、及び酸化膜４
１６をエッチング除去した後、シリコンエッチングを行
い、露出されたＰ型ポリシリコン４１５及びさらにコレ
クタ領域４０７の表面を７００Ａ程度除去する。

【００１７】続いて、図４０（ｂ）に示すように、所定
のリソグラフィによるレジストパターニング、及びイオ
ン注入を用いてＰ型のベース領域４１９を形成する。

【００１８】続いて、図４０（ｃ）に示すように、ＬＰ
ＣＶＤ法を用いて窒化膜を堆積させた後、ＲＩＥ法を用
いてベース電極に側壁４２０を形成する。さらにリソグ
ラフィによるレジストパターニングとイオン注入を用い
て、Ｎ型のエミッタ拡散層４２１を形成する。

【００１９】次に図４１（ａ）に示すように、リソグラ
フィーによるパターニングとイオン注入を用いてＮ型の
コレクタ拡散層４２２を形成する。

【００２０】次に、図４１（ｂ）に示すように、全面に
層間絶縁膜４２３を堆積させた後、各電極へのコンタク
ト孔を開口し、Ｗ等の金属４２４を埋め込んだ後、Ａｌ
等の金属配線４２５を形成する。

【００２１】本方法を用いて製造した半導体装置におい
ては、ＳＯＩ基板上にＢｉＣＭＯＳ回路を形成すること
が可能となり、ＬＳＩの低消費電力化への寄与は大きい
が、次のような問題点があった。

【００２２】すなわち、ＭＯＳトランジスタを形成して
から、さらにバイポーラトランジスタの形成を行うた
め、工程数が多くなり、製造コストを上昇させていた。
また、図４０（ａ）に示されているように、ベース電極
のエッチングをシリコンの途中でストップすることが必
要になるため、高度なエッチング制御性が求められ、エ
ッチングバラツキによる素子特性の変動を招きやすかっ
た。

【００２３】さらに、異なる観点からの従来技術を述べ
れば、以下の通りである。

【００２４】上述のように、近年、ＳＯＩ基板技術の進
歩により、厚さ数１０ｎｍ〜数１００ｎｍ程度の薄膜Ｓ
ＯＩ層にＭＯＳトランジスタを集積したディジタル回路
の開発が活発化してきている。この理由は、ＭＯＳトラ
ンジスタを薄膜ＳＯＩ層上に形成することで、そのソー
ス・ドレイン拡散層がＳＯＩ層下の埋め込み絶縁膜まで
達する形となるため、ソース・ドレインの接合面積を削
減でき、これによりソース・ドレインの寄生容量が減
り、同様のサイズのＭＯＳトランジスタを通常のＢｕｌ
ｋ基板上に形成して構成した回路に対して、数１０％以
上の高速化や低消費電力が可能となるメリットがあるた
めである。

【００２５】一方、近年、携帯情報機器などの発達によ
り、ＲＦ（Radio Frequency）信号を扱うアナログ回路
の高速化、低消費電力化、さらには、アナログ回路とデ
ィジタル回路とを１チップ化することによる低コスト化
等の要求が飛躍的に増している。アナログ回路では、主
にバイポーラトランジスタが使われている。このような
アナログ回路には、周波数帯の上昇に対応した高速性
と、携帯機器のバッテリー動作による寿命の延命化のた
めの低消費電力性とを備えることが要求され、かつＭＯ
Ｓトランジスタとの１チップ化に適した低コストな製造
プロセスで製造できることが要求される。

【００２６】以上より、今後、薄膜ＳＯＩ層上にＭＯＳ
トランジスタのみならずバイポーラトランジスタも集積
させたＬＳＩチップの重要性が高まり、さらにそのよう
なＬＳＩチップを低コストで製造するためのＢｉＣＭＯ
Ｓプロセスの確立が望まれている。

【００２７】なお、このような薄膜ＳＯＩ基板上に形成
するバイポーラトランジスタとしては、エミッタ・コレ
クタ・ベースを横方向へ形成したいわゆるＳＯＩラテラ
ルバイポーラトランジスタが提案されており、本発明者
等も１９９９年のＢＣＴＭ（BIPOLAR/BiCMOS CIRCUITS
AND TECHNOLOGY MEETING）で提案した。本トランジスタ
は、ベース電位を与えるための外部ベース領域を真性ベ
ース直上に設置することで、ベース抵抗を低減すると共
に、これにより、ｆｍａｘやＮＦ（Noise Figurre）の
向上を可能としたものである。

【００２８】さらに、別の観点からの従来技術を述べ
る。

【００２９】ＭＯＳトランジスタを用いたロジック回路
などの集積回路は、より高集積化と高性能化を図るため
世代毎にトランジスタの微細化が成されている。トラン
ジスタの寸法を微細化し、かつ高性能化する際には、酸
化膜厚、ソース・ドレイン拡散層深さを薄くし、基板不
純物濃度を上げ、しきい値、ドレインやゲート電圧を低
くするというスケーリング則に則った素子デザインが必
要となる。しかしながら、ＭＯＳダイナミックランダム
アクセスメモリ（以下ＤＲＡＭと略す）として用いられ
るセルトランジスタでは、スケーリング則に則った素子
設計が困難で、結果的に低電圧化による高速化や低消費
電力化が出来なかった。これは、トランジスタの微細化
を行っても、トランジスタのサブスレッショルド係数の
低減が行われないこと、また、キャパシタに蓄える電荷
量の増大も困難であることに依っていた。すなわち、ス
ケーリング則に依ってトランジスタのしきい値を下げる
場合に、前記のようにトランジスタを微細化してもサブ
スレッショルド係数は改善されないため、しきい値を下
げるとトランジスタのオフ時のリーク電流は増大してし
まう。ＤＲＡＭのセルトランジスタでのリーク電流の増
大はキャパシタに蓄えた電荷量（データ）が、オフ状態
のセルトランジスタを介して抜けていくことを意味する
ため、キャパシタの電荷量自体の増大も困難な実状で
は、データの保持特性に支障をきたすことに繋がる。こ
のような理由により、従来のＤＲＡＭでは、十分な保持
特性を得るために、リーク電流を十分抑制できるレベル
までしきい値を高めに設定する必要があった。また、キ
ャパシタに蓄えるもともとの電荷量を確保するために、
キャパシタへの書き込み電圧も低減できない。さらに
は、これら高めのしきい値状態で高い書き込み電圧を実
現するためには、セルトランジスタのゲート電圧も高く
設計する必要があり、これによっても低電圧化が困難で
あった。

【００３０】また、ロジック回路に用いられるトランジ
スタにおいては、スケーリング則によって、しきい値を
低下させてきていたるため、オフ時のリーク電流による
消費電力の増加が無視できないレベルになってきてい
る。このための対策として、動作時と待機時とでしきい
値を変化させることで、動作時のしきい値は低めにして
電流駆動能力を上げ、待機時には逆に高めに設定してリ
ーク電流を抑制する方法が試みられている。これは、以
下の文献に記載されている。例えば、(DTMOS (Assadera
ghi F., et al., "A Dynamic Rhreshold Voltage MOSFE
T(DTMOS) for Ultra-Low Voltage Operation", IEEE IE
DM 94 Tech. Dig., pp.809-812, 1994.)や、ボディーで
の電位を動的に制御したBCSOI MOS (T.Fuse, et,al., "
A 0.5V 200MHz 1-Stage 32b ALU using a Body Bias Co
ntrolled SOI Pass-Gate Logic)などである。しきい値
を変化させる方法は、トランジスタのしきい値が基板の
電位によって変化する効果（基板バイアス効果）を利用
したものである。さらに、シリコン基板上の回路ではウ
エル電位を用いて、ＳＯＩ基板上の回路では、ボディへ
の電位をトランジスタ毎に分離して与える構造にするこ
とで、トランジスタ毎に変化させることが可能である。

【００３１】しかしながら、ＤＲＡＭのメモリセルで
は、ワード線単位で複数のメモリセルが動作する構成に
なっているため、基板バイアス効果を使った手法を適用
するにあたっては、ワード線に接続された複数のメモリ
セル毎に基板のバイアスを制御し、さらには、数ｎ秒と
いうＤＲＡＭの高速動作に対応したスピードでそれらを
制御する必要が生じる。このような観点から、基板の電
位を、ワード線方向には低抵抗で接続し、ビット線方向
にはそれぞれ分離した構造が望まれるが、従来のＢｕｌ
ｋ素子ではウエル分離を行なう必要からセル面積の大幅
な上昇がおこり、また、従来の薄膜ＳＯＩ素子では素子
の微細化に伴ってボディ領域のワード線方向断面積も微
細化されるため、ワード線方向に低抵抗にボディ間を接
続することは困難であった。

【００３２】集積回路の高集積化に伴って、配線の層数
は世代毎に増大していき、近い将来１０層もの配線を用
いることが予想される。これは、開発の効率、製造期間
の短縮化、顧客ニーズの変化に向けた対応という意味で
大きな妨げである。実際、たとえばボディ電位の与え方
や論理回路の構成を決めるいわゆるローカル配線は下層
配線を用いているため、従来の多層配線を積み上げてい
く方法では、開発や顧客ニーズにあった仕様や論理など
の変更のためには、最下層に戻ってのサンプル作製から
の対応になってしまっていた。

【００３３】

【発明が解決しようとする課題】上述のように、従来の
ボディーコンタクト付ＳＯＩＭＯＳトランジスタには、
パターンの変更の必要性、素子面積の増大、性能劣化等
の問題があった。さらに、ＳＯＩ基板上に形成するＢｉ
ＣＭＯＳ型半導体装置においては、製造工程数を減少し
得ないという問題があった。

【００３４】さらに、上述のように、薄膜ＳＯＩ層上に
ＭＯＳトランジスタとバイポーラトランジスタを集積さ
せたＬＳＩチップを低コストで製造するためのＢｉＣＭ
ＯＳプロセスの確立が望まれている。

【００３５】さらに、先に述べたように、基板バイアス
効果を使った高速な動的なしきい値制御をＤＲＡＭに適
用する上で、セル面積の大幅な増大が無く、ワード線方
向に複数接続されたセルごとに高速な基板電位の制御が
可能な素子構造の実現が望まれていた。また、多層配線
からなる集積回路チップ製造において、より開発や顧客
ニーズへの対応を短期間で行なう手法が望まれていた。

【００３６】本発明は、このような点に鑑みてなされた
もので、その目的は、パターンの変更なしに且つ小型化
できる半導体装置を高性能のものとして提供することに
ある。

【００３７】

【課題を解決するための手段】本発明は、絶縁膜上に半
導体膜を形成し、この半導体膜に任意数の半導体素子を
形成した半導体装置であって、前記半導体膜は、前記半
導体素子を形成するための素子領域と、この素子領域に
対して一体に自己整合的に形成された、この素子領域よ
りも薄い薄膜半導体膜としての電位引き出し領域と、を
有することを特徴とするものとして構成される。

【００３８】さらに、本発明は、絶縁膜上に半導体膜を
形成し、この半導体をアレイ状に互いに独立な複数の島
状の半導体膜となし、これらの島状半導体膜にそれぞれ
半導体素子を形成し、前記島状半導体膜のそれぞれに対
して、前記絶縁膜をエッチングしてコンタクトを形成し
たことを特徴とするものとして構成される。

【００３９】さらに、本発明は、絶縁膜上の半導体膜
を、１つの半導体素子を作るための中央の素子領域膜と
して残し、電位引き出し領域としてその周囲の部分を厚
さの途中までエッチングする工程と、これらの全面に堆
積した膜を異方性エッチングにより、前記電位引き出し
領域上にこれよりも幅狭のものとして、且つ前記素子領
域の側壁にマスクとして残す工程と、前記半導体層にお
ける前記プレ電位引き出し領域を前記マスクを用いては
み出した部分をエッチングして、電位引き出し領域を形
成することを特徴とするものとして構成される。

【００４０】さらに、本発明は、半導体基板と、前記半
導体基板上に形成されたＭＯＳトランジスタと、前記Ｍ
ＯＳトランジスタのゲート電極材を、前記半導体基板上
に、直接あるいは他の導電体を介して、外部ベース電極
として用いたラテラルバイポーラトランジスタと、を備
えるものとして構成される。

【００４１】さらに、本発明は、絶縁膜上に形成された
半導体層と、前記半導体層中に形成され、前記半導体層
の表面には達しない拡散層と、前記半導体層の選択的エ
ッチングにより形成され、前記拡散層に達する、掘り込
み領域と、を備えるものとして構成される。

【００４２】さらに、本発明は、埋め込み絶縁膜を有す
るＳＯＩ基板上に、ポリシリコン及び窒化膜からなるダ
ミーゲートを形成する工程と、前記ダミーゲートをマス
クとしてＭＯＳ型トランジスタのソース、及びドレイン
不純物領域を形成する工程と、前記ダミーゲートをマス
クとして横型バイポーラトランジスタのベース不純物領
域及びエミッタ不純物領域を形成する工程と、全面に酸
化膜を堆積し研磨処理を行うことにより、前記ダミーゲ
ートを構成する窒化膜の表面を露出させる工程と、バイ
ポーラトランジスタ領域内のダミーゲートをエッチング
除去し、その開口部にベース引き出し電極となる単結晶
シリコンを成長させる工程と、ＭＯＳトランジスタ領域
内のダミーゲートをエッチング除去し、その開口部にゲ
ート絶縁膜を形成する工程と、バイポーラトランジスタ
上の前記ゲート絶縁膜を除去する工程と、全面に金属を
堆積し研磨処理を行うことにより、前記ダミーゲートに
より形成された溝部にのみ金属を配置する工程、とを含
むものとして構成される。

【００４３】さらに本発明は、ワード線方向及びビット
線方向にアレイ状に配置された複数のメモリセルを有
し、前記各メモリセルは、絶縁膜上に形成した半導体層
から得たアレイ状に並んだ上部が島状の半導体に形成し
たトランジスタとキャパシタを少なくとも有し、前記上
部が島状の半導体のうち前記ワード線方向に並んだもの
が、その底部においてはお互いに接続されている、もの
として構成される。

【００４４】さらに、本発明は、ワード線方向及びビッ
ト線方向にアレイ状に配置された複数のメモリセルを有
し、前記各メモリセルは、絶縁膜上に形成した半導体層
から得たアレイ状に並んだ島状の半導体に形成したトラ
ンジスタとキャパシタを少なくとも有し、前記島状の半
導体のうち前記ワード線方向に並んだものが、その底部
において導電体によって互いに電気的に接続されている
ものとして構成される。

【００４５】

【発明の実施の形態】（１）実施例１ 図１（ａ）、（ｂ）、（ｃ）は、本発明の実施例による
ボディーコンタクト付ＳＯＩＭＯＳトランジスタの平面
パターン図とそのＡ−Ａ′とＢ−Ｂ′の線に沿った断面
図である。高濃度、低濃度ソース・ドレイン拡散層４Ｓ
Ｄ１、４ＳＤ２が埋め込み絶縁膜１まで達しない厚めの
膜厚のＳｉ層２上にＢｕｌｋと同様の素子を形成したも
ので、特徴としては、素子領域３に自己整合的にこの素
子領域３よりも薄いＳｉ層からなるボディー電位引き出
し領域６が形成されていることである。即ち、特に、図
１（ｂ）からわかるように、４ｂｏｄｙが高濃度のボデ
ィー拡散層を示しており、好ましくはここの電位を素子
領域の周囲のボディ電位引き出し領域６へ取り出すため
に、後でも述べるが、この下側にボディと同じ導電型の
拡散層４ｂ及びそのまわりの拡散層４ａを形成してお
り、これらにより上記ボディー電位引き出し領域６とボ
ディ領域とが低抵抗で接続されている。この拡散層４ａ
は、特に、図２（ｂ）、（ｃ）からわかるように、平面
的には、ほぼ枠状をしたものである。この図１の装置
は、平面パターン的には、従来のＢｕｌｋ素子と全く同
じであっても、素子領域３に沿って設けられたボディー
電位取り出し領域６により、素子の周囲のどこからでも
ボディーコンタクトが形成できるようになっている。例
えば図示したようにゲート長方向に沿って素子領域３の
両側にボディーコンタクトを形成することで、ゲート幅
に制限なく低抵抗なボディー抵抗をもった素子が実現で
きる。本構造ではソース・ドレイン拡散層４ＳＤ１，４
ＳＤ２とボディ引き出しのための拡散層４ａ，４ｂとの
間に寄生容量が伴ってくるが、素子の微細化により、こ
の大きさは小さくなるし、必要に応じて、Ｓｉ層２の膜
厚を十分に厚くすることで、ソース・ドレインとボディ
ー引出しのための拡散層４ａ、４ｂとの間の距離を保つ
とともに、さらに低濃度層として空乏層を十分に形成す
るなどすることで、ボディーとソース・ドレインとの寄
生容量を低減できる。従って、固定電位は勿論、ボディ
ー電位を高速に動的に制御する場合も、安定な素子動作
が維持できる。

【００４６】図２〜図６を用いて図示した本実施例の装
置の製造方法を説明する。

【００４７】まず、図２からわかるように、素子領域３
を覆うようにパターニングしたマスク材３ｍａｓｋをマ
スクとして、Ｓｉ層２をＲＩＥ（Reactive Ion Etchin
g）でエッチングする。このとき、プリ電位引き出し領
域として底にＳｉ層２が残るようにエッチングを途中で
止めるようにする。また、エッチングにより残ったＳｉ
層には、ボディーコンタクト抵抗を低減させるため、イ
オン注入などを用いてボディーと同じ導電型の不純物を
高濃度にドーピングし、拡散層４ａを形成する。

【００４８】次に、図３からわかるように、全面にシリ
コン酸化膜などの絶縁膜を堆積し、これをＲＩＥエッチ
ングすることで、素子領域３の側壁に選択的に側壁絶縁
膜５を残す。ここで、後工程で形成する接合リーク特性
を良好にするためには、素子領域３側面のエッチングダ
メージを充分除去することが重要となり、従って、側壁
絶縁膜５形成に先立ってアニールなどの処理が必要と成
り得る。一方、側壁絶縁膜５を形成するときにはマスク
材３ｍａｓｋと側壁絶縁膜５によって素子領域３の上側
面は守られるため、入念な処理は不要となる。逆に、こ
こではダメージ層を拡散層４ａ部上に残すことで、重金
属汚染不純物などのゲタリングサイトとして機能させる
ことが有効と成り得る。また、拡散層４ａは、側壁絶縁
膜５の形成後に形成するか、あるいは前後に形成しても
構わない。

【００４９】次に、図４からわかるように、素子領域３
上のマスク材３ｍａｓｋと側壁絶縁膜５をマスクとして
露出した薄いＳｉ層（特に、拡散層４ａ）をエッチング
し、このＳｉ層を埋め込み絶縁膜２まで完全にエッチン
グする。

【００５０】次に、図５からわかるように、従来のＳＴ
Ｉ（Shallow Trench Isolation）法と同様に、厚い絶縁
膜７を堆積し、ＣＭＰ（Chemical Mechanical Polishin
g）プロセスなどによって凹部への埋め込み状態とし、
この後マスク材３ｍａｓｋを除去する。これにより、素
子分離が完成する。このように、従来のＳＴＩ分離プロ
セスに対して、Ｓｉ層を一旦途中まででエッチングを止
める工程と、側壁絶縁膜を形成して残った部分をエッチ
ングする工程とを加えるだけで、リソグラフィー工程の
追加無しに、素子領域３に自己整合的に形成されたボデ
ィー電位引き出し領域６が容易に形成できる。

【００５１】この後は、図６からわかるように、従来の
素子形成方法に準じて、ボディー４ｂｏｄｙを低抵抗に
する拡散層４ｂや所望のチャネル不純物プロファィルを
形成するためのドーピングをイオン注入などを用いて行
い、さらにゲート絶縁膜８とゲート電極９を形成し、低
濃度ソース・ドレイン拡散層４ＳＤ１、ゲート側壁絶縁
膜１０、高濃度ソース・ドレイン拡散層４ＳＤ２を形成
する。その後、図１に示すように、所望の層間絶縁膜１
１、コンタクト１２、配線１３を形成して図１のような
第１の実施例によるボディー制御ＭＯＳトランジスタが
完成する。図１（ｂ）のボディー拡散層４ｂｏｄｙのよ
うに、長円で囲んだ部分は不純物濃度の高い部分を示し
ている。なお、平面パターン図としての図１（ａ）、図
６（ａ）においてはゲート側壁絶縁膜１０の図示は省略
している。以下のこれと同様の平面パターン図において
もこれと同様にいわゆる側壁の図示を省略している。

【００５２】（２）実施例２ 図７（ａ）、（ｂ）、（ｃ）には、本発明の第２実施例
としてのＤＴＭＯＳの平面パターン図とそのＡ−Ａ′と
Ｂ−Ｂ′線に沿った断面図を示している。

【００５３】この第２実施例が第１実施例と異なるとこ
ろの１つは、コンタクト１２′にある。即ち、特に図７
（ｃ）からわかるように、ゲート電極９とボディー電位
引出し領域６の両方に接続するコンタクト１２′を設け
ている。これにより、素子全体のコンパクト化が可能と
なる。また、本発明の素子構造では、素子領域のパター
ンを変えることなく、素子のいかなる方向からも自由に
ボディへのコンタクトを設けることが可能であり、か
つ、ボディコンタクトの形成にあたって寄生容量が伴わ
ないことから、ゲート電極の片側だけでなく、本図のよ
うに両側からボディコンタクトを形成することで、素子
面積および寄生容量の増大なしに、ボディ抵抗の低減や
ゲート幅の増大を図ることができる。ここで、本実施例
のＤＴＭＯＳにあたっては、ゲートとボディへのコンタ
クトを１つにしてしまうことで最もコンパクトな場合の
例を示したが、本実施例に示したコンタクトの取り方に
限定されるものではない。ゲートへのコンタクトとボデ
ィへのコンタクトを所望の場所に分けて形成し、配線を
もって両者を接続することでも構わないことは言うまで
もない。この素子の製造方法は、第１の実施例の場合と
特に変わるところはない。

【００５４】図７の実施例において、図１〜図６の実施
例１と同一の符号を付した部分は、同一の部材を示す。
以下、これと同様に、各図において、同一の符号は同一
の部材に付している。

【００５５】（３）実施例３ 図８、図９には、本発明の第３の実施例を示す。この例
は、ボディー電位を共通に制御するＭＯＳトランジスタ
群と、単独に制御するＭＯＳトランジスタ（この場合は
ＤＴＭＯＳ）と、を同一基板上に形成した例を示す。こ
の例も、これまでの実施例と同様の製造方法で実現でき
る。

【００５６】この実施例の特徴は以下の通りである。即
ち、ボディー電位を共通にしたいＭＯＳトランジスタの
素子間距離αを側壁絶縁膜５の膜厚の２倍以下に近づ
け、かつ、それらとボディー電位を別にしたいＤＴＭＯ
Ｓとの素子間距離βを側壁絶縁膜５の膜厚の２倍より長
くしている。これにより、図９の素子分離形成後を示す
図からわかるように、素子間距離が近い（素子間距離
α）素子同士はボディー引出し領域同士がつながり１つ
の領域６ａとなっており、遠い場合（素子間距離β）は
この領域６ａはもう１つの領域６ｂから切り離されると
いうように、素子間距離の設定によって容易にボディー
引き出し領域間を接続させたり、切り離したりというよ
うに制御することが可能となる。これにより、種々の回
路や素子に応じて最適なボディー電位の制御方法を細や
かに変更することが可能となり、今後のＳＯＣ（System
On Silicon）のような種々の回路を混成させ、別々の
ボディー電位制御方法を用いたいチップには非常に重要
な技術となる。

【００５７】すなわち、従来のボディコンタクトの形成
方法であると、例えば回路面積を出来るだけ小さくする
ために、各素子のボディコンタクトをどのようなレイア
ウトパターンで形成するかなどを考慮する必要があり、
またそのときに、各場合の寄生容量の増大やプロセス、
デバイス構造の変化などを考慮する必要もあった。しか
しながら、本素子を用いれば、ボディコンタクトを形成
するにあたってパターン的な制約条件がないため、設計
者は、単に各素子のボディ電位をとる場合に、それらを
単独にとりたいか、共通にしてまとめて取りたいかのみ
を判断し、それに基づいて素子間距離のみを調節するだ
けで良いため、レイアウト効率の向上が非常に容易とな
る。

【００５８】さらに言えば、本素子はボディコンタクト
を素子の周囲のどこにでも自由に形成することが可能で
あることの特徴を生かして、素子領域レイアウトとして
は個別にボディ電位を与えられるように（すなわち、素
子間距離βにしておく）しておき、ボディへのコンタク
トを形成するか否か、あるいはその電位をどこへ接続す
るか、さらにはその電圧をいくらにするかなどの変化に
自由に対応させることにより、例えば、ボディコンタク
トおよびその配線のみを変えるだけで、同じＭＯＳトラ
ンジスタであってもボディ電位に対応した異なるしきい
値を持った素子として使用することが自由に可変となる
ため、回路性能に変化を持たせ、同一素子レイアウトを
用いてスピードや消費電力や機能などが異なる多品種の
製品を製造することも可能となり、製造効率が飛躍的に
向上でき、製造コストと製造期間の低減が可能となる。
また、同様に回路的不具合の修正も容易となる。

【００５９】更に付け加えれば、本発明のＭＯＳトラン
ジスタを用いると、同一素子でありながら、ボディ電位
により別々のしきい値や駆動能力をもつ素子として使用
できることから、従来においてゲート絶縁膜の厚さやチ
ャネル不純物のイオン注入の打ち分けなど製造プロセス
を増加させることで複数の性能を持ったトランジスタを
混載させていた手法に対しても、低コスト短期間の製造
が可能となりメリットを有することになる。

【００６０】（４）実施例４ 図１０には、本発明の第４の実施例としてのＢｉＣＭＯ
Ｓ素子の平面パターン図とそのＡ−Ａ′線における断面
図を示している。ＭＯＳトランジスタには、ゲート電極
による配線遅延の増大をおさえつつ実効的に幅の大きな
素子とするために、幅の狭いゲートを複数本並行にある
間隔で並べて、その間の拡散層を両側のトランジスタの
ソース、又はドレインとして兼用させるようにした構成
のものがある。本実施例は、そのような構成にした場合
のものである。この場合も、例えばソース、ドレイン、
ゲートとは異なる配線層を用いて、ボディー電位を、周
囲に渡ってとることにより、ボディー電位を安定に与え
ることが可能となる。また、ＢＪＴ（Bipolar Junction
Transistor）においても、このような構成を採用する
ことができる。即ち、従来の所望のＢＪＴ構造におい
て、ボディー電位引き出し領域をコレクタ引出し領域と
して使うことで、縦型ＢＪＴが容易に形成できる。この
ように、ＳＯＩを用いて形成した縦型ＢＪＴでは、高濃
度コレクタ拡散層４ｄの下が埋め込み絶縁膜となってい
るため、埋め込み絶縁膜の膜厚を厚くすることにより容
易にＢｕｌｋ素子よりもコレクタの寄生容量を低減する
ことが可能となり、低消費電力で高性能なＢＪＴが、Ｍ
ＯＳと相性の良いプロセスにより可能となる。

【００６１】なお、図１０（ａ）、（ｂ）において、そ
れぞれ、左側は共通ボディーＭＯＳ群を示し、右側はＢ
ＪＴを示す。左側の共通ボディーＭＯＳ群において、２
本のゲート電極９，９がほぼ平行に設けられている。各
ゲート電極９の下方両側にソース・ドレインＳ／Ｄが形
成されている。このソース・ドレインＳ／ＤはＬＤＤ構
造となっている。各ソース・ドレインＳ／Ｄには層間絶
縁膜１１を介してコンタクト１２がとられている。さら
に、周囲のボディー引出し用高濃度拡散層４ａにも素子
領域の周囲にわたってコンタクト１２がとられている。

【００６２】また、層間絶縁膜１１上には、図１０
（ａ）においてソース・ドレインＳ／Ｄ、エミッタ、ベ
ースへ接続させるため、素子領域３の範囲内で図１０
（ａ）中を上下方向に走る第１配線１３が設けられてお
り、この上方にこれと一部重なる第２配線１７が設けら
れており、これらの配線１３，１７間の所定間隔毎にコ
ンタクト１６がとられている。ボディコンタクトとコレ
クタへの配線については、ボディ電位取り出し領域６
（およびコレクタ引出し領域６）上を素子領域を取り囲
むように走る第１配線１３が設けられ、この上に一部こ
れと重なるように図１０（ｂ）中、上下方向に走る第２
配線１７が設けられ、これらの重なった領域で所定間隔
毎にコンタクト１２，１６がとられている。

【００６３】このように、ボディあるいはコレクタへの
コンタクトを寄生容量を伴わずに自由に形成できる本素
子では、素子の周囲に渡ってコンタクトを形成して、ボ
ディあるいはコレクタ領域から、ボディコンタクトある
いはコレクタコンタクトへの電流を平面的に見て放射状
に流すことができるため、電流集中によるボディ抵抗や
コレクタ抵抗の上昇、それによる電圧降下の増大による
素子特性の劣化を防ぐ上で、理想的な構成といえる。

【００６４】なお、図中、４ｅｍｉｔｔｅｒはエミッタ
拡散層、４ｂａｓｅｌは真性ベース拡散層、４ｂａｓｅ
２は外郭ベース拡散層、４ｃｏｌｌｅｃｔｏｒはコレク
タ拡散層、４ｃ，４ｄは高濃度拡散層、９ｅｍｉｔｔｅ
ｒはエミッタ電極、１２ｅｍｉｔｔｅｒはエミッタコン
タクトをそれぞれ示している。

【００６５】（５）実施例５ 図１１は、スタック型のＤＲＡＭに適用した場合の実施
例を示す。図１１はその場合のメモリセルアレイ部であ
る。トレンチキャパシタ型のものも含めた従来の所望の
ＤＲＡＭセル構造に適用可能である。特徴の１つは、メ
モリセルをアレイ毎に、ボディー電位引出し領域６同士
を繋ぎ、これにより同一ボディー電位を与えるようにし
たことにある。ここでのボディー電位のとり出し方とし
ては、これまでのようにエッチングにより周囲に設けら
れた領域からではなく、素子領域のように見立てて形成
した島状領域にコンタクト１２ｂｏｄｙを形成すること
によって行っている。これにより、コンタクトの深さを
浅くできるため、スタック型セルのような高くまで積み
上げ形成するセルでもコンタクト形成上の問題がなく安
定的にボディー電位が取れる。なお、ボディーへのコン
タクト１２ｂｏｄｙと配線１３ｂｏｄｙの形成は他のコ
ンタクトや配線と種々自由に組み合わせて形成すること
が可能であるが、本実施例では、ビット線コンタクト１
２ＢＬ及びビット線配線１３ＢＬと、同時に形成した例
を示している。このように、他のコンタクトや配線との
同時形成を容易にするためにも、本実施例のように、素
子領域と同じ高さまでボディーコンタクト形成領域を上
げておく構造は有効となる。

【００６６】ＤＲＡＭメモリセルでは、良好なセル保持
特性（セルによるデータの保持特性）を得るために、ト
ランジスタのリークを低く抑えることが重要となる。こ
のため、ｎ型ＭＯＳを用いた場合においては、トランジ
スタのオフ時においてボディー電位としてマイナス電位
を与えることが有効となる。あるいは、セルからのリー
クが蓄積電極１４が接続されるソース・ドレイン拡散層
での接合リークの方が律速である場合もあり、その場合
は、余りボディの電位をマイナス側に出来ないため、実
際にはデバイスに応じてしかるべき好ましい電位の設定
が行われることになる。いずれにしても、ＤＲＡＭの場
合のボディ電位については、ボディ電位の微妙な制御が
必要不可欠となる。しかしながら、従来のように、ソー
ス・ドレイン拡散層が埋め込み絶縁膜まで達するような
薄膜ＳＯＩを用いた場合においては、しかるべきボディ
電位を安定に与えることが困難であった。また、ＳＯＩ
基板を用いたＤＲＡＭについては、ソース・ドレイン拡
散層からの空乏層が埋め込み絶縁膜まで伸びればよい程
度にまで膜厚を厚くして、かつ各セルのボディ同士がボ
ディ間の素子分離を介して接続されるようにしてセルア
レイのどこかで所定の電位を与えるようにした発表
（Ｙ．Ｋｏｈ，ｅｔ ａｌ ＩＥＤＭ Ｔｅｃｈ．Ｄｉ
ｇ．，ｐ５７９，１９９７）があるが、この場合は、ソ
ース・ドレインからの空乏層によりソース・ドレインを
横切るようなボディ電位の伝播経路が遮断されるため、
上記のようなボディ電位の安定的な制御は実際には困難
である。しかしながら、本発明では広いメモリアレイに
わたって、ボディ領域が完全に１枚板状な理想構造とな
るためボディー電位を容易にかつ安定的に与えることが
できる。また、本実施例では、ＤＲＡＭの場合について
説明したが、ＦＲＡＭ（強誘体メモリ）やＥＥＰＲＯＭ
など、いかなるメモリにも適用可能なのは明らかであ
る。

【００６７】（６）実施例６ 図１２には、本発明の第６の実施例によるＢｉＣＭＯＳ
素子の平面パターン図とそのＡ−Ａ′線に沿った断面図
を示している。

【００６８】本発明は、図１０の第４の実施例のさらな
る性能向上を狙ったもので、その特徴の１つは、ＥＳＳ
（Empty Space in Silicon）技術（ＩＥＤＭ９９）を用
いて、ソース・ドレイン拡散層（Ｓ／Ｄ１）やベース領
域（４ｂａｓｅ１，４ｂａｓｅ２）と、その下のボディ
ー電位やコレクタ電位の引出しのための領域との間に空
洞１８を形成したところにある。これにより、ＭＯＳの
ソース・ドレインやボディーにおける寄生容量の低減、
ならびに、ＢＪＴのベース、コレクタにおける寄生容量
が低減できる。これにより、消費電力の低減や動作スピ
ードの向上が可能となる。すなわち、従来のように、ソ
ース・ドレイン拡散層が埋め込み絶縁膜に達するような
構造の薄膜ＳＯＩ基板を用いた場合に匹敵する小さなソ
ース・ドレイン容量でありながらも、面積の増加なしに
十分低抵抗なボディーをもつＳＯＩＭＯＳトランジスタ
を実現できる。さらに、縦型ＢＪＴの様に、ベースとコ
レクタなど違う導電型の拡散層を縦方向に積み重ねるこ
とから原理的に寄生容量が増大してしまうような素子を
も、寄生容量を増加させることなく同時に形成すること
が可能である。なお、ＥＳＳ技術で形成されたＳＯＩ層
中の空間へは、プロセスに伴い種々の絶縁材料が埋め込
まれることがあり得る。例えば、はじめに空間を形成し
ておいた場合は、素子分離を形成する仮定で素子領域側
壁へ残す絶縁膜５が埋め込まれることが想定される。

【００６９】（７）実施例７ 図１３（ａ）には、スタック型のＤＲＡＭに本発明を適
用した実施例を示す。これの特徴の１つは、メモリセル
部の埋め込み絶縁膜１をエッチング除去し、高導電材や
高熱伝導材などによる裏面膜１３ｂａｃｋを形成してい
る点にある。これにより、ボディー電位を広いメモリセ
ルアレイに対して一様に与えることができ、さらにリー
ク電流を増大させるもとになる熱を効率良く放熱するこ
とも可能となる。

【００７０】図１３（ｂ）からわかるように、以下のよ
うにして製造される。

【００７１】従来の製造方法によって素子を形成した
後、裏面の支持基板（埋め込み絶縁膜１の下側に本来は
存在する支持基板であるが、図示はしていない）を、埋
め込み絶縁膜１をストッパとしてエッチング除去し、さ
らに埋め込み絶縁膜１を選択的にエッチングして裏面コ
ンタクト１２ｂａｃｋを形成する。このときも、Ｓｉ層
２をエッチングストッパとすることができる。この後、
このコンタクト１２ｂａｃｋに対して所望の高導電材や
高熱伝導材を堆積してＣＭＰなどの処理を施す。このよ
うな、裏面への配線の形成にあっては、例えば従来のＢ
ｕｌｋ基板を用いた集積回路では、Ｓｉ基板のエッチン
グストッパとして素子分離を用いるものが考えられる
が、これによると、素子分離の疎密に応じてＳｉ層の残
り膜厚がばらつき、素子の性能を損なうなどの問題がお
こる。これに対して、本発明では、一枚板状の埋め込み
絶縁膜１をストッパすることで、そのような問題がな
い。さらに、通常のソース・ドレイン拡散層やそれらか
らの空乏層が埋め込み絶縁膜１まで伸びるように設計さ
れたＳＯＩの集積回路によれば、絶縁膜１をエッチング
して裏面コンタクト１２ｂａｃｋを形成するに際して、
ＭＯＳであればボディとソース・ドレインやそれらから
の空乏層同士が微細なサイズを持って隣接して形成され
ているため、例えばソース・ドレインを避けてボディの
みにコンタクトを形成する場合など、合わせずれや加工
精度上の困難があるとともに、本実施例のように広い領
域に渡って一枚板状にコンタクトを形成することが許さ
れなかった。そのため、技術的に困難であり、そして特
に熱を逃がすための用途としてはコンタクトの面積が小
さくなるため効果が小さかった。これに対して、本発明
では少なくともＭＯＳやＢＪＴといった素子レベルにお
いては、埋め込み絶縁膜へ接しているのは、ボディある
いはコレクタといった単一ノードのみであるため、合わ
せ精度などは問題とならない。また、本実施例のよう
に、ボディを広い面積で一枚板状にもできるため、放熱
効果は大きい。また、裏面コンタクト１２ｂａｃｋのサ
イズを何らかのプロセス的などの理由により大きくでき
ない場合でも、本発明の素子では、広いアレイ中に小さ
なサイズのコンタクトを多数形成することで、放熱特性
や広い領域での同電位をしっかり保つことが可能であ
る。また、裏面膜１３ｂａｃｋとしては、Ａｌなどのよ
うに高導電性を併せ持った膜が好ましいことはいうまで
もない。この図１３において、他の図（特に図１１
（ｂ））と同じ部材には同一の符号を付している。

【００７２】（８）実施例８ 図１４（ａ）には、本発明の第８の実施例として、裏面
膜１３ｂａｃｋを有するＤＲＡＭセルアレイを示す。

【００７３】本実施例の趣旨は、第７の実施例とほぼ同
じである。

【００７４】この例では、裏面膜１３ｂａｃｋの形成方
法として、図１４（ｂ）からわかるように、図１３の第
７の実施例と同様に、埋め込み絶縁膜１をストッパとし
て支持基板（図示せず）を除去した後、ボディー領域に
相当するＳｉ層２をストッパとして埋め込み絶縁膜１を
除去している。このとき、ＣＭＰ技術を用いることで、
図１４（ｂ）のように平坦性良く、Ｓｉ層２の裏面を露
出することが可能となる。その後、裏面膜１３ｂａｃｋ
を堆積し、パターニングすることになる。このように、
本実施例の方法を用いれば、実施例７の時のような裏面
コンタクト１２ｂａｃｋは不要となり、製造コストを低
減できる。

【００７５】ここで、パターンイングを行なう際の下地
パターンとの合わせは、従来と全く同様に、素子領域を
形成するシリコン層と絶縁膜７との境界を用いて行なう
ことができる。あるいは、裏面１２ｂａｃｋを露出して
から、ウエットエッチングにより絶縁膜７あるいはシリ
コン層いずれかを選択的にエッチングすることで両者間
に段差を設けることで、さらに合わせの確実性を上げる
ことも可能である。

【００７６】（９）実施例９ 図１５には、本発明の第９の実施例として、裏面配線
（裏面膜）１３ｂａｃｋを有するＤＲＡＭセルアレイを
示す。

【００７７】また、各メモリセルのトランジスタ毎にＳ
ｉ層を分離し各メモリセル毎にビット線コンタクト１２
ＢＬを設けるようにしている。これらにより、高い集積
度で個々のセル毎に分離されたボディーが形成される。
そして、これらボディーに対してと、ゲート電極９に対
して、それぞれ裏面からのコンタクト１２ｂａｃｋ１、
１２ｂａｃｋ２を形成し、各ボディとそのセルの対応す
るワード線とを裏面配線１３ｂａｃｋにより短絡しＤＴ
ＭＯＳとしている。

【００７８】ＤＴＭＯＳをセルトランジスタとして用い
たので、以下のような効果が得られる。即ち、オン時に
は必要な書き込み電流を維持したままとし、例えばオフ
時にはゲートを、ｎ型ＭＯＳの場合においては、マイナ
ス電位にすることにより、ボディー電位も同時にマイナ
ス電位となり、閾値が上がり、リーク電流が下がり、こ
れにより優れたセル保持特性を実現することが可能とな
る。

【００７９】なお、本発明のように、埋め込み絶縁膜に
接するノードがボディーやコレクタといった単一ノード
であるような構造では、裏面からのコンタクトや配線の
形成に際して厳しい合わせ精度が不要で、裏面膜や裏面
配線を用いて各素子の裏面ノードの電位を制御すること
が容易である。図１５（ａ）、（ｂ）、（ｃ）は、本発
明の第９実施例のＤＲＡＭセルアレイの平面パターン図
と、そのＡ−Ａ′、Ｂ−Ｂ′の線に沿った断面図であ
る。本実施例では、素子領域に対して自己整合的に形成
したボディー引出し領域への表面からのコンタクトはと
くに形成していないが、例えば図７の１２′と同様に、
設けてもよい。

【００８０】上記した本発明の第１〜第９の実施例によ
れば、以下のような効果を得ることができる。

【００８１】即ち、本発明によれば、ボディーコンタク
トを形成するに際し、一般のＢｕｌｋ素子をパターン的
に大きく変更させる必要がないため、従来の様なＢｕｌ
ｋ素子のためのシンプルな素子パターンを用いて回路設
計が可能となる。また、ソース・ドレインよりも深さ方
向により大きな厚みを持った構造による十分厚いボディ
ー領域とすることで、平面的な素子寸法に拘らず、低い
ボディー抵抗が実現できるため、所望の動作を得るため
のゲート幅の上限をなくすことができる。また、ソース
・ドレインとその下のボディー引き出し層との間に十分
な距離を持たせることも可能となり、両者間を低濃度層
とすることで、空乏層を十分に伸ばしソース・ドレイン
寄生容量を低減することも可能となる。

【００８２】また、素子領域には、その周辺に渡ってボ
ディー電位引き出し領域を形成するようにしたので、必
要に応じて、この領域にコンタクトと配線を形成するこ
とにより、素子のどの位置からでも自由にボディーコン
タクトを形成することができ、回路設計時の自由度が上
がるとともに、ゲート幅方向に平行してボディーコンタ
クトを設けることで、ゲート幅の上限の問題は十分に解
消できる。

【００８３】また、素子分離距離を変えるだけでボディ
ー同士を接続したり切り離したりできるため、ブロック
毎あるいは独立に、異なるボディー電位に制御すること
が可能となる。

【００８４】また、ＭＯＳトランジスタのボディー電位
引き出しと同じ手段で、縦型ＢＪＴのコレクタ電位の引
き出しを形成することで、ＭＯＳトランジスタとのプロ
セス互換性が良く、コレクタと基板などとの寄生容量の
小さなＢＪＴが可能となり、低コストで高性能なＢｉＣ
ＭＯＳが実現可能となる。

【００８５】また、ＥＳＳ技術などの採用によりソース
・ドレイン拡散層とボディ電位引出し領域の間に空洞を
設けることにより、ＳＯＩ層を厚くしたために、従来の
薄膜ＳＯＩに比べて増大してしまったソース・ドレイン
拡散層の寄生容量を、従来の薄膜ＳＯＩ相当以下に低減
できる。このため、平面的な素子の寸法が十分微細化さ
れなくても、寄生容量の低減効果を維持することができ
る。また、この構造を縦型ＢＪＴに応用することによ
り、従来のＢｕｌｋや厚膜ＳＯＩ層上に形成された素子
よりもベースやコレクタ容量の小さなＢＪＴを作ること
が可能となり、高性能なＢＪＴ回路やＢｉＣＭＯＳ回路
が可能となる。

【００８６】また、素子領域の周辺に自己整合的に形成
される引き出し領域のサイズを小さくしても、ボディー
コンタクトは素子に対して所望の位置に設けた第２の素
子領域に形成すれば良いため、その他の素子間の距離を
さらに縮小できるとともに、ボディーコンタクトを確実
に形成することが可能となる。

【００８７】また、ボディーなどの裏面の電位をさらに
低抵抗化したり、ＳＯＩで従来問題となるセルフヒーテ
ィングの問題を低減することが可能となり、高温化によ
る駆動電流の低下や、ＤＲＡＭなどで問題となるリーク
電流の増大といった問題を抑制することが可能となる。

【００８８】また、ＤＲＡＭなどメモリのトランスファ
ーゲートなど、通常、限られた面積の中でトランジスタ
毎にボディーコンタクトの形成が困難な回路において
も、裏面側の配線に対しては容易にＤＴＭＯＳなどのボ
ディー制御手法を適用できる。特に、本発明では、埋め
込み絶縁膜に接するノードをボディーやコレクタなどの
単一ノードにできるため、素子領域全体に対して裏面か
らのコンタクトを形成すれば良く、合わせ精度が劣化し
やすい裏面からのコンタクト加工でも、容易に実現する
ことが可能となる。また、これと同じ理由から、裏面は
配線に対しては、デザインルールよりも太い配線とする
ことが可能で、放熱効率を高めることも可能となる。

【００８９】（１０）実施例１０ 以下、図面を参照しながら、本発明のさらに別の実施形
態について説明する。図１６（ａ）、（ｂ）は、本発明
の第１０の実施形態について示した平面図とそのＡ−
Ａ′線の断面図である。すなわち、ラテラルバイポーラ
トランジスタＢｉＴとＭＯＳトランジスタＭＯＴ、さら
に不純物濃度の異なる２種類の抵抗素子ＲＨ，ＲＬを薄
膜ＳＯＩ上に形成したものである。本実施例の特徴は、
ＭＯＳトランジスタ領域のＳＯＩ層上にゲート絶縁膜を
介して形成されたゲート電極材が、ラテラルＢＪＴの外
部ベース部にはゲート絶縁膜を介さずに形成されている
ことである。このように構成したので、ＭＯＳトランジ
スタのゲート電極形成とラテラルバイポーラトランジス
タの外部ベース、さらに真性領域の掘り込み工程を同一
工程で行うことができるほか、ＬＤＤ（Lightly Doped
Drain）構造を形成するためのＭＯＳトランジスタの側
壁プロセスを用いてラテラルバイポーラトランジスタの
エミッタ拡散層、ベース拡散層、外部コレクタ拡散層の
位置を自己整合的に形成できる。

【００９０】なお、バイポーラトランジスタＢｉＴにお
いて、埋め込み絶縁膜１０１上に、エミッタ拡散層１１
２、ベース拡散層１０８、コレクタ拡散層１１４が形成
され、さらに、外部ベース拡散層１０７、ベース引き出
し電極１０６が形成されており、これらの両側にはエミ
ッタ多結晶Ｓｉ膜１１３、層間絶縁膜１１８を通じてこ
れにコンタクトする配線１２０、外部コレクタ拡散層１
１５、これにシリサイド１１７を介してコンタクトする
配線１２０が形成されている。なお、１１０は側壁膜で
ある。図中、Ｐはコンタクト用プラグである。

【００９１】このバイポーラトランジスタＢｉＴの隣り
には、素子分離領域１０３を介して、高抵抗ＲＨと低抵
抗ＲＬが形成されている。高抵抗ＲＨにおいて１１６は
高濃度拡散層である。

【００９２】これらのさらに隣りには、ＬＤＤタイプ型
のＭＯＳトランジスタＭＯＴが形成されている。この構
造も周知のように、両側にソース・ドレイン拡散層１１
１、ＬＤＤ拡散層１０９が形成され、中央にゲート絶縁
膜１０４を介してゲート電極１０５が形成され、さらに
側壁膜１１０が形成されたものである。

【００９３】次に、図１７、図１８を用いて、本第１０
の実施形態に係るＢｉＣＭＯＳの製造工程を説明する。

【００９４】まず、図１７（１）に示す様に、通常はシ
リコン基板からなる支持基板（図示せず）上に埋め込み
絶縁膜１０１を介して形成された薄膜ＳＯＩ層（薄膜Ｓ
ｉ層）６１（ここでは、膜厚を１２０ｎｍとするが、所
望の膜厚が可能）に、従来のＳＴＩ（Shallow Trench I
solation）などの所望の方法による素子分離領域１０３
を形成する。これによってそれぞれの素子領域を規定
し、さらに各素子に所望の不純物ドーピングを、リソグ
ラフィー技術とイオン注入技術などを用いて選択的に行
う。例えばバイポーラトランジスタＢｉＴのコレクタ、
抵抗素子ＲＨ、ＲＬの濃度設定、ＭＯＳトランジスタＭ
ＯＴのチャネル部不純物濃度などの設定を行う。その
後、酸化膜や窒化膜やその他の高誘電体膜などによる所
望のゲート絶縁膜１０４を形成し、図１７（１）に示し
たような、バイポーラトランジスタ対応部分を開口した
レジスト６５のパターンを形成し、バイポーラトランジ
スタ部のゲート絶縁膜１０４をエッチング除去する。こ
のとき、コレクタのイオン注入を、このレジスト６５の
パターンをマスクとして行ってから、ゲート絶縁膜１０
４のエッチングを行うことで、前に既述したコレクタ濃
度設定のためのリソグラフィー工程を１つ削減できる。

【００９５】次に、図１７（２）に示す様に、レジスト
６５を除去した後、その上に例えば多結晶シリコンなど
からなるゲート電極材６６を堆積する。バイポーラトラ
ンジスタ部では、ゲート電極材６６が直接、ＳＯＩ層６
１上に堆積されることになる。さらに、その上に、後工
程でエミッタ部ＳＯＩ層を削り落とす際の保護膜とし
て、シリコン酸化膜や窒化膜などの絶縁膜６７を堆積す
る。こうした後に、ＭＯＳ部のゲート電極とバイポーラ
トランジスタ部の外部ベースを同時形成するためのレジ
スト６８のパターンを形成する。

【００９６】次に、通常のＭＯＳトランジスタのゲート
電極加工と同様に、レジスト６８をマスクとして絶縁膜
６７と多結晶シリコン（ゲート電極材）６６を順次、Ｒ
ＩＥ（Reactive Ion Etching）技術により異方性エッチ
ングする。これにより、図１８（１）に示すように、Ｍ
ＯＳトランジスタのゲート電極１０５とバイポーラトラ
ンジスタの外部ベース部（ベース引き出し電極）１０６
を同時形成する。このとき、図１８（１）の左側からわ
かるように、エッチング量を調節することで、バイポー
ラトランジスタ部のＳＯＩ層６１の掘り込み量（図示し
た）を制御することができる。例えば、掘りこみ量を７
０ｎｍとする。このようにして、同一工程により、両ト
ランジスタの主要構造が形成できた。

【００９７】次に、図１８（２）に示す様に、リソグラ
フィー技術とイオン注入技術を用いて、所望の拡散層を
形成する。すなわち、ＭＯＳトランジスタ部では、ヒ素
やリンやアンチモンなどのｎ型不純物をゲート電極１０
５をマスク材としてイオン注入することで、ＬＤＤ構造
のためのＬＤＤ ｎ−拡散層１０９を形成し、バイポー
ラトランジスタ部では、図示したような外部ベース拡散
層１０７の上方にかけて形成したレジスト７０のパター
ンをマスクに、ボロンなどのｐ型不純物をイオン注入す
ることで、ベース拡散層１０８を形成する。

【００９８】次に、図１９（１）からわかる様に、レジ
スト７０を除去した後、ＬＤＤ構造形成のための側壁プ
ロセスを用いてゲート側壁（絶縁）膜１１０と所望の高
濃度拡散層１１１，１１５，１１６を形成する。すなわ
ち全面に薄い酸化膜などを堆積した後、側壁絶縁膜とな
るシリコン窒化膜などの膜を堆積し、ＲＩＥ技術でエッ
チングすることで、ゲート材やバイポーラトランジスタ
部の掘り込みにより生じた段差側壁を残すようにする。
その後、ＭＯＳトランジスタ部には、ヒ素やリンやアン
チモンなどのｎ型不純物を高濃度にイオン注入などを用
いてドーピングし、ソース・ドレイン拡散層１１１を形
成する。また、高抵抗ＲＨの素子のコンタクト形成個所
には、同様にして高濃度拡散層１１６を形成する。抵抗
体は、ｎ型もｐ型も可能であり、その導電型に合わせて
形成する。低抵抗ＲＬについては、抵抗素子として必要
な不純物濃度がオーミックコンタクトを形成するために
十分高い場合は、図示したように特にコンタクト部への
不純物の導入は必要とはならない。また、バイポーラト
ランジスタ部の外部コレクタ部１１５に関しても、ソー
ス・ドレイン拡散層１１１と同様に形成可能である。ま
た、バイポーラトランジスタ部においては、いわゆるｐ
ｏｌｙエミッタ構造にすべく、側壁絶縁膜１１０を形成
する。この後、図１９（１）に破線で示すレジスト７０
Ａのパターンと外部ベース上の絶縁膜と側壁絶縁膜１１
０をマスクにＳＯＩ層６１をエッチング除去する。

【００９９】次に、図１９（２）に示す様に、レジスト
７０Ａを除去した後、ｐｏｌｙエミッタ構造のためのエ
ミッタ多結晶シリコン膜１１３を堆積し、ヒ素やりんや
アンチモンなどのｎ型不純物をイオン注入などによりド
ーピングする。次に、図示したようなレジスト７２のパ
ターンをマスクにＣＤＥ（Chemical Dry Etching）など
の等方性エッチングでパターニングする。この場合のエ
ッチング手段としてＲＩＥなどの異方性エッチングを用
いても構わないが、その場合は、ゲート電極や外部ベー
スの段差部に、エミッタ多結晶シリコン膜が残ってしま
うため好ましくない。また、等方性エッチングを用いる
ことにより、図の様に、外部ベースとのオーバラップの
無いパターンに容易に形成可能であり、これにより、エ
ミッタやベースの寄生容量が低減でき、素子特性を向上
する。

【０１００】次に、図２０に示す様に、レジスト７２を
除去した後、必要であれば、エミッタ多結晶シリコン、
外部ベース、外部コレクタ、抵抗素子のコンタクト形成
部、ソース・ドレイン、ゲート電極の各表面を選択的に
露出させた上で、図示したようなシリサイド１１７の層
を周知のサリサイド工程を用いることで形成し、この後
層間（絶縁）膜１１８、コンタクト、配線工程を行うこ
とで、主要部分が完成する。図中、Ｐはプラグである。
ここで、本実施例においてゲート電極材を多結晶シリコ
ン膜ではなく、アモルファスシリコン膜を用い、下地が
単結晶シリコンであるバイポーラトランジスタ部におい
てはアモルファスシリコンを単結晶化させることによ
り、例えば図１８（１）の掘り込み時のエッチング量の
制御性を向上させることも可能である。

【０１０１】（１１）実施例１１ 図２１（１）、（２）に第１１の実施形態を示す。

【０１０２】第１０の実施形態では、ｐｏｌｙエミッタ
を用いたプロセスについて説明したが、その分、ＭＯＳ
トランジスタには本来的には無い多結晶シリコン層が必
要となり、工程が長くなってしまっていた。本実施の形
態では、エミッタもイオン注入で形成した拡散層として
得ており、その分、工程を削減するとともに、エミッタ
とベースのイオン注入を同一レジストマスクを用いて行
うことで、さらに工程の短縮化を図ったものである。ま
た、さらに、エミッタをイオン注入で形成するときに外
部ベースにｎ型の高濃度不純物が注入されないようにす
るには、十分厚い保護膜を外部ベース上あるいはそれと
同時に形成するゲート電極上の絶縁膜として形成する必
要がある。その場合、ゲート電極上や外部ベース電極上
へのサリサイド技術適用のため、その厚い絶縁膜をエッ
チング除去しようとすると、かなりのオーバーエッチン
グを要する工程となる。この工程によると、外部ベース
やゲート電極の側面部も大きくエッチングされ、側壁膜
の幅がうすくなり、ソース・ドレインへのサリサイド領
域が広がることや、シリサイドが形成されることによる
応力などで、接合特性が劣化したりする懸念がある。こ
のため、本実施例では、あらかじめタングステンなどの
低抵抗材と多結晶シリコンなどによる低抵抗なゲート電
極、外部ベース電極を構成することで、サリサイドを行
う場合も、ゲート電極と外部ベース部は不要にしてい
る。

【０１０３】次に、製造方法について説明する。まず、
基本的には図１７（１）、（２）、図１８（１）で示し
た様な工程により、素子分離領域１０３、ゲート電極１
０５と外部ベースＯＢを形成する。ただし、本形態で
は、ゲート電極１０５の材料を、低抵抗材と多結晶シリ
コンとの複合膜などによる低抵抗構成としている。その
後、さらに工程短縮のため、ベースへのイオン注入はこ
こでは行わずに、すぐに側壁（絶縁）膜１１０の形成に
入る。その後、図２１（１）からわかる様に、外部ベー
ス上にレジスト７０のパターンを形成する。この後、ま
ず、エミッタ形成のためのイオン注入を行い、つぎに同
一レジストをマスクとしてエミッタ側の側壁絶縁膜１１
０を選択的に除去し、さらに同一レジストをマスクとし
てベース形成のためのイオン注入を行う。このようにす
ることで、１つのリソグラフィー工程により、エミッタ
とベースの両方の拡散層を形成できる。これ以降は、第
１０の実施形態と特に変わるところはなく、所望の部分
にシリサイド１１７を形成して層間（絶縁）膜１１８、
コンタクト、配線工程を行い、図２１（２）となる。

【０１０４】（１２）実施例１２ 第１０および第１１の実施形態では、あらかじめ形成し
たゲート電極材とゲート電極を最終的に用いたＭＯＳト
ランジスタとしていた。しかしながら、近年、ゲート絶
縁膜の薄膜化の進展により、量子効果によるキャリアの
リークが問題となってきている。そのため、従来のシリ
コン酸化膜よりも高誘電率な絶縁膜を用いて、実効的に
は従来のシリコン酸化膜を、より薄膜にした性能なが
ら、物理的には厚く、そのため量子効果は問題とはなら
ないようにしたＭＯＳトランジスタが、１９９８年ＩＥ
ＤＭ（International Electron Device Meeting）など
で提案されている。この場合の絶縁膜としては、例えば
Ｔａ_２Ｏ_５などが考えられる。このような高誘電体膜
は、一般に高温工程を経ると特性が劣化するため、なる
べく、工程の最終で形成したいという要求がある。この
ため、あらかじめ形成するゲート材は、多結晶シリコン
などを用いた仮のものとし、後工程で、置換するように
している。

【０１０５】本実施の形態は、こうした将来用いられる
可能性のあるＭＯＳトランジスタに対して整合よくバイ
ポーラトランジスタを形成するものである。

【０１０６】まず、図２２（１）に示すように、素子分
離１０３を形成し、所望の不純物ドーピングを行った
後、仮のゲート絶縁膜７８を介して、仮のゲート（電
極）材８５として例えばシリコン酸化膜（絶縁膜）８１
と多結晶シリコン８３との複合膜などを形成する。本実
施形態では、これまでの実施形態にあったようなバイポ
ーラトランジスタ部の仮のゲート絶縁膜をエッチング除
去しておく工程は用いていない。

【０１０７】次に、図２２（２）からわかるように、ま
ずバイポーラトランジスタ部において掘り込みを行う。
堀り込みは、これまでどおり、外部ベースの両側を行っ
ても良いがここでは、これまでのベースイオン注入など
のときに用いた様なレジストと仮のゲート電極材８５を
マスクに、エミッタ側のみをまず仮のゲート絶縁膜７
８、そしてＳＯＩ層１２０をエッチングしていく。この
ように、エミッタ側のみを掘り込む場合、外部コレクタ
部のＳＯＩの膜厚が厚くなるため、コレクタ抵抗の低減
やコレクタ部での電流の集中を抑制する効果をもたらす
ことが可能である。また、掘り込み工程をゲート材のパ
ターニング工程と分けたが、このように、順次分けてエ
ッチングして行く方が最終的に残したいエミッタ部の膜
厚のばらつきをむしろ低減できる可能性もある。その
後、ＬＤＤ ｎ−形成に合わせてベース拡散層１０８、
側壁絶縁膜１１０の形成後のソース・ドレイン拡散層１
１１の形成に合わせてエミッタ拡散層１１２を形成し、
シリサイド形成を行っている。

【０１０８】次に、図２２（３）に示す様に、層間膜１
１８を形成した後、ＣＭＰ（Chemical Mechanical Poli
shing）技術などによりエッチングしていき、仮のゲー
ト材８５の表面を露出させる。

【０１０９】次に、図２２（３）に示す仮のゲート電極
材８５をエッチング除去し、図２３（１）からわかるよ
うに、ＭＯＳ部ではゲート絶縁膜１２２とゲート電極１
２４を形成し、バイポーラトランジスタ部では、外部ベ
ース（ベース引き出し電極）１０６を、ここでは埋め込
む形で形成している。例えば、まずバイポーラトランジ
スタ領域を露出させたレジストマスクを用いて、バイポ
ーラ側の仮のゲート電極材８５をエッチング除去すると
共に外部ベース拡散層１０７のためのボロンやＢＦ_２な
どをイオン注入し、この後、所望の外部ベース材料を堆
積し、ＣＭＰで埋め込むなどしている。つぎに、ＭＯＳ
部を開口させたレジストパターンで、同様に仮のゲート
電極材８５と仮のゲート絶縁膜７８の除去を行い、所望
のゲート絶縁膜１２２とゲート電極材１２４を形成して
いる。

【０１１０】次に、図２３（２）からわかるように、層
間膜１２６とコンタクトと配線１２０を形成して、主要
部が完成する。

【０１１１】本実施の形態では、最終的に外部ベースへ
埋め込む物を他の形態と同様にボロンを高濃度にドーピ
ングした多結晶シリコンを用いた場合でも、他の形態に
あるように最初の方の工程で形成するよりも、熱工程が
少なくてもすむため浅い外部ベース拡散層が実現可能
で、必要なエミッタ部の掘り込み量が削減され、素子特
性のばらつきがさらに向上する。

【０１１２】（１３）実施例１３ 図２４（１），（２）は第１３の実施形態を示す。本実
施形態は、基本的には、第３の実施形態と同様である
が、さらに工程を短縮するために最終的に同一電極材を
ゲート電極１０５と外部ベース１０６として埋め込むべ
く、図２４（１）からわかるように、図２２（３）のよ
うに仮のゲート電極材８５を露出させた後、特にレジス
トマスクを使用せず、両トランジスタ領域の仮のゲート
材８５と仮のゲート絶縁膜７８を同時にエッチング除去
し、その後、ゲート絶縁膜１２２の形成、バイポーラト
ランジスタ部のゲート絶縁膜１２２の除去、ゲート電極
１０５の形成としている。なお、外部ベース拡散層１０
７のためのイオン注入が必要であれば、バイポーラ部の
ゲート絶縁膜の除去のときに形成するレジストマスクを
用いて選択的に形成可能である。

【０１１３】（１４）実施例１４ 図２６（２）は、第１４の実施形態を示す。本形態で
は、ＭＯＳ部にとっての仮のゲート電極材８５をバイポ
ーラ部は外部ベース部としてそのまま用いている。ま
た、外部ベースやゲート電極表面に他の層にもコンタク
トした同層の配線を貼り付け、これにより層間膜を１層
削減している。

【０１１４】まず、図２５（１）に示す様に、素子分離
領域１０３を形成し、所望のドーピングを行い、酸化膜
などの仮のゲート絶縁膜７８の形成と、バイポーラトラ
ンジスタ部の仮のゲート絶縁膜７８の除去、多結晶シリ
コン膜８３の堆積と外部ベース用のドーピング、仮のゲ
ート電極材８５の加工とバイポーラトランジスタ部の掘
り込みを行う。本構成によれば、ＭＯＳトランジスタと
しては、仮のゲート電極材８５であるため、多結晶シリ
コン膜８３へのドーピングに際しては、外部ベース用に
あわせてドーピングして構わないため、ＭＯＳ部とイオ
ン注文を打ち分ける必要がなくリソグラフィー工程が不
要となる。また、掘り込み工程において、ゲート絶縁膜
が仮のものでない場合は、非常に薄膜と成らざるをえ
ず、そのため、掘り込みのエッチング時に、ストッパと
して機能しなくなる恐れがあった。しかし、本実施の形
態では、仮の物としたので、エッチング条件に合わせ
て、材料や膜厚を選択することが可能であり、製造歩留
まりが大幅に向上する。

【０１１５】次に、図２５（２）に示すように、第２の
実施形態で示した様に、ＬＤＤ構造、エミッタ、ベース
構造、シリサイドなどを形成する。

【０１１６】次に、図２６（１）に示す様に、層間膜１
１８をエッチングして仮のゲート電極８５を露出させ、
ＭＯＳトランジスタ部に開口するレジストマスクによ
り、ＭＯＳトランジスタ部の仮のゲート電極材８５と仮
のゲート絶縁膜７８を除去し、所望のゲート絶縁膜１０
４とゲート電極１０５を形成する。この後、すぐに層間
膜１１８、コンタクト、配線１２０形成を行い完成とし
ても構わないが、ここでは、配線１２０を用いて、外部
ベース１０６とゲート電極１０５の低抵抗化を行ってい
る。すなわち、層間膜を形成せず、表面が露出していな
いエミッタやコレクタ、ソースドレイン、抵抗素子への
コンタクトを開口し、配線１２０を形成している。この
時、外部ベース１０６上とゲート電極１０５上には配線
１２０が直接積層された形になっており、低抵抗化を図
っている。

【０１１７】（１５）実施例１５ 本形態では、図２８（２）に示す様に、配線をダマシン
プロセスを用い、さらに外部ベース部およびゲート電極
部の低抵抗材としても埋め込む様にしている。

【０１１８】即ち、図２７（１）、（２）からわかるよ
うに、層間膜１１８をＣＭＰして仮のゲート電極材８５
を頭出しし、ＭＯＳトランジスタ部をレジストのパター
ンで開口させ、この仮のゲート電極材８５をエッチング
し、ゲート絶縁膜１０４を形成し、ゲート電極材１０５
を埋め込む。

【０１１９】次に、図２８（１）、（２）からわかるよ
うに、外部ベース部の表有絶縁膜を除去することともに
層間膜１１８にコンタクトＣを穿ける。次に、配線材を
埋積し、エッチバックすることにより、コンタクトや外
部ベース部分、ゲート部分に埋め込み配線１３０を形成
している。さらにゲート電極材１０５と配線材とを、同
時形成することも可能で、この場合さらに工程数の削減
となる。たとえば、実施例１５において、ゲート電極材
１０５を埋め込む前にコンタクト形成や外部ベース上の
多結晶シリコン膜の露出を行ってから、ゲートを電極材
１０５を配線材を重ねるようにコンタクト部や外部ベー
ス上にもゲート電極材１０５を埋め込む方法が良い。

【０１２０】（１６）実施例１６ これまで、バイポーラトランジスタとしては、ラテラル
バイポーラを用いた形態に関して示してきたが、本形態
以降では、縦型バイポーラトランジスタを用いた形態に
ついて示す。

【０１２１】本実施形態では、図２９に示す様に、バイ
ポーラトランジスタＢｉＴもＭＯＳトランジスタＭＯＴ
も非常に似た構造、プロセスで形成されている。ただ
し、バイポーラトランジスタでは、エミッタ・ベース・
コレクタの直下に低抵抗の外部コレクタ層が必要のた
め、ＳＯＩ膜としては、例えば４００ｎｍ程度の厚さは
必要となる。したがって、ＭＯＳトランジスタのソース
・ドレインが埋め込み絶縁膜まで達するような構成は困
難となる。そこで、本形態では、もともとのＳＯＩ層の
不純物濃度は１０^１５ｃｍ^−３オーダー程度以下の低濃
度とし、これにより、ソース・ドレインや外部ベース拡
散層１０７からの空乏層が十分大きく、好ましくは埋め
込み絶縁膜まで達するように伸びるように設定してい
る。その代り、ＭＯＳトランジスタのチャネル領域およ
びチャネル領域とボディへのコンタクトＣ間の領域やバ
イポーラトランジスタのコレクタ領域は、必要な不純物
をイオン注入などにより選択的に形成している。また、
外部コレクタへのコンタクトＣ（１）やＭＯＳトランジ
スタのボディーへのコンタクトＣ（２）は、予め、素子
分離形成時に形成しておいたＳＯＩ層掘り込み領域１４
０に対して形成している。掘り込み領域１４０の具体的
形成方法としては、素子分離時に、ＳＯＩ層１３６を完
全に分離する素子分離領域１０３に他に、ＳＯＩ１３６
の途中でエッチングを止めた状態で絶縁膜を埋め込むこ
とで形成できる。この時、ＭＯＳトランジスタの掘り下
げは、ソース・ドレインコンタクトの間で行うことで、
低抵抗でボディー電位を与えることが可能となる。この
ようにソース・ドレインのコンタクトを間引くパターン
であっても、少なくとも側壁絶縁膜のエッジとボディー
コンタクトの間にシリサイド膜などの低抵抗材料を形成
させることにより、駆動能力の劣化はほとんど生じない
様にできる。また、ボディコンタクトのための平面的な
面積の追加が不要であることから素子の微細化が可能で
ある。図中、Ｃ（３）はソース・ドレインコンタクト、
１３６Ｌは低濃度ＳＯＩ層、ＥＰはエミッタポリシリコ
ン、ＧＰはゲートポリシリコンである。その他、他の図
と同一の符号は同一の部材を表わしている。

【０１２２】（１７）実施例１７ 本形態は、図３０に示す様に、図２９の第１６の実施例
において、ＳＯＩ層１３６の膜厚を削減し、表面からの
拡散層あるいは、その空乏層が埋め込み絶縁膜まで達し
やすくするための構造例を示すものである。そのため、
掘り込み領域はＳＯＩ層の途中では止めずに通常の素子
分離１０３と同様に形成しておき、外部コレクタ拡散層
１１５やボディーへのＳＯＩ層の裏面側からコンタクト
をとるようにしている。このための方法として、埋め込
み絶縁膜１４２を一部除去し、選択成長タングステンや
サリサイドプロセスによるシリサイドなどの低抵抗材料
（埋め込み導電層）１４４を埋め込むことで抵抗を最小
にすることができる。図３０において、１１４′はコレ
クタ拡散層であり、このほか図２９と同等部材には同一
の符号を付している。

【０１２３】（１８）実施例１８ 本実施例では、図３１に示す様に、少なくともゲート電
極GPやエミッタ電極EPを形成する前に、SOI層１３６に
穴１４６を底に至らない途中まで形成し、その穴１４６
の側壁はシリコン窒化膜やシリコン酸化膜などによる側
壁保護膜１４８で保護する。この状態で、低部からSOI
層１３６をCDEなどにより等方的にエッチングすること
で、SOI層１３６表面から形成する外部ベース拡散層１
０７やソース・ドレイン拡散層１１１下のシリコンを除
去し、くり貫き領域１５０を形成している。くり貫き領
域は絶縁膜を埋め込むことで絶縁領域になるため、その
上の拡散層の拡散層容量を低減することが出来る。この
時、くり貫き領域１５０を絶縁膜ですべて埋め込まずに
例えばHeなどの不活性ガスなどシリコン酸化膜などの絶
縁膜よりも誘電率の低いガスによる空洞１５２を形成す
ることで、上記拡散層の寄生容量をさらに下げることが
可能となり、素子特性の向上が可能となる。また、外部
ベース拡散層１０７やソース・ドレイン拡散層１１１の
形成されるSOI層１３６表面には選択成長法などを用い
てシリコンやSiGeなどの半導体層の成長層を形成してお
り、この成長層が、くり貫き領域１５０を形成すること
で一端除去されてしまったSOI層同士を穴領域上で繋げ
るようにしている。これは、成長層が穴領域の両側から
乗り上げる様に成長し互いに接続されることで形成され
るが、これにより、外部ベースやソース・ドレインへの
コンタクトをパターン的には穴領域上に積層して形成可
能となり、パターン領域の縮小に対して有効である。こ
の後は、所望の方法で素子を形成していけば図３１の構
造が形成される。図３１において、１０７Ａは外部ベー
ス成長層、１１１Ａはソースドレイン成長層である。

【０１２４】（１９）実施例１９ 本形態は、図３２に示す様に、初期のＳＯＩ層１３６を
用いたソース・ドレインの寄生容量の小さいＭＯＳトラ
ンジスタＭＯＴを形成するとともに、このＳＯＩ層１３
６をそれぞれ所望の不純物により高濃度にドーピングさ
せて高濃度ＳＯＩ層１３６（１）とし、これらをバイポ
ーラトランジスタＢｉＴの外部コレクタやボディー制御
ＭＯＳトランジスタＢＭＯＴのボディー引き出し層とし
て用い、この表面に、それぞれの真性領域と、外部コレ
クタやボディー引き出し層からの引き出し領域とを、エ
ピ層１６２で形成している。また、さらに特にエピ層１
６２を用いた素子において、高濃度ＳＯＩ層１３６
（１）との距離を保ち耐圧劣化や寄生容量増大を最小に
するべく、外部ベース成長層ＯＢＧやソース・ドレイン
成長層ＳＤＧをシリコン選択成長技術などを用いて形成
し、拡散層をシャロウ化するとともに、エピ層１６２の
形成時に用いたマスク材（エピマスク／コンタクトスト
ッパ）１６４を、例えばシリコン窒化膜などにすること
で、シリコン選択成長層が、シリコン窒化膜上は、成長
がすすみやすい性質を用いて横方向への成長層の乗り上
げを確実にするとともに、本例のように、コンタクト開
口時のエッチングストッパとすることにより、仮に図示
したようにコンタクトが成長層からずれたとしても、下
部層へのショートなどの不良が発生しないようにしてい
る。本例では、種々の表示を低域寄生容量を保ちつつ且
つ微細化できる。

【０１２５】本発明の実施例１０〜１９によれば、以下
のような効果が得られる。即ち、ＭＯＳトランジスタの
ゲート電極材をラテラルバイポーラトランジスタの外部
ベースにも形成するようにしたので、ゲート電極形成と
外部電極形成のためのＳＯＩ層の掘り込みとを同一プロ
セスで形成することができる。これにより、ＭＯＳトラ
ンジスタプロセスとラテラルＢＪＴプロセスとを整合性
良く実現できる（第１０の実施例）。

【０１２６】また、エミッタとベースの拡散層形成に対
し、ＭＯＳのＬＤＤプロセスと逆の側壁絶縁膜プロセス
を用いるようにしたので、同一リソグラフィーによりエ
ミッタとベースの拡散層を形成できる（第１１の実施
例）。

【０１２７】また、ゲート電極と外部ベースの電極材
を、真性領域の形成後に置換することにより、シャロウ
な外部ベース拡散層のバイポーラトランジスタと高誘電
体膜を用いたＭＯＳトランジスタとを実現できる（第１
２、１３の実施例）。

【０１２８】また、上記の置換プロセスＭＯＳトランジ
スタのみに適用させた構成にすることで、ＭＯＳ部の比
較的厚いダミーゲート絶縁膜を外部ベース形成の掘り込
みエッチング時のエッチングストッパとすることが可能
となり、エッチングマージンが向上し、プロセスとして
も、シンプルなプロセスとなる（第１４の実施例）。

【０１２９】また、外部ベースとゲート電極部に、ソー
ス・ドレインやエミッタ・コレクタへのコンタクト材を
パターニングや埋め込みで残す様にすることにより、新
たな低抵抗材を導入すること無しに、外部ベースやゲー
ト電極の低抵抗化が可能となる（第１４、１５の実施
例）。

【０１３０】また、ＳＯＩ層の下部拡散層に届くＳＯＩ
層掘り込み領域を、縦型バイポーラトランジスタの外部
コレクタの引き出しや、ＭＯＳトランジスタのボディー
電位引き出しに用いるようにしたので、平面パターンを
増大せずに縦型バイポーラトランジスタやボディー制御
可能なＭＯＳトランジスタを構成できる（第１６、１
７、１８の実施例）。

【０１３１】また、この時、バイポーラトランジスタの
真性領域と外部ベース領域、ＭＯＳトランジスタのソー
ス・ドレイン領域とチャネル領域以外のＳＯＩ層の不純
物濃度を１０^１５ｃｍ^‐３程度以下に低減することで、
各拡散層以外の領域の空乏層を例えば埋め込み絶縁膜ま
で達する様に十分伸ばすことができ、寄生容量の低減が
行える（第１６、１７、１８の実施例）。

【０１３２】また、前記掘り込み領域を介して与える外
部コレクタやボディーへの電位を、埋め込み絶縁膜に接
していたＳＯＩ層の裏面を露出させ、ここにコンタクト
した導電層を介して与えるようにしたので、より薄いＳ
ＯＩ層を用いて、高性能な縦型バイポーラトランジスタ
やボディー制御ＭＯＳトランジスタを構成できる（第１
７、１８の実施例）。

【０１３３】また、表面からの拡散層の下部ＳＯＩ層を
選択的にエッチング除去する構造にしたので、寄生容量
を確実に削減できると共に、電気的にも確実に分離する
ことができる。また、さらに、前記ＳＯＩ層のエッチン
グ領域に空洞を形成することにより、寄生容量をさらに
低減することが可能となる（第１８の実施例）。

【０１３４】また、ＳＯＩ層を用いたソース・ドレイン
拡散層が埋め込み絶縁膜まで達するようなソース・ドレ
インの寄生容量の小さいＭＯＳトランジスタを形成する
とともに、このＳＯＩ層をそれぞれ所望の不純物により
高濃度にドーピングさせ、これらをバイポーラトランジ
スタの外部コレクタやＭＯＳトランジスタのボディー引
き出し層として用い、この表面に、それぞれの真性領域
と、外部コレクタやボディー引き出し層からの引き出し
領域とを、エピ層で形成し、さらに、高濃度ＳＯＩ層と
の距離を保ち耐圧劣化や寄生容量増大を最小にするべ
く、外部ベースやソース・ドレインなどの成長層をシリ
コン選択成長技術などを用いて形成して拡散層をシャロ
ウ化するとともに、エピ層の形成時に用いたマスク材
を、例えばシリコン窒化膜などにすることにより、横方
向への成長層の乗り上げを確実にできるとともに、コン
タクト開口時のエッチングストッパとすることによりコ
ンタクトが成長層から外れたとしても、下部層へのショ
ートなどの不良が発生しないようにできる。以上によ
り、高性能で微細な、ボディーを制御しないＭＯＳトラ
ンジスタと制御するＭＯＳトランジスタと縦型バイポー
ラトランジスタを同一チップに形成することができる。

【０１３５】上述の第１０〜１９の実施例は以下のよう
に１〜１４の発明として把握できる。

【０１３６】１．半導体基板と、前記半導体基板上に形
成されたＭＯＳトランジスタと、前記ＭＯＳトランジス
タのゲート電極材を、前記半導体基板上に、直接あるい
は他の導電体を介して、外部ベース電極として用いたラ
テラルバイポーラトランジスタと、を備えることを特徴
とする半導体装置。

【０１３７】２．前記ラテラルバイポーラトランジスタ
の前記外部ベースのコレクタ側の側壁にのみ側壁絶縁膜
を有することを特徴とする前記１に記載の半導体装置。

【０１３８】３．前記ラテラルバイポーラトランジスタ
の前記外部ベースと前記ＭＯＳトランジスタのソース・
ドレインとに自己整合的に設けられ、それぞれ異なる材
質のものとして構成された、外部ベース埋め込み膜と、
ゲート電極膜と、を有することを特徴とする前記１又は
２に記載の半導体装置。

【０１３９】４．前記外部ベース埋め込み膜及び前記ゲ
ート電極埋め込み膜として、ソース・ドレイン及びエミ
ッタ・コレクタへのいずれかに接続させる配線材を用い
ていることを特徴とする前記１乃至３の１つに記載の半
導体装置。

【０１４０】５．絶縁膜上に形成された半導体層と、前
記半導体層中に形成され、前記半導体層の表面には達し
ない拡散層と、前記半導体層の選択的エッチングにより
形成され、前記拡散層に達する、掘り込み領域と、を備
えることを特徴とする半導体装置。

【０１４１】６．絶縁膜上に形成された半導体層と、前
記半導体層の表面に接するように形成された拡散層と、
を備え、前記拡散層からの空乏層が前記絶縁膜に達する
ように形成されるように構成されていることを特徴とす
る半導体装置。

【０１４２】７．絶縁膜上に形成された半導体層と、エ
ッチングにより前記半導体層を通過して前記絶縁膜に形
成した第１の穴領域に、埋め込み形成された導電膜と、
を有することを特徴とする半導体装置。

【０１４３】８．絶縁膜上に形成された半導体層と、前
記半導体層の表面に形成した拡散層と、前記半導体層に
おいて、前記拡散層の下部を選択的にエッチング除去す
ることにより形成された第２の穴領域と、を有すること
を特徴とする半導体装置。

【０１４４】９．前記第２の穴を形成するためにエッチ
ング除去された前記半導体層を電気的に繋ぎ、前記エッ
チング除去された前記半導体層表面での穴を塞ぐように
形成された第１の半導体成長層を有することを特徴とす
る前記８の半導体装置。

【０１４５】１０．前記第１の半導体成長層上に電気的
に接続するように設けられたコンタクトを有することを
特徴とする前記９に記載の半導体装置。

【０１４６】１１．前記第１の穴及び前記第２の穴の少
なくとも一方に膜を埋め込み、この膜に間隙を備えさせ
たことを特徴とする前記７又は８に記載の半導体装置。

【０１４７】１２．半導体基板と、この半導体基板上
に、同一工程で形成され、且つ、前記半導体基板内への
伸びの異なる拡散層と、を備えることを特徴とする半導
体装置。

【０１４８】１３．半導体基板と、この半導体基板上に
所定の間隙で選択的に形成されたマスク材と、前記マス
ク材間に自己整合的に設けられた第２の半導体成長層
と、前記第２の半導体成長層と電気的に接続し、且つ、
前記マスク材に乗り上げるように形成された第３の半導
体成長層と、を有することを特徴とする半導体装置。

【０１４９】１４．前記第３の半導体成長層に対して設
けられた、前記マスク材上にも接続するようにされた、
コンタクトを有することを特徴とする前記１３に記載の
半導体装置。

【０１５０】（２０）実施例２０ 以下、別の実施例の素子の製造方法について、図３３〜
図３６を参照して説明する。

【０１５１】まず、図３３（ａ）に示すように、シリコ
ン基板（図示せず）、埋め込み酸化膜３０１、単結晶シ
リコン層３０２からなるＳＯＩ基板上に、通常用いられ
るＳＴＩ（Shallow-Trench-Isolation）素子分離法を用
いて素子分離を行い、表面を酸化膜３０５で覆われた素
子領域３０３と、酸化膜で形成された分離領域３０４と
を形成する。

【０１５２】次に、図３３（ｂ）に示すように、リソグ
ラフィによるレジストパターニングを利用して、イオン
注入により、ＮＭＯＳチャネル領域３０６、ＰＭＯＳチ
ャネル領域（図示せず）、バイポーラトランジスタのコ
レクタ領域３０７を形成する。さらに、表面の酸化膜３
０５をＨＦ系の溶液でエッチング除去した後、ダミーゲ
ート酸化膜３０８を形成する。その後、全面にアンドー
プのポリシリコン３０９及び窒化膜３１０を堆積し、リ
ソグラフィによるパターニングとＲＩＥ（Reactivr-Ion
-Etching）を用いて、ダミーゲート電極を形成する。

【０１５３】続いて、図３３（ｃ）に示すように、レジ
ストパターニングとイオン注入を用いて、ＮＭＯＳの低
濃度拡散層３１１、及びＰＭＯＳの低濃度拡散層（図示
せず）を形成する。さらに図示されているようなレジス
トパターンを用いて、Ｐ型のベース不純物領域３１２を
形成する。

【０１５４】次に、図３４（ａ）に示すように、ＬＰＣ
ＶＤ法を用いて窒化膜を堆積した後、ＲＩＥを用いて、
ダミーゲート（３０９）に側壁３１３を形成する。その
後、レジストパターニング及びイオン注入を用いて、Ｎ
ＭＯＳの高濃度拡散層３１４及びＮ型のコレクタ拡散層
３１６を同時に形成する。さらに図示されているような
レジストパターンを用いて、エミッタ拡散層３１５をイ
オン注入により形成する。その後、側壁３１３はエッチ
ング除去する。

【０１５５】次に、図３４（ｂ）に示すように、ＬＰＣ
ＶＤ法により酸化膜３１７を堆積させた後、ＣＭＰ（Ch
emical-Mechnical-Polishing）を用いて酸化膜３１７を
研磨し、ダミーゲート電極の窒化膜３１０を露出させ
る。

【０１５６】続いて、図３５（ａ）に示すように窒化膜
３１８をウェハー全面に堆積させた後、所定のフォトリ
ソグラフィによるパターニングと等方性ドライエッチン
グにより、レジスト開口部の窒化膜３１８及び窒化膜３
１０を除去する。さらに等方性エッチングによりポリシ
リコン３０９を、ＨＦ系の溶液によるエッチングで酸化
膜３０８を除去し、単結晶シリコン層３０２を露出させ
る。この露出されたシリコン層３０２の表面にＰ型にド
ープされた単結晶シリコン３１９を成長させる。単結晶
シリコン３１９表面にはＰ型のイオン注入により浅くて
高濃度な拡散層３２０を形成する。その後、熱酸化で単
結晶層３１９の表面に酸化膜３２１を形成する。

【０１５７】その後、図３５（ｂ）に示すように、熱燐
酸によりＭＯＳトランジスタ上の窒化膜３１８をエッチ
ング除去し、さらに等方性エッチングを用いてポリシリ
コン３０９を、ＨＦ系の溶液を用いて酸化膜３０８を除
去する。その後、窒化膜３２２を堆積し、図示されるよ
うなレジストパターンを用いて窒化膜３２２を所定の形
状に加工する。

【０１５８】続いて、図３５（ｃ）に示すように、ウェ
ハー全面にタングステン３２３を堆積した後、図３５
（ｄ）に示す様にＣＭＰを行うことによりダミーゲート
が配置されていた溝状の領域にのみをタングステン３２
３を残す。

【０１５９】次に、図３６（ａ）に示すように、全面に
層間絶縁膜３２４を堆積させた後、各電極へのコンタク
ト孔を開口し、Ｗ等の金属３２５を埋め込んだ後、Ａｌ
等の金属配線３２６を形成する。

【０１６０】以上の工程を経ることにより、ＭＯＳトラ
ンジスタ、及びパイポーラトランジスタとを同一ＳＯＩ
基板上に形成することが可能となる。

【０１６１】本実施例によれば、ＳＯＩ基板上にＭＯＳ
トランジスタ及びバイポーラトランジスタを形成する場
合、ダミーゲートを利用して、ＭＯＳトランジスタとバ
イポーラトランジスタを同時に形成できるので、全体の
製造工程数を削減することが可能となり、ひいては、製
造コストの削減を実現できる。また、バイポーラトラン
ジスタの形成において、ベース電極加工時のシリコンエ
ッチング工程がなくなるので素子特性のバラツキを減少
させることが可能となる。

【０１６２】即ち、以上、詳述したように本発明の実施
例２０によれば、ＳＯＩ基板上へＭＯＳトランジスタ及
びバイポーラトランジスタを形成する場合、それぞれの
トランジスタに対するプロセスの一部を共有化できるの
で、製造工程数を削減することが可能となり、ひいて
は、製造コストの削減を実現できる。また、バイポーラ
トランジスタに対しては、従来の製法で、高精度を要求
されていたベース電極加工のエッチングが不要になるの
で、素子特性のバラツキを抑制することができる。

【０１６３】（２１）実施例２１ 図４２（ａ）〜（ｄ）に、この実施例に係るＤＲＡＭセ
ルアレイの平面パターン図、そのＡ−Ａ′断面図、Ｂ−
Ｂ′断面図、Ｃ−Ｃ′断面図を示す。

【０１６４】図４２（ａ），（ｂ）からわかるように、
埋め込み絶縁膜（ＢＯＸ絶縁膜）５０１上のアレイ状の
島状シリコン（半導体層）５０２上にそれぞれメモリセ
ルトランジスタＭが形成されている。各メモリセルＭの
ソース・ドレイン拡散層５０９，５０９には、図４２
（ａ），（ｂ）からわかるように、蓄積電極コンタクト
部プラグ５１２′がコンタクト５１２され、ビット線コ
ンタクト部プラグ５１６′がコンタクト５１６されてい
る。前記プラグ５１２′の他端（上端）は蓄積電極５１
３にコンタクトしている。５１４はキャパシタ絶縁膜で
ある。前記プラグ５１６′の他端（上端）は、ビット線
５１７にコンタクトしている。前記絶縁膜５１４の上に
はプレート電極５１５が設けられている。前記メモリセ
ルＭにおける５０８はゲート電極、５０７はゲート絶縁
膜である。さらに、前記２つのプラグ５１２′，５１
６′のまわりには、層間絶縁膜５１１，５１１′が形成
されている。図４２（ｃ），（ｄ）からわかるように、
半導体層５０２のワード線方向の間には、絶縁材（埋め
込み材）５０６が埋め込まれている。さらに、図４２
（ｂ）からわかるように、半導体層５０２のビット線方
向の間には、絶縁膜（埋め込み材）５０４が埋め込まれ
ている。而して、半導体層５０２は、図４２（ｃ），
（ｄ）からわかるように、ボディ接続部５０５でワード
線方向に接続されている。このボディ接続部５０５は、
後述するように、一つの半導体層をエッチングして島状
の半導体層５０２を形成するときに、エッチングされず
に残存させた部分である。

【０１６５】以上の説明のもとに、この第２１実施例の
特徴部分についてさらにいえば以下の通りである。即
ち、各メモリセルＭを構成する島状シリコン５０２がア
レイ状に形成されている。島状シリコン５０２を形成す
るＳＯＩ層の厚さは、規格による適正動作条件での使用
状態において、ソース・ドレイン拡散層５０９からの空
乏層５１０の深さよりも厚く、その下部においてボディ
電位がワード線方向に沿った島状シリコン５０２間で接
続する厚さにされている。キャパシタ（蓄積電極）５１
３は単純形状のスタック型キャパシタとして示している
が、所望の構造を導入して構わない。

【０１６６】図４３〜図４５は、図４２の装置の製造方
法を示す。本発明の製造方法において重要な点の１つ
は、各メモリセルＭを構成する島状シリコン５０２をワ
ード線方向のみに接続させるようにする方法である。以
下に、この製造方法について説明する。

【０１６７】以下に、図４２の装置の製造方法について
図４３〜図４５を参照しながら説明する。

【０１６８】図４３に示すように加工される前の状態に
ついて説明すると、埋め込み絶縁膜（ＢＯＸ絶縁膜）５
０１上に、半導体層（ＳＯＩ層）５０２が形成されてい
る。この絶縁膜５０１上に、図４３（ｂ）〜（ｄ）から
わかるように、マスク材５０３をパターニングする。こ
の状態で異方性エッチングを行い、ＳＯＩ層５０２をＢ
ＯＸ絶縁膜５０１に達するまで加工する。これにより、
ＳＯＩ層５０２は、図４３（ｂ）からわかるように、ワ
ード線方向にライン状に加工される。この後、必要に応
じて、加工されたＳＯＩ層５０２間に耐エッチング性材
料としてレジスト等の埋め込み材５０４′を埋め込み、
エッチングして、ワード線方向に形成された溝の段差を
解消する。これにより、図４３の状態となる。

【０１６９】この後、図４４（ａ）に示すように、マス
ク材５０３をパターニングし、これをマスクとして異方
性エッチングを行う。このエッチングは前工程のエッチ
ングと異なり、埋め込み絶縁膜５０１に達しないように
して、図４４（ｃ），（ｄ）に示されるように、ボディ
接続部５０５を残存させる。このボディ接続部５０５に
より、図４４（ａ）からわかる島状（アレイ状）の半導
体層５０２は、同図（ｃ），（ｄ）に示されるように、
その底部において行方向につながることになる。この
後、上記半導体層５０２のビット線方向の溝に埋め込ん
でいたレジスト（埋め込み材）５０４′を除去する。次
いで、絶縁膜５０４，５０６を、半導体層５０２のワー
ド線方向及びビット線方向の両方の溝に埋め込む。次
に、マスク材５０３を除去する。

【０１７０】次に、図４５からわかるように、所定のプ
ロセスにより各島状の半導体層５０２にメモリセルトラ
ンジスタＭを形成する。即ち、ゲート絶縁膜５０７を介
してゲート電極５０８を形成し、さらにこれらの両側に
ソース・ドレイン拡散層５０９を形成する。

【０１７１】この後、前に説明した図４２からわかるよ
うに、所定のプロセスで、それぞれソース・ドレイン領
域５０９につながるスタック型キャパシタ（蓄積電極）
５１３、５１４，５１５及びビット線５１７を形成す
る。これにより、図４２の装置が得られる。

【０１７２】なお、変形例として、上述のプロセスにお
いて、種々のタイミングでイオン注入を行うことができ
る。例えば図４４に示す状態から、図４６に示すよう
に、ボディ接続部５０５の形成後に、イオン注入ＩＩを
行うことができる。ここで、このイオン注入ＩＩを高濃
度のドーピングとして行うと、特に図４６（ｃ），
（ｄ）からわかるように、ワード線方向へも拡散層が伸
びる。これにより、両側の拡散層同士が接続され、さら
にこの部分とワード線を導通させＤＴＭＯＳの構造とす
れば、ワード線の配線抵抗を有効に低減できる。

【０１７３】上述の実施例２１に係るＤＲＡＭでは、従
来ビット線方向に２セル毎に形成した素子領域を、１セ
ル毎としてビット線方向のボディ間を分離した。そし
て、セルトランジスタのソース・ドレイン拡散層、さら
にそれら拡散層から下方のボディへと伸びる空乏層の深
さよりも深くまでボディ層が存在するような厚いＳＯＩ
層を用いた。さらに、各セルはビット線方向において
は、完全にＳＯＩ層が分離され、ワード線方向において
は、各セルのセルトランジスタのボディ同士がソース・
ドレイン拡散層からの空乏層より下部のボディ領域にお
いて電気的に接続されるように構成されていることを１
つの特徴とする。

【０１７４】このような特徴に基づいて、以下のような
効果が得られる。即ち、上述のＤＲＡＭでは、各セルを
構成する島状ＳＯＩ層領域の底部に、ソース・ドレイン
拡散層やそれらから伸びる空乏層に邪魔されることにな
い中性領域としてのボディ領域が平面的に見て島状ＳＯ
Ｉ層領域全体に存在することになる。このため、ワード
線方向のボディの配線の幅としては島状ＳＯＩ層領域の
ビット線方向の幅全体を使って低抵抗化が出来る。ま
た、各セルの下部ボディ配線から上部のしきい値に影響
するチャネル直下のボディ領域までの抵抗についても、
素子領域全体の平面積を使って低抵抗化できることにな
る。また、この構造によれば、ボディ同士の接続は島状
シリコンの底部で行われているため、たとえばワード線
やビット線などとの容量結合も小さくできる。このた
め、ボディ配線の寄生容量を低減し、ボディ配線のＲＣ
遅延が小さくできる。このため、高速なＤＲＡＭ動作に
適した構成が与えられる。

【０１７５】後述の実施例２２においても、上記と同様
の効果が得られる。

【０１７６】（２２）実施例２２ 図４７に示した装置は、ビット線コンタクトの数を減ら
した例を示したものである。

【０１７７】即ち、図４２の装置においては、各メモリ
セルＭ毎にビット線５１７に対してプラグ５１６′によ
ってコンタクトをとっている。

【０１７８】これに対して、図４７の装置においては、
特に（ｂ）からわかるように、ビット線方向に隣り合う
２つのメモリセルの２つのソース・ドレイン拡散層５０
９を共通に１つのプラグ５１６′によってビット線５１
７に接続している。即ち、図４７（ｂ）において、導電
体５１８及びプラグ５１６′を介して、ソース・ドレイ
ン拡散層５０９がビット線５１７と接続している。これ
により、ビット線コンタクトの数が半減すると共に、素
子領域の面積も大幅に削減できる。

【０１７９】このような図４７の装置の製造方法につい
て、図４８，４９を参照しながら、簡単に説明する。

【０１８０】先ず、先に説明した図４３と同様にビット
線方向の素子分離を行なう。図４８（ｂ）のようにエッ
チング処理により埋め込み材５０４を、マスク５０３を
マスクにして後退させた後、全面にリンやひ素などの不
純物をドーピングした多結晶シリコンなどの導電体５１
８を図４８の行にビット線コンタクトプラグ５１６‘が
後で形成される領域に残すように形成する。より詳しく
説明すると、導電体５１８表面が全面においてマスク材
５０３の表面よりも高くなる程の厚さで全面的に堆積し
たのち、マスク材５０３をストッパにＣＭＰなどを用い
てエッチングすることで、マスク材５０３上の導電体５
１８を除去するとともに、残った導電体の表面の高さを
マスク材５０３の高さに揃える。その後、ＣＤＥ（Chem
ical DryEtching）法などにより導電体５１８をエッチ
ング後退させ、表面高さが半導体層５０２表面と同程度
になるように調節する。その後、マスク材５０３とレジ
ストパターンＲをマスクにして導電体５１８をエッチン
グしてビット線コンタクトプラグ５１６’形成領域にの
み残す。

【０１８１】この後、図４９に示すように、レジストＲ
を除去し、新たにワード線方向の素子分離を行なうレジ
ストパターンＲ‘を用いてビットマスク材５０３をエッ
チングし、さらに半導体層５０２と導電体５１８をエッ
チングパターニングする。その後、埋め込み材５０４’
を埋め込んで素子分離を完成した後、従来と同様の製法
により、トランジスタとキャパシタ、ビット線を形成し
ていくことで、図４７の実施例が出来上がる。

【０１８２】（２３）実施例２３ 図５０に示す実施例は、先述の図４２〜図４９までとは
別発明としての実施例であり、特に、メモリセル構造の
変形例として把握される。この実施例では、ワード線方
向に、島状の半導体層５０２をボディ接続するに当り、
これらの半導体層５０２下のサリサイド層又は金属層に
よって接続している。即ち、例えば、図５０（ｃ）から
わかるように、半導体層５０２はワード線方向には溝に
よって分離されている。この溝の下方に形成された末端
接続部５０５としてのサリサイド層又は金属層同士がつ
ながって、被数の半導体層５０２がワード線方向に接続
される。つまり、表面からの素子形成によって、素子領
域の底部を通過する低抵抗配線が形成されることにな
る。なお、この技術は、図５０の実施例以外にも、半導
体素子一般に適用できる配線技術として用いることもで
きる。

【０１８３】上述の実施例２３に係るＤＲＡＭでは、ワ
ード線方向にボディ間を接続する領域において、シリサ
イド膜や金属膜などＳｉよりも低抵抗な導電体を用いた
ことを特徴の１つとする。

【０１８４】このため、このＤＲＡＭにおいては、さら
にワード線方向の各セル間の接続にあたり、シリコンよ
りも低抵抗な導電体を用いることになり、ワード線方向
のボディ配線遅延をさらに低減できる。

【０１８５】（２４）実施例２４ 図５１に示される実施例は、先述の実施例２３の発明と
は別の発明として把握されるものである。

【０１８６】この実施例は、特に、図５１（ｃ）からわ
かるように、半導体層（島状シリコン）５０２のワード
線方向への接続は、半導体層５０２間に存する半導体層
５１９と、この層５１９の底部に接している裏面導電体
５２０によって行われている。この構造の製造に当って
は、埋め込み絶縁膜（ＢＯＸ絶縁膜）５０１の裏面に予
め裏面導電体５２０を形成しておく。この裏面導電体５
２０はビット線方向には半導体層５０２と自己整合的に
構成することもできる。この状態において、半導体層５
０２をワード線方向に分離すべく、途中までエッチング
して溝５３１を作る。この溝５３１の側壁間は互いに絶
縁されるものである。この溝５３１からさらに下方にエ
ッチングして前記裏面導電体５２０に達する溝５３２を
作り、露出した半導体層５０２の側面と裏面導電体５２
０を電気的に接続する導電体５１９を形成する。このと
き、埋め込み絶縁膜５０１に達する溝をビット線方向に
分離する溝と同時に形成することもできる。下側の溝５
３２内には、埋め込み又は選択成長によって導電体５１
９が形成されている。これにより、半導体層５０２はワ
ード線方向に接続されることになる。

【０１８７】上述の実施例２４に係るＤＲＡＭでは、ワ
ード線方向にＳｉよりも低抵抗な導電体５２０を分断さ
れることなく介在させたことを特徴の１つとする。

【０１８８】このＤＲＡＭでは、素子領域部でのボディ
配線の低減も可能となり、これにより、ボディ配線とし
て理想的な構成が実現できる。

【０１８９】後述の実施例２５，２６においても、上述
の効果が得られる。

【０１９０】（２５）実施例２５ 図５２の実施例が、図４２の実施例と異なるところは、
ワード線方向に並ぶ半導体層５０２のボディ接続抵抗を
低くしたところにある。図４２と異なるところを中心に
説明すれば以下の通りである。即ち、この実施例におい
ては、特に図５２（ｃ）からわかるように、ワード線方
向に並ぶ半導体層５０２を互いに接続するに当り、それ
らの層５０２の下側のボディ接続部５０５の他に、この
さらに下に裏面導電体５２０を各ワード線に対応させて
形成している。これにより、ある１つのワード線方向に
着目すれば、このワード線に沿って並ぶ半導体層５０２
は、ボディ接続部５０５とその下の裏面導電体５２０に
よってワード線方向に接続されることになり、接続抵抗
を低いものとすることができる。

【０１９１】上記裏面導電体５２０は、図４２の実施例
の装置を作る場合と同様にして素子（メモリセル）を形
成した後、裏面の支持基板ＳｕｂとＢＯＸ絶縁膜５０１
をエッチング除去し、そこにサリサイドや配線を形成す
ることによって得られる。

【０１９２】（２６）実施例２６ 図５３に示す実施例２６は、図５２に示す実施例２５の
変形例として把握される。即ち、図５２（ｃ）からわか
るように、実施例２５においては、半導体層５０２の下
方にボディ接続部５０５が残存形成されていた。これに
対し、図５３の実施例２６では、同図（ｃ）からわかる
ように、半導体層５０２をワード線方向に完全に分離し
ている。即ち、各半導体層５０２は完全に下側の埋め込
み絶縁膜５０１に達するまでエッチングされた独立的な
ものとして構成されている。而して、ワード線方向に並
ぶ半導体層５０２の相互接続は、この下に形成した裏面
導電層５２０によって行われている。この裏面導電層５
２０は、図５２の実施例２５と同様にして形成できる。

【０１９３】この実施例２６においては、図５３（ａ）
に示す半導体層（島状シリコン）５０２の形成は、１度
のリソグラフィ工程によって埋め込み絶縁膜５０１まで
エッチングすることによって行える。

【０１９４】（２７）実施例２７ 図５４はさらに異なる発明の実施例を示すものである。

【０１９５】この実施例は、上記各実施例で図示された
メモリセルの代わりに使用されるメモリセルの等価回路
を示すもので、１つのトランジスタに１つのキャパシタ
を接続しものではなく、２つのトランジスタＴに１つの
キャパシタＣを接続したものである。このトランジスタ
Ｔとしては、ゲートとボディが接続されたいわゆるＤＴ
ＭＯＳを用いている。トランジスタＴを２つ用いたこと
から、電荷量を２倍とすることができ、安定な動作を確
保できる。さらに、ＤＴＳＭＯＳを用いたことから、リ
ーク電流を低く抑えつつ、オン時のしきい値、書き込み
電圧、ゲート（ワード線）電圧を低いものとすることが
できる。

【０１９６】上述の実施例２７に係るＤＲＡＭでは、２
つのトランジスタと１つのキャパシタとから成るものを
用い、かつ、トランジスタとしてはゲートとボディとが
接続されたいわゆるＤＴＭＯＳを用いている。

【０１９７】このような、ゲートとボディとを同一電位
で制御するＤＴＭＯＳでは、ゲート電位がオン状態のと
きボディの電位はしきい値を低下させ、オフ状態ではし
きい値を高くするボディ電位が実現できる。しかしなが
ら、ボディ電位が高く成り過ぎると、ソース・ドレイン
との間の接合が順方向にリークをもたらす問題があり、
実際上は、オン時のボディ電位（従ってオン時のゲート
電位）は０．５Ｖ程度までしか高く出来ず、キャパシタ
へ書き込める高電位も０．５Ｖ程度に限られてしまって
いた。このため、キャパシタへ蓄える電荷量が低下し、
安定なセル動作は困難であった。しかしながら、セル構
成を２つのトランジスタと１つのキャパシタによる構成
を採用することにより、電荷量を従来の２倍にできるた
め、低電圧化を行ってもセル動作上の問題を解消するこ
とが可能とすることができる。

【０１９８】また、上述のように、ＳＯＩ構造を用いた
ＤＲＡＭあるいはその他集積回路の製造方法として、裏
面配線を用いることで同一サンプルを用いて他用途への
短期の対応を持たせることを特徴の１つとしている。す
なわち、これまで述べてきたように、ＳＯＩ素子、特に
ＭＯＳトランジスタを用いた集積回路では、ＭＯＳトラ
ンジスタのしきい値がボディ電位の制御方法によって変
化するため、同一のサンプルであっても、最後に裏面配
線などを用いてボディの与え方を変えることで、動作電
圧、消費電力、スピード、などのチップの性能仕様を変
えることが可能となる。集積回路の高集積化に伴って、
配線の層数は世代毎に増大していき、近い将来１０層も
の配線を用いることが予想される。これは、開発の効
率、製造期間の短縮化、顧客ニーズの変化に向けた対応
という意味で、好ましい方向ではない。また、実際、た
とえばボディ電位の与え方や論理回路の構成を決めるい
わゆるローカル配線は最下層を用いるため、従来の多層
配線を積み上げていく方法では、開発や顧客ニーズにあ
った仕様や論理などの変更のためには、最下層に戻って
のサンプル作製からの対応になってしまっていた。しか
しながら、裏面配線を用いるようにしたので、例えば、
上記ＤＲＡＭの場合も、裏面配線の仕方でボディ電位を
一定に定める用途にしたり、ワード線毎、あるいはセル
アレイブロック毎に制御するなど、自由に変更すること
が可能となり、多層配線で作製した同一サンプルから、
裏面配線だけで多用途への展開が短期に可能となる。

【０１９９】

【発明の効果】以上述べたように、本発明によれば、従
来のトランジスタの製造のためのパターン変更の必要性
がなく、素子面積も小さくでき、性能の劣化も防げ、さ
らに、製造工程をも減少できる。さらに、本発明のプロ
セスによって低コストでＢｉＣＭＯＳを製造することが
できる。さらに、本発明によれば、ワード線の配線抵抗
を低くできる。

【図面の簡単な説明】

【図１】本発明の実施例１によるボディー制御ＳＯＩＭ
ＯＳトランジスタの平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図。

【図２】図１のトランジスタの製造工程図で、平面パタ
ーン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図，Ｃ−
Ｃ′線断面図。

【図３】図１のトランジスタの製造工程図で、平面パタ
ーン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図。

【図４】図１のトランジスタの製造工程図で、平面パタ
ーン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図。

【図５】図１のトランジスタの製造工程図で、平面パタ
ーン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図。

【図６】図１のトランジスタの製造工程図で、平面パタ
ーン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図。

【図７】本発明の実施例２としてのＤＴＭＯＳの平面パ
ターン図、Ａ−Ａ′線断面図。

【図８】本発明の実施例３の共通ボディＭＯＳトランジ
スタとＤＴＭＯＳの平面パターン図、Ａ−Ａ′線断面
図。

【図９】図８のＤＴＭＯＳの製造工程を示す平面パター
ン図、Ａ−Ａ′線断面図。

【図１０】本発明の実施例４の共通ボディーＭＯＳトラ
ンジスタとＢＪＴの平面パターン図、Ａ−Ａ′線断面
図。

【図１１】本発明の実施例５のボディー制御ＤＲＡＭセ
ルアレイの平面パターン図、Ａ−Ａ′線断面図。

【図１２】本発明の実施例６の低寄生容量による共通ボ
ディーＭＯＳトランジスタとＢＪＴの平面パターン図、
Ａ−Ａ′線断面図。

【図１３】本発明の実施例７の裏面ボディー電極を備え
たＤＲＡＭセルアレイの断面図、それを反転した状態で
の製造工程断面図。

【図１４】本発明の実施例８の裏面ボディー電極を備え
たＤＲＡＭセルアレイの断面図、それを反転した状態で
の製造工程断面図。

【図１５】本発明の実施例９の裏面配線を備えたＤＴＭ
ＯＳトランスファーゲートを有するＤＲＡＭセルアレイ
の平面パターン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面
図。

【図１６】実施例１０の半導体装置の平面図とそのＡ−
Ａ′線断面図。

【図１７】実施例１０の製造方法の断面図。

【図１８】実施例１０の製造方法の断面図。

【図１９】実施例１０の製造方法の断面図。

【図２０】実施例１０の製造方法の断面図。

【図２１】実施例１１の半導体装置とその製造方法の断
面図。

【図２２】実施例１２の半導体装置とその製造方法の断
面図。

【図２３】実施例１２の半導体装置とその製造方法の断
面図。

【図２４】実施例１３の半導体装置とその製造方法の断
面図。

【図２５】実施例１４の半導体装置とその製造方法の断
面図。

【図２６】実施例１４の半導体装置とその製造方法の断
面図。

【図２７】実施例１５の半導体装置とその製造方法の断
面図。

【図２８】実施例１５の半導体装置とその製造方法の断
面図。

【図２９】実施例１６の半導体装置とその製造方法の断
面図。

【図３０】実施例１７の半導体装置の平面図及びそのＡ
−Ａ′線断面図。

【図３１】実施例１８の半導体装置の平面図及びそのＡ
−Ａ′線断面図。

【図３２】実施例１９の半導体装置の平面図及びそのＡ
−Ａ′線断面図。

【図３３】実施例２０に関わる、ＢｉＣＭＯＳ型集積回
路の製造工程を示す断面図。

【図３４】実施例２０に関わる、ＢｉＣＭＯＳ型集積回
路の製造工程を示す断面図。

【図３５】実施例２０に関わる、ＢｉＣＭＯＳ型集積回
路の製造工程を示す断面図。

【図３６】実施例２０に関わる、ＢｉＣＭＯＳ型集積回
路の製造工程を示す断面図。

【図３７】従来のバルクＭＯＳトランジスタとボディー
制御ＳＯＩＭＯＳトランジスタの要部を示す平面パター
ン図。

【図３８】従来例に関わる、ＢｉＣＭＯＳ型集積回路の
製造工程を示す断面図。

【図３９】従来例に関わる、ＢｉＣＭＯＳ型集積回路の
製造工程を示す断面図。

【図４０】従来例に関わる、ＢｉＣＭＯＳ型集積回路の
製造工程を示す断面図。

【図４１】従来例に関わる、ＢｉＣＭＯＳ型集積回路の
製造工程を示す断面図。

【図４２】実施例２１によるＤＲＡＭメモリセルの平面
パターン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図，Ｃ
−Ｃ′線断面図。

【図４３】実施例２１によるＤＲＡＭメモリセルの製造
工程の１つにおける平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図，Ｃ−Ｃ′線断面図。

【図４４】実施例２１によるＤＲＡＭメモリセルの製造
工程の１つにおける平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図，Ｃ−Ｃ′線断面図。

【図４５】実施例２１によるＤＲＡＭメモリセルの製造
工程の１つにおける平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図，Ｃ−Ｃ′線断面図。

【図４６】実施例２１によるＤＲＡＭメモリセルの製造
工程の１つにおける平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図，Ｃ−Ｃ′線断面図。

【図４７】実施例２２によるＤＲＡＭメモリセルにおけ
る平面パターン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面
図，Ｃ−Ｃ′線断面図。

【図４８】実施例２２によるＤＲＡＭメモリセルの製造
工程の１つにおける平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図，Ｃ−Ｃ′線断面図。

【図４９】実施例２２によるＤＲＡＭメモリセルの製造
工程の１つにおける平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図，Ｃ−Ｃ′線断面図。

【図５０】実施例２３によるＤＲＡＭメモリセルの平面
パターン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図，Ｃ
−Ｃ′線断面図。

【図５１】実施例２４によるＤＲＡＭメモリセルの平面
パターン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図，Ｃ
−Ｃ′線断面図。

【図５２】実施例２５によるＤＲＡＭメモリセルの平面
パターン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図，Ｃ
−Ｃ′線断面図。

【図５３】実施例２６によるＤＲＡＭメモリセルの平面
パターン図、Ａ−Ａ′線断面図、Ｂ−Ｂ′線断面図，Ｃ
−Ｃ′線断面図。

【図５４】実施例２７によるＤＲＡＭメモリセルの多価
回路図。

【符号の説明】

１ 埋め込み絶縁膜 ２ 半導体層 ３ 素子領域 ３ｍａｓｋ 素子領域形成用マスク材 ４ａ、４ｂ ボディー電位引き出し用高濃度拡散層 ４ｂｏｄｙ ボディー拡散層 ４ＳＤ１ 低濃度ソース・ドレイン拡散層 ４ＳＤ２ 高濃度ソース・ドレイン拡散層 ４ｅｍｉｔｔｅｒ エミッタ拡散層 ４ｂａｓｅ１ 真性ベース拡散層 ４ｂａｓｅ２ 外部ベース拡散層 ４ｃｏｌｌｅｃｔｏｒ コレクタ拡散層 ４ｃ、４ｄ 高濃度コレクタ拡散層 ５ 側壁絶縁膜 ６ ボディー引き出し領域 ７ 素子分離埋め込み絶縁膜 ８ ゲート絶縁膜 ９ ゲート電極 ９ｅｍｉｔｔｅｒ エミッタ電極 １０ ゲート側壁絶縁膜 １１、１１′、１１″ 層間絶縁膜 １２ 第１層コンタクト １２′ ゲート電極とボディー同時繋ぎ用コンタクト １２ＳＮ 蓄積電極用コンタクト １２ＢＬ ビット線用コンタクト １２ｂｏｄｙ ボディーコンタクト １２ｅｍｉｔｔｅｒ エミッタコンタクト １２ｂａｃｋ、１２ｂａｃｋ１、１２ｂａｃｋ２ 裏面
コンタクト １３ 第１配線 １３ＢＬ ビット線 １３ｂｏｄｙ ボディー電位用配線 １３ｂａｃｋ 裏面膜 １４ 蓄積電極 １５ プレート電極 １６ 第２層コンタクト １７ 第２配線 １８ ＳＯＮ技術による内部空洞領域 １０１ 絶縁膜 １０２ 半導体層 １０３ 素子分離 １０４ ゲート絶縁膜 １０５ ゲート電極 １０６ ベース引き出し電極 １０７ 外部ベース拡散層 １０８ ベース拡散層 １０９ ＬＤＤ拡散層 １１０ 側壁膜 １１１ ソース・ドレイン拡散層 １１２ エミッタ拡散層 １１３ エミッタ引き出し電極 １１４ コレクタ拡散層 １１５ 外部コレクタ拡散層 １１６ 高濃度拡散層 １１７ シリサイド １１８ 層間絶縁膜 １１９ コンタクト １２０ 配線 ３０１ 埋め込み酸化膜 ３０２ 単結晶シリコン層 ３０３ 素子領域 ３０４ 分離領域 ３０５ 酸化膜 ３０６ ＮＭＯＳチャネル領域 ３０７ コレクタ低濃度不純物領域 ３０８ ゲート酸化膜 ３０９ ポリシリコン ３１０ 窒化膜 ３１１ ＮＭＯＳ低濃度不純物領域 ３１２ ベース不純物領域 ３１３ 窒化膜側壁 ３１４ ＮＭＯＳ高濃度拡散層 ３１５ エミッタ拡散層 ３１６ コレクタ高濃度拡散層 ３１７ 酸化膜 ３１８ 窒化膜 ３１９ Ｐ型単結晶シリコン ３２０ Ｐ型高濃度不純物層 ３２１ 酸化膜 ３２２ 窒化膜 ３２３ タングステン ３２４ 層間絶縁膜 ３２５ タングステン ３２６ 配線金属 ５０１ 埋め込み絶縁膜（ＢＯＸ絶縁膜） ５０２ 半導体層 ５０３ マスク材 ５０４ 埋め込み材 ５０５ ボディ接続部 ５０６ 埋め込み材 ５０７ ゲート絶縁膜 ５０８ ゲート電極 ５０９ ソース・ドレイン拡散層 ５１０ ソース・ドレイン拡散層からの空乏層 ５１１ 層間絶縁膜 ５１２ 蓄積電極コンタクト ５１２′ 蓄積電極コンタクト部プラグ ５１３ 蓄積電極 ５１４ キャパシタ絶縁膜 ５１５ プレート電極 ５１６ ビット線コンタクト ５１６′ ビット線コンタクト部プラグ ５１７ ビット線 ５１８ 導電体 ５１９ 導電体 ５２０ 裏面導電体

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 27/06 ３２１Ｅ ５Ｆ０８３ 21/8234 27/08 １０２Ａ ５Ｆ１１０ 27/088 27/10 ６７１Ｃ 27/08 ３３１ 29/50 Ｂ 27/108 29/62 Ｇ 21/8242 29/72 29/417 29/78 ６１３Ｂ 29/43 ６１３Ｚ 21/331 ６２６Ｃ 29/73 (72)発明者 川 中 繁 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 AA09 BB01 BB02 BB18 BB40 CC01 CC05 DD03 DD92 FF02 GG09 GG14 GG15 HH16 5F003 AP05 AZ03 BA11 BA27 BB02 BB05 BB06 BB07 BB08 BC00 BC02 BC08 BE07 BG03 BH06 BH07 BH18 BJ15 BJ20 BN01 BP00 BP06 BP33 BP94 BS08 5F033 GG03 HH08 HH19 JJ01 JJ19 MM01 MM02 MM12 MM30 NN12 NN39 VV06 XX08 XX22 5F048 AA01 AA09 AA10 AB01 AC05 AC07 AC10 BA09 BA16 BB05 BB11 BC06 BC11 BD04 BE09 BF03 BF06 BF11 BF15 BF16 BF17 BG07 BG14 CA04 CA07 CA14 CA15 DA13 DA25 5F082 AA08 AA25 BA06 BA11 BA21 BA47 BA50 BC03 BC09 BC15 DA03 DA10 EA24 5F083 AD22 EP00 FR00 GA02 GA06 JA32 KA01 KA05 PR03 PR40 5F110 AA04 AA14 AA15 BB04 BB06 BB20 CC02 EE05 EE09 EE31 GG02 GG12 GG60 HJ01 HJ13 HK05 HK08 HK09 HL03 HL04 HL11 HM15 NN02 NN71 QQ08 QQ11 QQ19

Claims (19)

【特許請求の範囲】
1. 【請求項１】絶縁膜上に半導体層を形成し、この半導体
   層に任意数の半導体素子を形成した半導体装置であっ
   て、 前記半導体層は、前記半導体素子を形成するための素子
   領域と、この素子領域に対して一体に自己整合的に形成
   された、この素子領域よりも薄い薄膜半導体膜としての
   電位引き出し領域と、を有することを特徴とする半導体
   装置。
2. 【請求項２】前記半導体素子のうち隣り合うものにおけ
   る前記電位引き出し領域同士が電気的に接続されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記半導体素子は、ＭＯＳトランジスタ及
   びバイポーラトランジスタのいずれかであり、前記電位
   引き出し領域は、ＭＯＳトランジスタの場合はボディー
   電位引き出し領域として、バイポーラトランジスタの場
   合はコレクタ電位引き出し領域として、構成されている
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 【請求項４】絶縁膜上に半導体層を形成し、この半導体
   層に任意数の半導体素子を形成した半導体装置であっ
   て、 前記半導体素子は、各端子となる部分にコンタクトをと
   るために前記半導体層の表面に形成した拡散層を有し、
   この拡散層と前記絶縁膜との間に前記半導体層がくり抜
   かれた状態の空洞が形成されていることを特徴とする半
   導体装置。
5. 【請求項５】前記電位引き出し領域には、電位を与える
   ためのコンタクトが形成されていることを特徴とする請
   求項１乃至４の１つに記載の半導体装置。
6. 【請求項６】前記隣り合う一対の半導体素子の一方にお
   ける素子領域にはコンタクトが設けられており、このコ
   ンタクトと他方の半導体素子の電位引き出し領域とが電
   気的に接続されていることを特徴とする請求項２に記載
   の半導体装置。
7. 【請求項７】前記絶縁膜の一部が除去され、その部分に
   前記絶縁膜よりも熱伝導率の高い高熱伝導率膜を前記半
   導体膜に接するように設けたことを特徴とする請求項１
   乃至６の１つに記載の半導体装置。
8. 【請求項８】前記絶縁膜の一部が除去され、その部分に
   前記絶縁膜よりも電気抵抗が低い低抵抗膜を前記半導体
   膜に接するように設けたことを特徴とする請求項１乃至
   ６の１つに記載の半導体装置。
9. 【請求項９】絶縁膜上に半導体層を形成し、この半導体
   層に任意数の半導体素子を形成した半導体装置であっ
   て、 前記半導体層は、半導体素子を形成するための素子領域
   を有し、この素子領域がアレイ状に並んだ互いに独立な
   複数の島状の半導体に形成され、 前記島状半導体のそれぞれに対して、前記絶縁膜をエッ
   チングしてコンタクトが形成されていることを特徴とす
   る半導体装置。
10. 【請求項１０】前記各半導体素子毎に形成された前記コ
    ンタクトを互いに接続する配線を有することを特徴とす
    る請求項９に記載の半導体装置。
11. 【請求項１１】前記アレイ状の複数の島状の半導体に形
    成された半導体素子は、ゲート電極としてのワード線を
    有し、このワード線に対してコンタクトにより前記配線
    が接続されていることを特徴とする請求項１０に記載の
    半導体装置。
12. 【請求項１２】絶縁膜上の半導体層を、１つの半導体素
    子を作るための中央の素子領域膜として残し、プレ電位
    引き出し領域としてその周囲の部分を厚さの途中までエ
    ッチングする工程と、 これらの全面に埋設した膜を異方性エッチングにより、
    前記プレ電位引き出し領域上にこれよりも幅狭のものと
    して、且つ前記素子領域の側壁にマスクとして残す工程
    と、 前記マスクを用いて前記半導体膜における前記プレ電位
    引き出し領域の前記マスクからはみ出した部分をエッチ
    ングして、電位引き出し領域を形成する工程と、ことを
    特徴とする半導体装置の製造方法。
13. 【請求項１３】半導体基板と、 前記半導体基板上に形成されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタのゲート電極材を、前記半導体
    基板上に、直接あるいは他の導電体を介して、外部ベー
    ス電極として用いたラテラルバイポーラトランジスタ
    と、を備えることを特徴とする半導体装置。
14. 【請求項１４】絶縁膜上に形成された半導体層と、 前記半導体層中に形成され、前記半導体層中の前記絶縁
    膜表面との間に形成された拡散層と、 前記半導体層の選択的エッチングにより前記素子領域内
    に形成され、前記拡散層に達する、掘り込み領域と、を
    備え、この掘り込み領域内に引き出し領域が形成されて
    いることを特徴とする半導体装置。
15. 【請求項１５】埋め込み絶縁膜を有するＳＯＩ基板上
    に、ポリシリコン及び窒化膜からなるダミーゲートを形
    成する工程と、 前記ダミーゲートをマスクとしてＭＯＳ型トランジスタ
    のソース、及びドレイン不純物領域を形成する工程と、 前記ダミーゲートをマスクとして横型バイポーラトラン
    ジスタのベース不純物領域及びエミッタ不純物領域を形
    成する工程と、 全面に酸化膜を堆積し研磨処理を行うことにより、前記
    ダミーゲートを構成する窒化膜の表面を露出させる工程
    と、 バイポーラトランジスタ領域内のダミーゲートをエッチ
    ング除去し、その開口部にベース引き出し電極となる単
    結晶シリコンを成長させる工程と、 ＭＯＳトランジスタ領域内のダミーゲートをエッチング
    除去し、その開口部にゲート絶縁膜を形成する工程と、 バイポーラトランジスタ上の前記ゲート絶縁膜を除去す
    る工程と、 全面に金属を堆積し研磨処理を行うことにより、前記ダ
    ミーゲートにより形成された溝部にのみ金属を配置する
    工程、とを含むことを特徴とする半導体装置の製造方
    法。
16. 【請求項１６】ワード線方向及びビット線方向にアレイ
    状に配置された複数のメモリセルからなる半導体装置で
    あって、 前記各メモリセルは、絶縁膜上に形成した半導体層から
    なるアレイ状に並んだ島状の半導体に形成したトランジ
    スタとキャパシタを少なくとも有し、 前記島状の半導体のうち前記ワード線方向に並んだもの
    が、その底部で導電体によって互いに電気的に接続され
    ていることを特徴とする半導体装置。
17. 【請求項１７】前記導電体は、シリサイド膜、金属膜、
    不純物イオンの導入された半導体膜のいずれかから形成
    されていることを特徴とする請求項１６記載の半導体装
    置。
18. 【請求項１８】前記導電体は、前記複数のメモリセルの
    前記島状の半導体の下方に、連続するものとして形成さ
    れたものであることを特徴とする請求項１６記載の半導
    体装置。
19. 【請求項１９】前記トランジスタはゲート電極とボディ
    としての前記島状の半導体とが電気的に接続されている
    ことを特徴とする請求項１６に記載の半導体装置。