JP4083468B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶回路を含む半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話、ＤＶＤ等に搭載する高速低消費電力ＬＳＩの要求が高まり、それに対応するために、ロジックデバイスと半導体記憶装置とを１チップに混載できるＣＭＯＳプロセス開発が強く望まれている。このような半導体集積回路装置においてＣＭＯＳロジック回路部は高速性能が要求されるので、ＣＭＯＳデバイスはゲート長の縮小化、およびゲート絶縁膜の薄膜化で対応してきた。
【０００３】
以下に図５から図７を参照しながら、プレーナー型電極構造を有する、すなわちプレーナー型メモリーセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ｐＲＡＭという）記憶装置を有する従来の半導体装置の製造方法を説明する。
【０００４】
図５は、ＮＭＯＳ，ＰＭＯＳトランジスタとｐＲＡＭ記憶装置のメモリーセルが形成されるべき箇所を示した工程断面図である。
【０００５】
まず、図５（ａ）に示すようにｐ型シリコン基板３００に、半導体素子間を絶縁するための浅い（〜３００ｎｍ程度）溝３０１（ＳＴＩ、ｓｈａｌｌｏｗ ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成し、溝を絶縁膜例えば酸化膜で埋め込む。次に、図５（ｂ）、（ｃ）に示すようにＰＭＯＳトランジスタを形成するためのＮｗｅｌｌ領域３０３（１×１０15ｃｍ-3程度）、及びＮＭＯＳトランジスタを形成するためのＰｗｅｌｌ領域３０４（１×１０15ｃｍ-3程度）をそれぞれレジスト３９０あるいは３９１をマスクとし、イオン注入技術を用いて形成する。次に図６（ａ）に示すように薄いゲート絶縁膜３１０を、半導体基板全面に例えば、ＮＯ／Ｏ2 の混合ガスを用いて２．０ｎｍ〜３．０ｎｍ程度の厚さに形成する。その後、ノンドープの多結晶シリコン３１１を〜２５０ｎｍ程度の厚さに形成する。
【０００６】
その後、ゲートの低抵抗化等を目的としてゲート電極に不純物注入を行うのであるが、図６（ｂ）に示すようにフォトリソグラフィ技術を用い、Ｐｗｅｌｌ領域３０４にレジスト３９２を形成して、Ｎｗｅｌｌ領域の多結晶シリコン３１２にボロンを注入する（〜５ｋｅＶ、３．０×１０15ｃｍ-2程度）。その結果、ＰＭＯＳトランジスタ形成領域、ｐＲＡＭのメモリセルプレートを形成する領域の多結晶シリコン膜がＰ型となる。次に、図６（ｃ）に示すようにレジスト３９２を除去してフォトリソグラフィ技術を用い、Ｎｗｅｌｌ領域３０３にレジスト３９４を形成して、Ｐｗｅｌｌ領域３０４の多結晶シリコン中にリンを注入する（〜１５ｋｅＶ、５．０×１０15ｃｍ-2程度）。その結果将来、ＮＭＯＳトランジスタ等の形成領域の多結晶シリコンがＮ型となる。
【０００７】
次に、図７（ａ）に示すように、レジスト３９４を除去してフォトリソグラフィ技術及び多結晶シリコンのドライエッチング技術を用いて、所望の箇所にゲート電極パターンを形成する。その後、フォトリソグラフィ技術を用いてＮＭＯＳトランジスタ形成領域にレジスト３９５を形成し、ＰＭＯＳトランジスタ形成領域にボロンを注入（〜５ｋｅＶ、２．０×１０15ｃｍ-2程度）し、ソースドレイン３３１を形成する。この際、ＰＭＯＳトランジスタ領域のゲート電極すなわち、ＰＭＯＳトランジスタのゲート３３０及びｐＲＡＭのメモリセルプレート３２０にも不純物がボロンが追加注入される。すなわち、ゲート電極３３０とセルプレート３２０には図６（ｂ）の工程で行ったゲート注入と、図７（ａ）のソースドレイン注入のボロンが導入される（合計 ５．０×１０15ｃｍ-2程度。）
次に図７（ｂ）に示すように、レジスト３９５を除去して、フォトリソグラフィ技術を用いてＰＭＯＳトランジスタ領域にレジスト３９６を形成してＮＭＯＳトランジスタ領域にリンを注入（〜１５ｋｅＶ、３．０×１０15ｃｍ-2程度）し、ソースドレイン３３２を形成する。この際、ＮＭＯＳトランジスタ領域のゲート電極３３３にもリンが注入される。すなわち、ゲート電極には図６（ｃ）の工程のゲート注入と図７（ｂ）のソースドレイン注入の合わせたリンが注入されることになる（合計 ８．０×１０15ｃｍ-2程度）。
【０００８】
その後図７（ｃ）に示すようにＣＶＤ法を用いて、ウエハ全面にＢＰＳＧ膜を形成し層間絶縁膜３４０を形成する。その後、フォトリソグラフィ技術及びドライエッチング技術を用いてソース、ドレイン及びゲート電極とＡｌ電極との接続孔３５０を形成し、その後Ｗ等を接続孔３５０に埋め込み、その後、Ａｌ／Ｃｕ膜を全面にスパッタリングで形成し、フォトリソグラフィ技術及びドライエッチング技術を用いてＡｌ電極パターン３５１を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような従来の製造方法では、高速動作が必要なロジック系回路と、記憶データの実体としての電荷を、セルプレート電極３２０を含む容量に保持したいｐＲＡＭ（プレーナ型メモリー）等、半導体記憶装置が同じ膜厚のゲート絶縁膜３１０を使用することになるので、それぞれの回路に最適なゲート絶縁膜厚にすることができなく、どちらかの性能を犠牲にしなければならなかった。
【００１０】
すなわち、ゲート絶縁膜３１０は、ロジック回路では限界まで薄膜化を行いたいが、一方半導体記憶装置は、できるだけ大きな蓄積容量が必要なため、容量絶縁膜として薄膜化は必要であるが、薄膜化しすぎると絶縁膜を通したリーク電流が大きくなり、蓄積電荷保持時間の劣化を引き起こすので、ある程度の厚膜化を必要とした。従ってロジック回路とｐＲＡＭのそれぞれについて最適なゲート絶縁膜厚にすることが困難であった。
【００１１】
本発明は、以上のような従来の課題を解消するもので、例えばロジック回路とｐＲＡＭを混載する場合、前者の絶縁膜を薄膜化し後者を厚膜化し、それぞれについて最適なゲート絶縁膜厚にすることが可能な半導体装置およびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体装置は、半導体基板上に形成された絶縁膜を介して形成されたトランジスタの少なくとも半導体材料膜からなるゲート電極と、前記半導体基板上に前記絶縁膜を介して形成された少なくとも前記半導体材料膜からなる容量電極とを有し、前記容量電極中の不純物濃度は、前記ゲート電極中の不純物濃度よりも少なく、かつ前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度であることを特徴とする。
【００１３】
請求項１記載の半導体装置によれば、電極内部が空乏化すると見かけ上絶縁膜厚が大きくなるので、空乏化する不純物濃度を調整することにより、絶縁膜厚を制御可能となる。したがって、例えば冶金学的なゲート絶縁膜はトランジスタのゲート絶縁膜と半導体記憶装置の容量絶縁膜とが同じ、すなわち同じ膜厚の絶縁膜を形成しても、ゲート電極および容量電極にイオン注入などを用いて行う不純物導入量が異なるために、電気特性的には異なる膜厚の絶縁膜として振る舞うようにすることが出来る。
【００１４】
このため、トランジスタのゲート電極不純物量とセルプレート電極の不純物量を調整することにより、ロジック回路のゲート電極は空乏化させず、ｐＲＡＭのゲート電極を空乏化させることにより、ロジック回路デバイスよりｐＲＡＭのゲート絶縁膜を電気的に厚膜に形成できる。その結果、ロジックデバイスは高速化が可能で、一方ｐＲＡＭは電荷保持特性に優れたデバイスを容易に提供でき、発明の効果は非常に大きい。
【００１５】
請求項２記載の半導体装置は、請求項１に記載の半導体装置において、前記容量電極は、半導体記憶装置の容量電極であることを特徴とする。
【００１６】
請求項２記載の半導体装置によれば、請求項１と同様な効果がある。
【００１９】
請求項３記載の半導体装置は、請求項２に記載の半導体装置において、前記容量電極に導入される不純物量は１．０×１０１５ｃｍ−２〜３．０×１０１５ｃｍ−２であることを特徴とする。
【００２０】
請求項３記載の半導体装置によれば、請求項２と同様な効果がある。
【００２１】
請求項４記載の半導体装置の製造方法は、半導体基板上に絶縁膜および少なくとも半導体膜を順次形成する工程と、容量電極を形成すべき領域以外の第１の領域における前記半導体膜に第１の不純物量で不純物を選択的に導入する工程と、前記容量電極を形成すべき第２の領域に前記第１の不純物量よりも少ない第２の不純物量で不純物を選択的に導入する工程と、前記半導体膜をエッチングし、前記第１の領域にゲート電極を形成し、前記第２の領域に容量電極を形成する工程とを含み、前記第２の不純物量は、前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度となる量であることを特徴とする。
【００２２】
請求項４記載の半導体装置の製造方法によれば、請求項１と同様な効果がある。
【００２５】
請求項５記載の半導体装置の製造方法は、半導体基板上に絶縁膜および少なくとも半導体膜を順次形成する工程と、前記半導体膜の、容量電極を形成すべき領域以外の第１の領域を露出し、かつ前記容量電極を形成すべき第２の領域にマスクを形成して、前記半導体膜に不純物を導入する工程と、前記半導体膜を選択的にエッチングし、前記第１の領域にトランジスタのゲート電極を形成し、前記第２の領域に容量電極を形成する工程と、前記ゲート電極および前記容量電極をマスクとして前記半導体基板に不純物を導入し、ソース・ドレインを形成する工程とを含み、前記ソース・ドレインを形成する工程においては、前記ゲート電極および前記容量電極にも前記不純物が導入され、かつその不純物量は、前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度となる量であることを特徴とする。
【００２６】
請求項５記載の半導体装置の製造方法によれば、請求項１と同様な効果がある。
【００２７】
【発明の実施の形態】
以下本発明の一実施の形態による半導体装置およびその製造方法について図面を参照しながら説明する。図１〜図３は、本発明による半導体装置の製造方法の例を示す断面プロセスフロー図であり、図５〜図７と同じくＣＭＯＳトランジスタと、ｐＲＡＭメモリーセル部分を示している。
【００２８】
まず、図１（ａ）に示すように、半導体基板としてｐ型基板例えばｐ型シリコン基板１００に、半導体素子間を絶縁するための浅い（〜３００ｎｍ程度）溝１０１（ＳＴＩ；ｓｈａｌｌｏｗ ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成し、溝１０１を絶縁膜例えば酸化膜で埋め込む。
【００２９】
次に、ＰＭＯＳトランジスタを形成するためのＮｗｅｌｌ領域１０３（不純物濃度１×１０15ｃｍ-3程度）を、レジスト１９０をマスクとしてイオン注入により形成する（工程図１（ｂ））。また、ＮＭＯＳトランジスタを形成するためのＰｗｅｌｌ領域１０４（不純物濃度１×１０15ｃｍ-3程度）を、レジスト１９１をマスクとしてイオン注入技術を用いて形成する（工程図１（ｃ））。
【００３０】
次に図２（ａ）に示すように膜厚２．０ｎｍ〜３．０ｎｍ程度の薄いゲート絶縁膜１１０を半導体基板全面に例えば、ＮＯ／Ｏ2 の混合ガスを用いて形成した後、半導体膜例えばノンドープの多結晶シリコン１１１を〜２５０ｎｍ程度の膜厚でＣＶＤ法等を用いて形成する。その後、ゲートの低抵抗化等を目的としてゲート電極に不純物注入を行うのであるが、この工程が本発明の製造方法における特徴の１つである。すなわち、図２（ｂ）に示すようにフォトリソグラフィ技術を用い、Ｐｗｅｌｌ領域１０４が形成された多結晶シリコンの領域、およびＮｗｅｌｌ領域１０３で容量電極例えばｐＲＡＭメモリセルプレート電極を形成すべき多結晶シリコン膜１１１の領域にマスク例えばレジスト１９２、１９３を形成し、ボロンを注入する（〜５ｋｅＶ、３．０×１０15ｃｍ-2程度）。その結果、ボロンはＰＭＯＳトランジスタ等を形成するゲート部にのみ注入され、ｐＲＡＭメモリセルプレート電極部には注入されない。
【００３１】
次に、図２（ｃ）に示すようにレジスト１９２、１９３を除去してフォトリソグラフィ技術を用い、Ｎｗｅｌｌ領域１０３にレジスト１９４を形成して、Ｐｗｅｌｌ領域多結晶シリコン部１２１にリンを注入する（〜１５ｋｅＶ、５．０×１０15ｃｍ-2程度）。その結果、リンはＮＭＯＳトランジスタ等を形成する多結晶シリコン膜領域に注入される。
【００３２】
次に、レジスト１９４を除去してフォトリソグラフィ技術及び多結晶シリコン膜１１１のドライエッチング技術を用いて、所望の箇所にゲート電極１３０を形成する。その後、図３（ａ）に示すようにフォトリソグラフィ技術を用いてＮＭＯＳトランジスタ領域にレジスト１９５を形成してＰＭＯＳトランジスタ、ｐＲＡＭ形成領域にボロンを注入し（〜５ｋｅＶ、２．０×１０15ｃｍ-2程度）、Ｐ型のソースドレイン層１３１を形成する。この際、ＰＭＯＳトランジスタのゲート１３０及び容量電極すなわちｐＲＡＭのメモリセルプレート１２０にも不純物が注入される。
【００３３】
このような工程とすると、ＰＭＯＳトランジスタのゲート電極１３０には、図２（ｂ）で行ったゲート注入と図３（ａ）で行ったソース・ドレイン注入のボロンを合わせた注入量が注入されることになる（合計５．０×１０15ｃｍ-2程度）。一方、ｐＲＡＭのメモリセルプレート１２０では、図２（ｂ）でボロンが注入されなかったのでソース・ドレイン注入の注入量（２．０×１０15ｃｍ-2程度）のみとなっている。
【００３４】
ｐＲＡＭメモリーセルプレート１２０の不純物濃度を低くした理由を詳細に説明する。図４は、ＭＯＳキャパシタに対する多結晶シリコンゲートへのボロン注入量と、電気的な実効ゲート絶縁膜膜厚の依存性を示す図である。この実効ゲート絶縁膜厚は、通常のＣ−Ｖ特性から求めたものである。図からわかるようにボロンイオン濃度が低い場合、電気的に見た実効ゲート絶縁膜厚が大きくなる。これは、ＭＯＳキャパシタのゲートに、メモリセル動作に必要な電圧を印加したとき、ゲート電極中のボロン濃度が低いとゲート絶縁膜界面付近のゲート電極内部が空乏化する。そしてこの空乏層が実効的にゲート絶縁膜として働くために、見かけ上ゲート絶縁膜が厚くなったように見えるためである。
【００３５】
空乏層には印加電圧の一部がかかるから、真のゲート絶縁膜にかかる電圧が軽減され、これによりゲートの薄膜化に伴うトンネルリーク電流を抑制し電荷保持特性が良好なｐＲＡＭを提供することができる。通常のロジック部ゲートは５×１０15ｃｍ-2でｐＲＡＭのメモリセルプレート部は２．０×１０15ｃｍ-2で作成する例を示したが、そうすると図４から約５％もｐＲＡＭ部のゲート絶縁膜の電気特性的膜厚を増加させることができる。図４から電気的膜厚を増加させるためには１．０×１０15ｃｍ-2〜３．０×１０15ｃｍ-2の濃度にするのが望ましい。濃度が１．０×１０15ｃｍ-2よりも下回ると電極の抵抗値が増加し、半導体集積回路動作上別の悪影響がでることが多くなる。
【００３６】
なお、ｐＲＡＭメモリーセルプレート１２０に隣接するソースドレイン１３１は絶縁膜１１０を介してｐＲＡＭメモリーセルプレート１２０に対向する電極部を形成している。
【００３７】
図３（ａ）の工程を実施した後、レジスト１９５を除去して、図３（ｂ）に示すようにフォトリソグラフィ技術を用いてＰＭＯＳ領域にレジスト１９６を形成してＮＭＯＳ領域にリンを注入（〜１５ｋｅＶ ３．０×１０15ｃｍ-2程度）し、Ｎ型ソースドレイン１３２を形成する。この際、ＮＭＯＳトランジスタのゲート１３３にも不純物が注入され、図２（ｃ）で行ったゲート注入と図３（ｂ）で行ったソースドレイン注入を合わせた不純物量が注入されることになる（合計 ８．０×１０15ｃｍ-2程度）。
【００３８】
その後図３（ｃ）に示すようにＣＶＤ法を用いて、ウエハ全面にＢＰＳＧ膜を形成し層間絶縁膜１４０を形成する。その後、フォトリソグラフィ技術及びドライエッチング技術を用いてソース、ドレイン及びゲート電極とＡｌ電極との接続孔１５０を形成し、その後Ｗ等を接続孔１５０に埋め込み、その後、Ａｌ／Ｃｕを全面にスパッタリングで形成して、フォトリソグラフィ技術及びドライエッチング技術を用いてＡｌ電極１５１を形成する。
【００３９】
上記のように本実施の形態の半導体装置の製造方法は、ゲート低抵抗化のゲート注入をｐＲＡＭ部にしない構成を備えていることによってセルプレート多結晶シリコン中の不純物濃度を少なくし、セルプレート電極に電圧を印加したとき、電極内部を空乏化させてｐＲＡＭ部の容量絶縁膜（ゲート絶縁膜）厚をロジック回路に比べて電気的・実効的に厚く設定するものである。
【００４０】
本発明では、要するに記憶装置として正常に動作する電圧をセルプレート電極に印加したとき、電極を構成する多結晶シリコン膜の、容量絶縁膜界面付近の部分で空乏化出来るような不純物量を導入すればよい。従って図２（ｂ）、同図（ｃ）、図３（ａ）の工程においてセルプレート電極を形成すべき多結晶シリコン膜領域にゲート不純物注入、ソース／ドレイン注入用不純物注入をおこなわず、別工程でセルプレート電極を形成すべき多結晶シリコン膜領域に空乏化できる濃度に対応する不純物量を注入することができる。なお、上記実施の形態ではｐＲＡＭをＮｗｅｌｌ領域に形成した例を示したが、Ｐｗｅｌｌ領域に形成しても良く、その際のゲート不純物はＮ型の砒素，リン等の元素を使用することが出来る。
【００４１】
【発明の効果】
請求項１記載の半導体装置によれば、電極内部が空乏化すると見かけ上絶縁膜厚が大きくなるので、空乏化する不純物濃度を調整することにより、絶縁膜厚を制御可能となる。したがって、例えば冶金学的なゲート絶縁膜はトランジスタのゲート絶縁膜と半導体記憶装置の容量絶縁膜とが同じ、すなわち同じ膜厚の絶縁膜を形成しても、ゲート電極および容量電極にイオン注入などを用いて行う不純物導入量が異なるために、電気特性的には異なる膜厚の絶縁膜として振る舞うようにすることが出来る。
【００４２】
このため、トランジスタのゲート電極不純物量とセルプレート電極の不純物量を調整することにより、ロジック回路のゲート電極は空乏化させず、ｐＲＡＭのゲート電極を空乏化させることにより、ロジック回路デバイスよりｐＲＡＭのゲート絶縁膜を電気的に厚膜に形成できる。その結果、ロジックデバイスは高速化が可能で、一方ｐＲＡＭは電荷保持特性に優れたデバイスを容易に提供でき、発明の効果は非常に大きい。
【００４３】
請求項２記載の半導体装置によれば、請求項１と同様な効果がある。
【００４５】
請求項３記載の半導体装置によれば、請求項２と同様な効果がある。
【００４６】
請求項４または請求項５記載の半導体装置の製造方法によれば、請求項１と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体装置の製造方法を示す工程断面図である。
【図２】図１に続く工程の断面図である。
【図３】図２に続く工程の断面図である。
【図４】ゲート不純物注入量（横軸）に対する電気的実効ゲート絶縁膜厚（縦軸）の関係を示す図である。
【図５】従来の半導体装置の製造方法を示す工程断面図である。
【図６】図５に続く工程の断面図である。
【図７】図６に続く工程の断面図である。
【符号の説明】
１００ ｐ型シリコン基板
１０１ ＳＴＩ
１０３ Ｎｗｅｌｌ領域
１０４ Ｐｗｅｌｌ領域
１１０ ゲート絶縁膜
１１１ 多結晶シリコン
１１２ Ｎｗｅｌｌ領域多結晶シリコン
１２０ ｐＲＡＭメモリーセルプレート
１２１ Ｐｗｅｌｌ領域多結晶シリコン
１３０ ＰＭＯＳ Ｔｒ．ゲート
１３１ ソース・ドレイン
１３２ ソース・ドレイン
１３３ ＮＭＯＳ Ｔｒ．ゲート
１４０ 層間絶縁膜
１５０ 接続孔
１５１ Ａｌ電極
１９０、１９１、１９２、１９３、１９４、１９５、１９６ レジスト
３００ ｐ型シリコン基板
３０１ ＳＴＩ
３０３ Ｎｗｅｌｌ領域
３０４ Ｐｗｅｌｌ領域
３１０ ゲート絶縁膜
３１１ 多結晶シリコン
３１２ Ｎｗｅｌｌ領域多結晶シリコン
３２０ ｐＲＡＭメモリーセルプレート
３２１ Ｐｗｅｌｌ領域多結晶シリコン
３３０ ＰＭＯＳ Ｔｒ．ゲート
３３１ ソース・ドレイン
３３２ ソース・ドレイン
３３３ ＮＭＯＳ Ｔｒ．ゲート
３４０ 層間絶縁膜
３５０ 接続孔
３５１ Ａｌ電極
３９０、３９１、３９２、３９４、３９５、３９６ レジスト
【発明の属する技術分野】
本発明は、半導体記憶回路を含む半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話、ＤＶＤ等に搭載する高速低消費電力ＬＳＩの要求が高まり、それに対応するために、ロジックデバイスと半導体記憶装置とを１チップに混載できるＣＭＯＳプロセス開発が強く望まれている。このような半導体集積回路装置においてＣＭＯＳロジック回路部は高速性能が要求されるので、ＣＭＯＳデバイスはゲート長の縮小化、およびゲート絶縁膜の薄膜化で対応してきた。
【０００３】
以下に図５から図７を参照しながら、プレーナー型電極構造を有する、すなわちプレーナー型メモリーセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ｐＲＡＭという）記憶装置を有する従来の半導体装置の製造方法を説明する。
【０００４】
図５は、ＮＭＯＳ，ＰＭＯＳトランジスタとｐＲＡＭ記憶装置のメモリーセルが形成されるべき箇所を示した工程断面図である。
【０００５】
まず、図５（ａ）に示すようにｐ型シリコン基板３００に、半導体素子間を絶縁するための浅い（〜３００ｎｍ程度）溝３０１（ＳＴＩ、ｓｈａｌｌｏｗ ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成し、溝を絶縁膜例えば酸化膜で埋め込む。次に、図５（ｂ）、（ｃ）に示すようにＰＭＯＳトランジスタを形成するためのＮｗｅｌｌ領域３０３（１×１０15ｃｍ-3程度）、及びＮＭＯＳトランジスタを形成するためのＰｗｅｌｌ領域３０４（１×１０15ｃｍ-3程度）をそれぞれレジスト３９０あるいは３９１をマスクとし、イオン注入技術を用いて形成する。次に図６（ａ）に示すように薄いゲート絶縁膜３１０を、半導体基板全面に例えば、ＮＯ／Ｏ2 の混合ガスを用いて２．０ｎｍ〜３．０ｎｍ程度の厚さに形成する。その後、ノンドープの多結晶シリコン３１１を〜２５０ｎｍ程度の厚さに形成する。
【０００６】
その後、ゲートの低抵抗化等を目的としてゲート電極に不純物注入を行うのであるが、図６（ｂ）に示すようにフォトリソグラフィ技術を用い、Ｐｗｅｌｌ領域３０４にレジスト３９２を形成して、Ｎｗｅｌｌ領域の多結晶シリコン３１２にボロンを注入する（〜５ｋｅＶ、３．０×１０15ｃｍ-2程度）。その結果、ＰＭＯＳトランジスタ形成領域、ｐＲＡＭのメモリセルプレートを形成する領域の多結晶シリコン膜がＰ型となる。次に、図６（ｃ）に示すようにレジスト３９２を除去してフォトリソグラフィ技術を用い、Ｎｗｅｌｌ領域３０３にレジスト３９４を形成して、Ｐｗｅｌｌ領域３０４の多結晶シリコン中にリンを注入する（〜１５ｋｅＶ、５．０×１０15ｃｍ-2程度）。その結果将来、ＮＭＯＳトランジスタ等の形成領域の多結晶シリコンがＮ型となる。
【０００７】
次に、図７（ａ）に示すように、レジスト３９４を除去してフォトリソグラフィ技術及び多結晶シリコンのドライエッチング技術を用いて、所望の箇所にゲート電極パターンを形成する。その後、フォトリソグラフィ技術を用いてＮＭＯＳトランジスタ形成領域にレジスト３９５を形成し、ＰＭＯＳトランジスタ形成領域にボロンを注入（〜５ｋｅＶ、２．０×１０15ｃｍ-2程度）し、ソースドレイン３３１を形成する。この際、ＰＭＯＳトランジスタ領域のゲート電極すなわち、ＰＭＯＳトランジスタのゲート３３０及びｐＲＡＭのメモリセルプレート３２０にも不純物がボロンが追加注入される。すなわち、ゲート電極３３０とセルプレート３２０には図６（ｂ）の工程で行ったゲート注入と、図７（ａ）のソースドレイン注入のボロンが導入される（合計 ５．０×１０15ｃｍ-2程度。）
次に図７（ｂ）に示すように、レジスト３９５を除去して、フォトリソグラフィ技術を用いてＰＭＯＳトランジスタ領域にレジスト３９６を形成してＮＭＯＳトランジスタ領域にリンを注入（〜１５ｋｅＶ、３．０×１０15ｃｍ-2程度）し、ソースドレイン３３２を形成する。この際、ＮＭＯＳトランジスタ領域のゲート電極３３３にもリンが注入される。すなわち、ゲート電極には図６（ｃ）の工程のゲート注入と図７（ｂ）のソースドレイン注入の合わせたリンが注入されることになる（合計 ８．０×１０15ｃｍ-2程度）。
【０００８】
その後図７（ｃ）に示すようにＣＶＤ法を用いて、ウエハ全面にＢＰＳＧ膜を形成し層間絶縁膜３４０を形成する。その後、フォトリソグラフィ技術及びドライエッチング技術を用いてソース、ドレイン及びゲート電極とＡｌ電極との接続孔３５０を形成し、その後Ｗ等を接続孔３５０に埋め込み、その後、Ａｌ／Ｃｕ膜を全面にスパッタリングで形成し、フォトリソグラフィ技術及びドライエッチング技術を用いてＡｌ電極パターン３５１を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような従来の製造方法では、高速動作が必要なロジック系回路と、記憶データの実体としての電荷を、セルプレート電極３２０を含む容量に保持したいｐＲＡＭ（プレーナ型メモリー）等、半導体記憶装置が同じ膜厚のゲート絶縁膜３１０を使用することになるので、それぞれの回路に最適なゲート絶縁膜厚にすることができなく、どちらかの性能を犠牲にしなければならなかった。
【００１０】
すなわち、ゲート絶縁膜３１０は、ロジック回路では限界まで薄膜化を行いたいが、一方半導体記憶装置は、できるだけ大きな蓄積容量が必要なため、容量絶縁膜として薄膜化は必要であるが、薄膜化しすぎると絶縁膜を通したリーク電流が大きくなり、蓄積電荷保持時間の劣化を引き起こすので、ある程度の厚膜化を必要とした。従ってロジック回路とｐＲＡＭのそれぞれについて最適なゲート絶縁膜厚にすることが困難であった。
【００１１】
本発明は、以上のような従来の課題を解消するもので、例えばロジック回路とｐＲＡＭを混載する場合、前者の絶縁膜を薄膜化し後者を厚膜化し、それぞれについて最適なゲート絶縁膜厚にすることが可能な半導体装置およびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体装置は、半導体基板上に形成された絶縁膜を介して形成されたトランジスタの少なくとも半導体材料膜からなるゲート電極と、前記半導体基板上に前記絶縁膜を介して形成された少なくとも前記半導体材料膜からなる容量電極とを有し、前記容量電極中の不純物濃度は、前記ゲート電極中の不純物濃度よりも少なく、かつ前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度であることを特徴とする。
【００１３】
請求項１記載の半導体装置によれば、電極内部が空乏化すると見かけ上絶縁膜厚が大きくなるので、空乏化する不純物濃度を調整することにより、絶縁膜厚を制御可能となる。したがって、例えば冶金学的なゲート絶縁膜はトランジスタのゲート絶縁膜と半導体記憶装置の容量絶縁膜とが同じ、すなわち同じ膜厚の絶縁膜を形成しても、ゲート電極および容量電極にイオン注入などを用いて行う不純物導入量が異なるために、電気特性的には異なる膜厚の絶縁膜として振る舞うようにすることが出来る。
【００１４】
このため、トランジスタのゲート電極不純物量とセルプレート電極の不純物量を調整することにより、ロジック回路のゲート電極は空乏化させず、ｐＲＡＭのゲート電極を空乏化させることにより、ロジック回路デバイスよりｐＲＡＭのゲート絶縁膜を電気的に厚膜に形成できる。その結果、ロジックデバイスは高速化が可能で、一方ｐＲＡＭは電荷保持特性に優れたデバイスを容易に提供でき、発明の効果は非常に大きい。
【００１５】
請求項２記載の半導体装置は、請求項１に記載の半導体装置において、前記容量電極は、半導体記憶装置の容量電極であることを特徴とする。
【００１６】
請求項２記載の半導体装置によれば、請求項１と同様な効果がある。
【００１９】
請求項３記載の半導体装置は、請求項２に記載の半導体装置において、前記容量電極に導入される不純物量は１．０×１０１５ｃｍ−２〜３．０×１０１５ｃｍ−２であることを特徴とする。
【００２０】
請求項３記載の半導体装置によれば、請求項２と同様な効果がある。
【００２１】
請求項４記載の半導体装置の製造方法は、半導体基板上に絶縁膜および少なくとも半導体膜を順次形成する工程と、容量電極を形成すべき領域以外の第１の領域における前記半導体膜に第１の不純物量で不純物を選択的に導入する工程と、前記容量電極を形成すべき第２の領域に前記第１の不純物量よりも少ない第２の不純物量で不純物を選択的に導入する工程と、前記半導体膜をエッチングし、前記第１の領域にゲート電極を形成し、前記第２の領域に容量電極を形成する工程とを含み、前記第２の不純物量は、前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度となる量であることを特徴とする。
【００２２】
請求項４記載の半導体装置の製造方法によれば、請求項１と同様な効果がある。
【００２５】
請求項５記載の半導体装置の製造方法は、半導体基板上に絶縁膜および少なくとも半導体膜を順次形成する工程と、前記半導体膜の、容量電極を形成すべき領域以外の第１の領域を露出し、かつ前記容量電極を形成すべき第２の領域にマスクを形成して、前記半導体膜に不純物を導入する工程と、前記半導体膜を選択的にエッチングし、前記第１の領域にトランジスタのゲート電極を形成し、前記第２の領域に容量電極を形成する工程と、前記ゲート電極および前記容量電極をマスクとして前記半導体基板に不純物を導入し、ソース・ドレインを形成する工程とを含み、前記ソース・ドレインを形成する工程においては、前記ゲート電極および前記容量電極にも前記不純物が導入され、かつその不純物量は、前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度となる量であることを特徴とする。
【００２６】
請求項５記載の半導体装置の製造方法によれば、請求項１と同様な効果がある。
【００２７】
【発明の実施の形態】
以下本発明の一実施の形態による半導体装置およびその製造方法について図面を参照しながら説明する。図１〜図３は、本発明による半導体装置の製造方法の例を示す断面プロセスフロー図であり、図５〜図７と同じくＣＭＯＳトランジスタと、ｐＲＡＭメモリーセル部分を示している。
【００２８】
まず、図１（ａ）に示すように、半導体基板としてｐ型基板例えばｐ型シリコン基板１００に、半導体素子間を絶縁するための浅い（〜３００ｎｍ程度）溝１０１（ＳＴＩ；ｓｈａｌｌｏｗ ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成し、溝１０１を絶縁膜例えば酸化膜で埋め込む。
【００２９】
次に、ＰＭＯＳトランジスタを形成するためのＮｗｅｌｌ領域１０３（不純物濃度１×１０15ｃｍ-3程度）を、レジスト１９０をマスクとしてイオン注入により形成する（工程図１（ｂ））。また、ＮＭＯＳトランジスタを形成するためのＰｗｅｌｌ領域１０４（不純物濃度１×１０15ｃｍ-3程度）を、レジスト１９１をマスクとしてイオン注入技術を用いて形成する（工程図１（ｃ））。
【００３０】
次に図２（ａ）に示すように膜厚２．０ｎｍ〜３．０ｎｍ程度の薄いゲート絶縁膜１１０を半導体基板全面に例えば、ＮＯ／Ｏ2 の混合ガスを用いて形成した後、半導体膜例えばノンドープの多結晶シリコン１１１を〜２５０ｎｍ程度の膜厚でＣＶＤ法等を用いて形成する。その後、ゲートの低抵抗化等を目的としてゲート電極に不純物注入を行うのであるが、この工程が本発明の製造方法における特徴の１つである。すなわち、図２（ｂ）に示すようにフォトリソグラフィ技術を用い、Ｐｗｅｌｌ領域１０４が形成された多結晶シリコンの領域、およびＮｗｅｌｌ領域１０３で容量電極例えばｐＲＡＭメモリセルプレート電極を形成すべき多結晶シリコン膜１１１の領域にマスク例えばレジスト１９２、１９３を形成し、ボロンを注入する（〜５ｋｅＶ、３．０×１０15ｃｍ-2程度）。その結果、ボロンはＰＭＯＳトランジスタ等を形成するゲート部にのみ注入され、ｐＲＡＭメモリセルプレート電極部には注入されない。
【００３１】
次に、図２（ｃ）に示すようにレジスト１９２、１９３を除去してフォトリソグラフィ技術を用い、Ｎｗｅｌｌ領域１０３にレジスト１９４を形成して、Ｐｗｅｌｌ領域多結晶シリコン部１２１にリンを注入する（〜１５ｋｅＶ、５．０×１０15ｃｍ-2程度）。その結果、リンはＮＭＯＳトランジスタ等を形成する多結晶シリコン膜領域に注入される。
【００３２】
次に、レジスト１９４を除去してフォトリソグラフィ技術及び多結晶シリコン膜１１１のドライエッチング技術を用いて、所望の箇所にゲート電極１３０を形成する。その後、図３（ａ）に示すようにフォトリソグラフィ技術を用いてＮＭＯＳトランジスタ領域にレジスト１９５を形成してＰＭＯＳトランジスタ、ｐＲＡＭ形成領域にボロンを注入し（〜５ｋｅＶ、２．０×１０15ｃｍ-2程度）、Ｐ型のソースドレイン層１３１を形成する。この際、ＰＭＯＳトランジスタのゲート１３０及び容量電極すなわちｐＲＡＭのメモリセルプレート１２０にも不純物が注入される。
【００３３】
このような工程とすると、ＰＭＯＳトランジスタのゲート電極１３０には、図２（ｂ）で行ったゲート注入と図３（ａ）で行ったソース・ドレイン注入のボロンを合わせた注入量が注入されることになる（合計５．０×１０15ｃｍ-2程度）。一方、ｐＲＡＭのメモリセルプレート１２０では、図２（ｂ）でボロンが注入されなかったのでソース・ドレイン注入の注入量（２．０×１０15ｃｍ-2程度）のみとなっている。
【００３４】
ｐＲＡＭメモリーセルプレート１２０の不純物濃度を低くした理由を詳細に説明する。図４は、ＭＯＳキャパシタに対する多結晶シリコンゲートへのボロン注入量と、電気的な実効ゲート絶縁膜膜厚の依存性を示す図である。この実効ゲート絶縁膜厚は、通常のＣ−Ｖ特性から求めたものである。図からわかるようにボロンイオン濃度が低い場合、電気的に見た実効ゲート絶縁膜厚が大きくなる。これは、ＭＯＳキャパシタのゲートに、メモリセル動作に必要な電圧を印加したとき、ゲート電極中のボロン濃度が低いとゲート絶縁膜界面付近のゲート電極内部が空乏化する。そしてこの空乏層が実効的にゲート絶縁膜として働くために、見かけ上ゲート絶縁膜が厚くなったように見えるためである。
【００３５】
空乏層には印加電圧の一部がかかるから、真のゲート絶縁膜にかかる電圧が軽減され、これによりゲートの薄膜化に伴うトンネルリーク電流を抑制し電荷保持特性が良好なｐＲＡＭを提供することができる。通常のロジック部ゲートは５×１０15ｃｍ-2でｐＲＡＭのメモリセルプレート部は２．０×１０15ｃｍ-2で作成する例を示したが、そうすると図４から約５％もｐＲＡＭ部のゲート絶縁膜の電気特性的膜厚を増加させることができる。図４から電気的膜厚を増加させるためには１．０×１０15ｃｍ-2〜３．０×１０15ｃｍ-2の濃度にするのが望ましい。濃度が１．０×１０15ｃｍ-2よりも下回ると電極の抵抗値が増加し、半導体集積回路動作上別の悪影響がでることが多くなる。
【００３６】
なお、ｐＲＡＭメモリーセルプレート１２０に隣接するソースドレイン１３１は絶縁膜１１０を介してｐＲＡＭメモリーセルプレート１２０に対向する電極部を形成している。
【００３７】
図３（ａ）の工程を実施した後、レジスト１９５を除去して、図３（ｂ）に示すようにフォトリソグラフィ技術を用いてＰＭＯＳ領域にレジスト１９６を形成してＮＭＯＳ領域にリンを注入（〜１５ｋｅＶ ３．０×１０15ｃｍ-2程度）し、Ｎ型ソースドレイン１３２を形成する。この際、ＮＭＯＳトランジスタのゲート１３３にも不純物が注入され、図２（ｃ）で行ったゲート注入と図３（ｂ）で行ったソースドレイン注入を合わせた不純物量が注入されることになる（合計 ８．０×１０15ｃｍ-2程度）。
【００３８】
その後図３（ｃ）に示すようにＣＶＤ法を用いて、ウエハ全面にＢＰＳＧ膜を形成し層間絶縁膜１４０を形成する。その後、フォトリソグラフィ技術及びドライエッチング技術を用いてソース、ドレイン及びゲート電極とＡｌ電極との接続孔１５０を形成し、その後Ｗ等を接続孔１５０に埋め込み、その後、Ａｌ／Ｃｕを全面にスパッタリングで形成して、フォトリソグラフィ技術及びドライエッチング技術を用いてＡｌ電極１５１を形成する。
【００３９】
上記のように本実施の形態の半導体装置の製造方法は、ゲート低抵抗化のゲート注入をｐＲＡＭ部にしない構成を備えていることによってセルプレート多結晶シリコン中の不純物濃度を少なくし、セルプレート電極に電圧を印加したとき、電極内部を空乏化させてｐＲＡＭ部の容量絶縁膜（ゲート絶縁膜）厚をロジック回路に比べて電気的・実効的に厚く設定するものである。
【００４０】
本発明では、要するに記憶装置として正常に動作する電圧をセルプレート電極に印加したとき、電極を構成する多結晶シリコン膜の、容量絶縁膜界面付近の部分で空乏化出来るような不純物量を導入すればよい。従って図２（ｂ）、同図（ｃ）、図３（ａ）の工程においてセルプレート電極を形成すべき多結晶シリコン膜領域にゲート不純物注入、ソース／ドレイン注入用不純物注入をおこなわず、別工程でセルプレート電極を形成すべき多結晶シリコン膜領域に空乏化できる濃度に対応する不純物量を注入することができる。なお、上記実施の形態ではｐＲＡＭをＮｗｅｌｌ領域に形成した例を示したが、Ｐｗｅｌｌ領域に形成しても良く、その際のゲート不純物はＮ型の砒素，リン等の元素を使用することが出来る。
【００４１】
【発明の効果】
請求項１記載の半導体装置によれば、電極内部が空乏化すると見かけ上絶縁膜厚が大きくなるので、空乏化する不純物濃度を調整することにより、絶縁膜厚を制御可能となる。したがって、例えば冶金学的なゲート絶縁膜はトランジスタのゲート絶縁膜と半導体記憶装置の容量絶縁膜とが同じ、すなわち同じ膜厚の絶縁膜を形成しても、ゲート電極および容量電極にイオン注入などを用いて行う不純物導入量が異なるために、電気特性的には異なる膜厚の絶縁膜として振る舞うようにすることが出来る。
【００４２】
このため、トランジスタのゲート電極不純物量とセルプレート電極の不純物量を調整することにより、ロジック回路のゲート電極は空乏化させず、ｐＲＡＭのゲート電極を空乏化させることにより、ロジック回路デバイスよりｐＲＡＭのゲート絶縁膜を電気的に厚膜に形成できる。その結果、ロジックデバイスは高速化が可能で、一方ｐＲＡＭは電荷保持特性に優れたデバイスを容易に提供でき、発明の効果は非常に大きい。
【００４３】
請求項２記載の半導体装置によれば、請求項１と同様な効果がある。
【００４５】
請求項３記載の半導体装置によれば、請求項２と同様な効果がある。
【００４６】
請求項４または請求項５記載の半導体装置の製造方法によれば、請求項１と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体装置の製造方法を示す工程断面図である。
【図２】図１に続く工程の断面図である。
【図３】図２に続く工程の断面図である。
【図４】ゲート不純物注入量（横軸）に対する電気的実効ゲート絶縁膜厚（縦軸）の関係を示す図である。
【図５】従来の半導体装置の製造方法を示す工程断面図である。
【図６】図５に続く工程の断面図である。
【図７】図６に続く工程の断面図である。
【符号の説明】
１００ ｐ型シリコン基板
１０１ ＳＴＩ
１０３ Ｎｗｅｌｌ領域
１０４ Ｐｗｅｌｌ領域
１１０ ゲート絶縁膜
１１１ 多結晶シリコン
１１２ Ｎｗｅｌｌ領域多結晶シリコン
１２０ ｐＲＡＭメモリーセルプレート
１２１ Ｐｗｅｌｌ領域多結晶シリコン
１３０ ＰＭＯＳ Ｔｒ．ゲート
１３１ ソース・ドレイン
１３２ ソース・ドレイン
１３３ ＮＭＯＳ Ｔｒ．ゲート
１４０ 層間絶縁膜
１５０ 接続孔
１５１ Ａｌ電極
１９０、１９１、１９２、１９３、１９４、１９５、１９６ レジスト
３００ ｐ型シリコン基板
３０１ ＳＴＩ
３０３ Ｎｗｅｌｌ領域
３０４ Ｐｗｅｌｌ領域
３１０ ゲート絶縁膜
３１１ 多結晶シリコン
３１２ Ｎｗｅｌｌ領域多結晶シリコン
３２０ ｐＲＡＭメモリーセルプレート
３２１ Ｐｗｅｌｌ領域多結晶シリコン
３３０ ＰＭＯＳ Ｔｒ．ゲート
３３１ ソース・ドレイン
３３２ ソース・ドレイン
３３３ ＮＭＯＳ Ｔｒ．ゲート
３４０ 層間絶縁膜
３５０ 接続孔
３５１ Ａｌ電極
３９０、３９１、３９２、３９４、３９５、３９６ レジスト
Claims (5)
- 半導体基板上に形成された絶縁膜を介して形成されたトランジスタの少なくとも半導体材料膜からなるゲート電極と、前記半導体基板上に前記絶縁膜を介して形成された少なくとも前記半導体材料膜からなる容量電極とを有し、前記容量電極中の不純物濃度は、前記ゲート電極中の不純物濃度よりも少なく、かつ前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度であることを特徴とする半導体装置。
- 前記容量電極は、半導体記憶装置の容量電極であることを特徴とする請求項１に記載の半導体装置。
- 前記容量電極に導入される不純物量は１．０×１０１５ｃｍ−２〜３．０×１０１５ｃｍ−２であることを特徴とする請求項２に記載の半導体装置。
- 半導体基板上に絶縁膜および少なくとも半導体膜を順次形成する工程と、容量電極を形成すべき領域以外の第１の領域における前記半導体膜に第１の不純物量で不純物を選択的に導入する工程と、前記容量電極を形成すべき第２の領域に前記第１の不純物量よりも少ない第２の不純物量で不純物を選択的に導入する工程と、前記半導体膜をエッチングし、前記第１の領域にゲート電極を形成し、前記第２の領域に容量電極を形成する工程とを含み、前記第２の不純物量は、前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度となる量であることを特徴とする半導体装置の製造方法。
- 半導体基板上に絶縁膜および少なくとも半導体膜を順次形成する工程と、前記半導体膜の、容量電極を形成すべき領域以外の第１の領域を露出し、かつ前記容量電極を形成すべき第２の領域にマスクを形成して、前記半導体膜に不純物を導入する工程と、前記半導体膜を選択的にエッチングし、前記第１の領域にトランジスタのゲート電極を形成し、前記第２の領域に容量電極を形成する工程と、前記ゲート電極および前記容量電極をマスクとして前記半導体基板に不純物を導入し、ソース・ドレインを形成する工程とを含み、前記ソース・ドレインを形成する工程においては、前記ゲート電極および前記容量電極にも前記不純物が導入され、かつその不純物量は、前記容量電極に動作に必要な電圧を印加したとき、前記容量電極内部が空乏化する濃度となる量であることを特徴とする半導体装置の製造方法。
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