JP2001110908A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001110908A JP2001110908A JP28548399A JP28548399A JP2001110908A JP 2001110908 A JP2001110908 A JP 2001110908A JP 28548399 A JP28548399 A JP 28548399A JP 28548399 A JP28548399 A JP 28548399A JP 2001110908 A JP2001110908 A JP 2001110908A
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- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 チャネル領域の不純物濃度を増大さることに
よるリーク電流の増大や、ゲート電極にｐ＋型ポリシリ
コン膜を用いることによるトランジスタのサブスレショ
ルド係数の低下、ゲート酸化膜の絶縁性能の劣化、製造
工程の増大、あるいはトランジスタの信頼性の低下等の
問題を生じることなく、しきい値電圧を高くすることが
できる半導体装置及びその製造方法を提供する。 【解決手段】 しきい値電圧が高い第１のトランジスタ
のゲート電極に含まれるｎ型ポリシリコン膜の第１の不
純物濃度を、しきい値電圧が低い第２のトランジスタの
ゲート電極に含まれるｎ型ポリシリコン膜の第２の不純
物濃度よりも低濃度にする。
よるリーク電流の増大や、ゲート電極にｐ＋型ポリシリ
コン膜を用いることによるトランジスタのサブスレショ
ルド係数の低下、ゲート酸化膜の絶縁性能の劣化、製造
工程の増大、あるいはトランジスタの信頼性の低下等の
問題を生じることなく、しきい値電圧を高くすることが
できる半導体装置及びその製造方法を提供する。 【解決手段】 しきい値電圧が高い第１のトランジスタ
のゲート電極に含まれるｎ型ポリシリコン膜の第１の不
純物濃度を、しきい値電圧が低い第２のトランジスタの
ゲート電極に含まれるｎ型ポリシリコン膜の第２の不純
物濃度よりも低濃度にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）のように、しきい値電圧の異
なるトランジスタが混在する半導体装置及びその製造方
法に関する。
c Random Access Memory）のように、しきい値電圧の異
なるトランジスタが混在する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、情報を記憶するための複数
のメモリセルと、メモリセルを選択するためのデコード
回路等からなる周辺回路とが同一の半導体基板上に形成
されている。また、近年では、ＤＲＡＭとユーザが開発
した論理回路とを同一の半導体基板に形成するメモリ−
ロジック混載形の構成が採用されている。なお、以下の
説明では論理回路も含めて周辺回路と記す。
のメモリセルと、メモリセルを選択するためのデコード
回路等からなる周辺回路とが同一の半導体基板上に形成
されている。また、近年では、ＤＲＡＭとユーザが開発
した論理回路とを同一の半導体基板に形成するメモリ−
ロジック混載形の構成が採用されている。なお、以下の
説明では論理回路も含めて周辺回路と記す。
【０００３】メモリセルは、信号電荷を蓄積することで
情報を記憶するキャパシタと、キャパシタへの信号電荷
の蓄積やキャパシタに蓄積された信号電荷を読み出すた
めのスイッチング素子であるトランジスタとを備えてい
る。なお、トランジスタには、高集積化に有利なことか
らＭＯＳ（Metal Oxide Semiconductor）構造、あるい
はＭＩＳ（Metal Insulator Semiconductor）構造のＦ
ＥＴ（Field Effect Transistor）が用いられる。ま
た、周辺回路用のトランジスタには、製造工程をメモリ
セルと統一するため、メモリセル用と同じ構造のＦＥＴ
が用いられる。以下では、メモリセル及び周辺回路用の
トランジスタとしてＭＯＳ構造のｎチャネルＦＥＴを用
いる場合で説明する。
情報を記憶するキャパシタと、キャパシタへの信号電荷
の蓄積やキャパシタに蓄積された信号電荷を読み出すた
めのスイッチング素子であるトランジスタとを備えてい
る。なお、トランジスタには、高集積化に有利なことか
らＭＯＳ（Metal Oxide Semiconductor）構造、あるい
はＭＩＳ（Metal Insulator Semiconductor）構造のＦ
ＥＴ（Field Effect Transistor）が用いられる。ま
た、周辺回路用のトランジスタには、製造工程をメモリ
セルと統一するため、メモリセル用と同じ構造のＦＥＴ
が用いられる。以下では、メモリセル及び周辺回路用の
トランジスタとしてＭＯＳ構造のｎチャネルＦＥＴを用
いる場合で説明する。
【０００４】ＤＲＡＭ内のトランジスタとしてｎチャン
ネルＦＥＴを用いる場合、近年のＦＥＴでは、ゲート電
極（ワード線）に、ｎ+型ポリシリコン膜、あるいは金
属シリサイドとｎ+型ポリシリコン膜の多層膜（ポリシ
リサイド膜）が用いられる。これは、ゲート電極のｎ+
型シリコン（Ｓｉ）の仕事関数がチャネル領域であるｐ
型シリコンの仕事関数に対して約１[Ｖ]程度低く、ＦＥ
Ｔのしきい値電圧を容易に低く設定できるためである。
ネルＦＥＴを用いる場合、近年のＦＥＴでは、ゲート電
極（ワード線）に、ｎ+型ポリシリコン膜、あるいは金
属シリサイドとｎ+型ポリシリコン膜の多層膜（ポリシ
リサイド膜）が用いられる。これは、ゲート電極のｎ+
型シリコン（Ｓｉ）の仕事関数がチャネル領域であるｐ
型シリコンの仕事関数に対して約１[Ｖ]程度低く、ＦＥ
Ｔのしきい値電圧を容易に低く設定できるためである。
【０００５】ところで、ＭＯＳ構造のＦＥＴでは、しき
い値電圧以下のゲート電圧が印加された場合でもドレイ
ン電流がわずかに流れることが知られている。ここで、
ゲート電圧が０[Ｖ]のときのドレイン電流はサブスレッ
ショルドリーク電流と呼ばれる。ＤＲＡＭのメモリセル
に用いられるＦＥＴにサブスレッショルドリーク電流が
存在すると、キャパシタに蓄積された信号電荷が放電さ
れて電荷を保持することができなくなるため、メモリセ
ル用のＦＥＴにはサブスレッショルドリーク電流ができ
るだけ少ないことが要求される。
い値電圧以下のゲート電圧が印加された場合でもドレイ
ン電流がわずかに流れることが知られている。ここで、
ゲート電圧が０[Ｖ]のときのドレイン電流はサブスレッ
ショルドリーク電流と呼ばれる。ＤＲＡＭのメモリセル
に用いられるＦＥＴにサブスレッショルドリーク電流が
存在すると、キャパシタに蓄積された信号電荷が放電さ
れて電荷を保持することができなくなるため、メモリセ
ル用のＦＥＴにはサブスレッショルドリーク電流ができ
るだけ少ないことが要求される。
【０００６】サブスレッショルドリーク電流を少なくす
るためには、しきい値電圧を高く設定すればよく、メモ
リセル用のＦＥＴでは、ノイズ等による誤動作も併せて
防止するため、しきい値電圧が比較的高め（１．２[Ｖ]
程度）に設定される。
るためには、しきい値電圧を高く設定すればよく、メモ
リセル用のＦＥＴでは、ノイズ等による誤動作も併せて
防止するため、しきい値電圧が比較的高め（１．２[Ｖ]
程度）に設定される。
【０００７】一方、ＤＲＡＭの周辺回路に用いられるＦ
ＥＴでは、サブスレッショルドリーク電流を低減するこ
とよりも、オン抵抗を小さくして高速に動作させたり、
消費電力を低減させることが優先されるため、しきい値
電圧は比較的低め（０．４〜０．６[Ｖ]程度）に設定さ
れる。
ＥＴでは、サブスレッショルドリーク電流を低減するこ
とよりも、オン抵抗を小さくして高速に動作させたり、
消費電力を低減させることが優先されるため、しきい値
電圧は比較的低め（０．４〜０．６[Ｖ]程度）に設定さ
れる。
【０００８】従来のＤＲＡＭでは、メモリセル用のＦＥ
Ｔと周辺回路用のＦＥＴのチャネル領域の不純物濃度を
変えることで、しきい値電圧を変えていた。具体的に
は、メモリセル用のＦＥＴのチャネル領域の不純物濃度
を、周辺回路用のＦＥＴの５〜１０倍に設定している。
Ｔと周辺回路用のＦＥＴのチャネル領域の不純物濃度を
変えることで、しきい値電圧を変えていた。具体的に
は、メモリセル用のＦＥＴのチャネル領域の不純物濃度
を、周辺回路用のＦＥＴの５〜１０倍に設定している。
【０００９】図４は従来の半導体装置の一例であるＤＲ
ＡＭの構造を示す断面図である。
ＡＭの構造を示す断面図である。
【００１０】図４に示すように、従来のＤＲＡＭは、ｐ
型半導体から成る基板１上に形成されたメモリセル用の
ＦＥＴ及び周辺回路用のＦＥＴが、基板上層部に浅い埋
め込み構造で形成された二酸化シリコン（ＳｉＯ2）等
の絶縁膜から成るフィールド酸化膜２によって分離され
た構成である。
型半導体から成る基板１上に形成されたメモリセル用の
ＦＥＴ及び周辺回路用のＦＥＴが、基板上層部に浅い埋
め込み構造で形成された二酸化シリコン（ＳｉＯ2）等
の絶縁膜から成るフィールド酸化膜２によって分離され
た構成である。
【００１１】メモリセルは、上述したように、ＦＥＴと
キャパシタとによって構成される。ＦＥＴは、基板表面
近傍に形成されたｎ＋型拡散層からなるドレイン領域３
及びソース領域４と、ドレイン領域３とソース領域４間
に形成されるチャネル領域５、１５と、チャネル領域
５、１５直上の基板表面に形成される二酸化シリコン等
の絶縁膜からなるゲート絶縁膜６と、ゲート絶縁膜６上
に形成されたｎ＋型ポリシリコン膜８と金属シリサイド
膜９を積層したゲート電極とを有する構成である。
キャパシタとによって構成される。ＦＥＴは、基板表面
近傍に形成されたｎ＋型拡散層からなるドレイン領域３
及びソース領域４と、ドレイン領域３とソース領域４間
に形成されるチャネル領域５、１５と、チャネル領域
５、１５直上の基板表面に形成される二酸化シリコン等
の絶縁膜からなるゲート絶縁膜６と、ゲート絶縁膜６上
に形成されたｎ＋型ポリシリコン膜８と金属シリサイド
膜９を積層したゲート電極とを有する構成である。
【００１２】また、キャパシタは、メモリセル用のＦＥ
Ｔのドレイン領域３と接続され、情報記録用のキャパシ
タの一方の電極となる容量下部電極１１と、キャパシタ
の他方の電極となる容量上部電極１２と、容量下部電極
１１と容量上部電極間１２に挟まれた容量絶縁膜１３と
を有する構成である。
Ｔのドレイン領域３と接続され、情報記録用のキャパシ
タの一方の電極となる容量下部電極１１と、キャパシタ
の他方の電極となる容量上部電極１２と、容量下部電極
１１と容量上部電極間１２に挟まれた容量絶縁膜１３と
を有する構成である。
【００１３】なお、容量下部電極１１及び容量上部電極
１２にはそれぞれｎ＋型ポリシリコンが用いられ、容量
絶縁膜１３にはシリコン窒化膜（Ｓｉ3Ｎ4）が用いられ
る。周辺回路用のＦＥＴもメモリセル用のＦＥＴと同様
の構成であるが、従来のＤＲＡＭでは周辺回路用のＦＥ
Ｔのチャネル領域１５の不純物濃度がメモリセル用のチ
ャネル領域５に比べて低濃度に形成されている（図４で
はチャネル領域中に記載された点線の太さで濃度の違い
を示している）。
１２にはそれぞれｎ＋型ポリシリコンが用いられ、容量
絶縁膜１３にはシリコン窒化膜（Ｓｉ3Ｎ4）が用いられ
る。周辺回路用のＦＥＴもメモリセル用のＦＥＴと同様
の構成であるが、従来のＤＲＡＭでは周辺回路用のＦＥ
Ｔのチャネル領域１５の不純物濃度がメモリセル用のチ
ャネル領域５に比べて低濃度に形成されている（図４で
はチャネル領域中に記載された点線の太さで濃度の違い
を示している）。
【００１４】このような構成において、次に図４に示し
た従来のＤＲＡＭの製造方法について図５を用いて説明
する。
た従来のＤＲＡＭの製造方法について図５を用いて説明
する。
【００１５】図５は図４に示した半導体装置の製造工程
の各段階の様子を示す断面図である。
の各段階の様子を示す断面図である。
【００１６】まず、ｐ型半導体から成る基板１上にシリ
コン窒化膜を形成し、所定の形状にパターニングして、
その開口部を選択酸化し、図５（ａ）に示すように、素
子分離のための非活性領域である厚さ３０００オングス
トローム程度のフィールド酸化膜２を形成する。
コン窒化膜を形成し、所定の形状にパターニングして、
その開口部を選択酸化し、図５（ａ）に示すように、素
子分離のための非活性領域である厚さ３０００オングス
トローム程度のフィールド酸化膜２を形成する。
【００１７】続いて、熱酸化法等によって基板表面の全
面に厚さ２００オングストローム程度のパッド酸化膜２
０を形成し、ＦＥＴのチャネル領域５、１５を形成する
ために、パッド酸化膜２０を介してボロン（Ｂ）を、３
０ＫｅＶ、１〜２×１０12ａｔｍｓ／ｃｍ2程度のドー
ズ量でイオン注入する（図５（ｂ）） 次に、周辺回路用のＦＥＴとなる領域をフォトレジスト
２１でカバーし、メモリセル用のＦＥＴとなる領域に、
ボロン（Ｂ）を、３０ＫｅＶ、７〜８×１０12ａｔｍｓ
／ｃｍ2程度のドーズ量でさらにイオン注入する（図５
（ｃ））。このように、メモリセル用のＦＥＴとなる領
域のボロン（Ｂ）の注入量を増やすことで、メモリセル
用のＦＥＴと周辺回路用のＦＥＴのチャネル領域５、１
５の不純物濃度を変える。なお、図５（ｂ）に示すイオ
ン注入工程と図５（ｃ）に示すイオン注入工程とは順番
が逆であってもよい。
面に厚さ２００オングストローム程度のパッド酸化膜２
０を形成し、ＦＥＴのチャネル領域５、１５を形成する
ために、パッド酸化膜２０を介してボロン（Ｂ）を、３
０ＫｅＶ、１〜２×１０12ａｔｍｓ／ｃｍ2程度のドー
ズ量でイオン注入する（図５（ｂ）） 次に、周辺回路用のＦＥＴとなる領域をフォトレジスト
２１でカバーし、メモリセル用のＦＥＴとなる領域に、
ボロン（Ｂ）を、３０ＫｅＶ、７〜８×１０12ａｔｍｓ
／ｃｍ2程度のドーズ量でさらにイオン注入する（図５
（ｃ））。このように、メモリセル用のＦＥＴとなる領
域のボロン（Ｂ）の注入量を増やすことで、メモリセル
用のＦＥＴと周辺回路用のＦＥＴのチャネル領域５、１
５の不純物濃度を変える。なお、図５（ｂ）に示すイオ
ン注入工程と図５（ｃ）に示すイオン注入工程とは順番
が逆であってもよい。
【００１８】次に、基板１上に形成されたパッド酸化膜
２０及びフォトレジスト２１をそれぞれ除去し、熱酸化
法によって厚さ１００オングストローム程度のゲート酸
化膜６を形成し、その上に、ゲート電極を構成する厚さ
１０００オングストローム程度の高濃度（２〜３×１０
20ａｔｍｓ／ｃｍ3）ｎ＋型ポリシリコン膜８、及び厚
さ１０００オングストローム程度の高融点金属シリサイ
ド膜（ＷＳｉ）９をＣＶＤ（Chemical Vapor Depositio
n）法または反応性スパッタリングによってそれぞれ成
膜する（図５（ｄ））。
２０及びフォトレジスト２１をそれぞれ除去し、熱酸化
法によって厚さ１００オングストローム程度のゲート酸
化膜６を形成し、その上に、ゲート電極を構成する厚さ
１０００オングストローム程度の高濃度（２〜３×１０
20ａｔｍｓ／ｃｍ3）ｎ＋型ポリシリコン膜８、及び厚
さ１０００オングストローム程度の高融点金属シリサイ
ド膜（ＷＳｉ）９をＣＶＤ（Chemical Vapor Depositio
n）法または反応性スパッタリングによってそれぞれ成
膜する（図５（ｄ））。
【００１９】続いて、ｎ＋型ポリシリコン膜８、及び金
属シリサイド膜９をそれぞれリソグラフィ法によってパ
ターニングし、メモリセル用のＦＥＴと周辺回路用のＦ
ＥＴのゲート電極をそれぞれ形成する。また、ＦＥＴの
ソース領域４及びドレイン領域３をそれぞれ形成するた
めに、砒素（Ａｓ）を１×１０16ａｔｍｓ／ｃｍ2程度
のドーズ量でイオン注入し、熱拡散させてｎ＋型拡散層
を形成する（図５（ｅ））。
属シリサイド膜９をそれぞれリソグラフィ法によってパ
ターニングし、メモリセル用のＦＥＴと周辺回路用のＦ
ＥＴのゲート電極をそれぞれ形成する。また、ＦＥＴの
ソース領域４及びドレイン領域３をそれぞれ形成するた
めに、砒素（Ａｓ）を１×１０16ａｔｍｓ／ｃｍ2程度
のドーズ量でイオン注入し、熱拡散させてｎ＋型拡散層
を形成する（図５（ｅ））。
【００２０】次に、ゲート電極を覆うようにして基板上
の全面に厚さ５０００オングストローム程度の層間絶縁
膜１０を成膜し、層間絶縁膜１０にメモリセル用のＦＥ
Ｔのドレイン領域４へ通ずるコンタクト穴を設け、予め
リン（Ｐ）がドープされたｎ ＋型ポリシリコンをコンタ
クト穴に埋め込んで容量下部電極１１を形成する。続い
て、容量下部電極１１上に厚さ８０オングストローム程
度のシリコン窒化膜からなる容量絶縁膜１３を成膜し、
その上に、予めリン（Ｐ）がドープされたｎ＋型ポリシ
リコンを厚さ２０００オングストローム程度で成膜して
容量上部電極１２を形成する。最後に、容量上部電極１
２を覆うようにして、基板表面の全面に層間絶縁膜１０
をさらに形成する（図５（ｆ））。なお、図４及び図５
（ｆ）では層間絶縁膜１０が一層だけで成るように示さ
れているが、層間絶縁膜１０は上述したように製造工程
に応じて複数層に分割されて形成される。
の全面に厚さ５０００オングストローム程度の層間絶縁
膜１０を成膜し、層間絶縁膜１０にメモリセル用のＦＥ
Ｔのドレイン領域４へ通ずるコンタクト穴を設け、予め
リン（Ｐ）がドープされたｎ ＋型ポリシリコンをコンタ
クト穴に埋め込んで容量下部電極１１を形成する。続い
て、容量下部電極１１上に厚さ８０オングストローム程
度のシリコン窒化膜からなる容量絶縁膜１３を成膜し、
その上に、予めリン（Ｐ）がドープされたｎ＋型ポリシ
リコンを厚さ２０００オングストローム程度で成膜して
容量上部電極１２を形成する。最後に、容量上部電極１
２を覆うようにして、基板表面の全面に層間絶縁膜１０
をさらに形成する（図５（ｆ））。なお、図４及び図５
（ｆ）では層間絶縁膜１０が一層だけで成るように示さ
れているが、層間絶縁膜１０は上述したように製造工程
に応じて複数層に分割されて形成される。
【００２１】図４に示した従来のＤＲＡＭでは、チャネ
ル領域５の不純物濃度を増大させることでソース−ドレ
イン間のサブスレッショルドリーク電流が低減するが、
ｐ型半導体である基板１とｎ型半導体であるソース領域
４あるいはドレイン領域３間（ｐｎ接合）のリーク電流
が増えるため、キャパシタによる信号電荷の保持性能が
低下するという問題が発生する。近年のＤＲＡＭのよう
に、記憶容量の増大に伴って微細化されたＦＥＴではソ
ース−ドレイン間の距離が近づいてきているため、チャ
ネル領域５の不純物濃度をより増大させる必要があり、
ｐｎ接合におけるリーク電流がますます増えてしまう。
ル領域５の不純物濃度を増大させることでソース−ドレ
イン間のサブスレッショルドリーク電流が低減するが、
ｐ型半導体である基板１とｎ型半導体であるソース領域
４あるいはドレイン領域３間（ｐｎ接合）のリーク電流
が増えるため、キャパシタによる信号電荷の保持性能が
低下するという問題が発生する。近年のＤＲＡＭのよう
に、記憶容量の増大に伴って微細化されたＦＥＴではソ
ース−ドレイン間の距離が近づいてきているため、チャ
ネル領域５の不純物濃度をより増大させる必要があり、
ｐｎ接合におけるリーク電流がますます増えてしまう。
【００２２】このような問題を解決するため、例えば、
特開平４−３５７８６５号公報、特開平９−３６３１８
号公報、特開平１１−２６７１１号公報等では、しきい
値電圧を高くしたいＦＥＴのゲート電極にｐ＋型ポリシ
リコン膜を用いる技術が記載されている。
特開平４−３５７８６５号公報、特開平９−３６３１８
号公報、特開平１１−２６７１１号公報等では、しきい
値電圧を高くしたいＦＥＴのゲート電極にｐ＋型ポリシ
リコン膜を用いる技術が記載されている。
【００２３】図６は、従来の半導体装置に用いられるＦ
ＥＴのゲート電極、及び半導体基板のエネルギーレベル
をそれぞれ示す図であり、同図（ａ）ゲート電極にｎ＋
型ポリシリコン膜を用いた場合のエネルギーバンド図、
同図（ｂ）はゲート電極にｐ ＋型ポリシリコン膜を用い
た場合のエネルギーバンド図である。なお、図６
（ａ）、（ｂ）の点線はゲート電圧Ｖｇ＝０[Ｖ]のとき
のエネルギーレベルの様子を示し、実線はゲート電圧Ｖ
ｇがしきい値電圧ＶTのときのエネルギーレベルの様子
を示している。
ＥＴのゲート電極、及び半導体基板のエネルギーレベル
をそれぞれ示す図であり、同図（ａ）ゲート電極にｎ＋
型ポリシリコン膜を用いた場合のエネルギーバンド図、
同図（ｂ）はゲート電極にｐ ＋型ポリシリコン膜を用い
た場合のエネルギーバンド図である。なお、図６
（ａ）、（ｂ）の点線はゲート電圧Ｖｇ＝０[Ｖ]のとき
のエネルギーレベルの様子を示し、実線はゲート電圧Ｖ
ｇがしきい値電圧ＶTのときのエネルギーレベルの様子
を示している。
【００２４】図６（ａ）、（ｂ）に示すように、ｐ＋型
ポリシリコンの仕事関数はｎ＋型ポリシリコンに比べて
１[Ｖ]程度高いため、ＦＥＴのゲート電極にｐ＋型ポリ
シリコン膜を用いることで、チャネル領域の不純物濃度
を増大させなくてもメモリセル用のＦＥＴのしきい値電
圧を高くすることができる。
ポリシリコンの仕事関数はｎ＋型ポリシリコンに比べて
１[Ｖ]程度高いため、ＦＥＴのゲート電極にｐ＋型ポリ
シリコン膜を用いることで、チャネル領域の不純物濃度
を増大させなくてもメモリセル用のＦＥＴのしきい値電
圧を高くすることができる。
【００２５】
【発明が解決しようとする課題】しかしながら、上述し
たゲート電極にｐ＋型ポリシリコン膜を用いたＦＥＴで
は、図６（ｂ）に示すように、半導体基板中における伝
導帯のエネルギーレベルの最下点がゲート絶縁膜から離
れた位置にあるため、図７に示すように、チャネル領域
が半導体基板の表面近傍ではなく半導体基板内に形成さ
れる（図７ではソース−ドレイン間に印加される電圧に
よってドレインからチャネルが延びる様子を示してい
る）。このような場合、ＦＥＴのサブスレショルド係数
が低下するため、ゲート電圧によるソース−ドレイン間
電流の制御性が悪化し、サブスレッショルドリーク電流
も増えてしまう。
たゲート電極にｐ＋型ポリシリコン膜を用いたＦＥＴで
は、図６（ｂ）に示すように、半導体基板中における伝
導帯のエネルギーレベルの最下点がゲート絶縁膜から離
れた位置にあるため、図７に示すように、チャネル領域
が半導体基板の表面近傍ではなく半導体基板内に形成さ
れる（図７ではソース−ドレイン間に印加される電圧に
よってドレインからチャネルが延びる様子を示してい
る）。このような場合、ＦＥＴのサブスレショルド係数
が低下するため、ゲート電圧によるソース−ドレイン間
電流の制御性が悪化し、サブスレッショルドリーク電流
も増えてしまう。
【００２６】また、ｐ＋型ポリシリコン膜中のボロン
（Ｂ）は、ｎ＋型ポリシリコン膜中のリン（Ｐ）に比べ
て熱処理工程時にゲート絶縁膜であるＳｉＯ2に取り込
まれ易いため、ＦＥＴのしきい値電圧が変化し、ゲート
酸化膜の絶縁性能も低下して信頼性が低下する。
（Ｂ）は、ｎ＋型ポリシリコン膜中のリン（Ｐ）に比べ
て熱処理工程時にゲート絶縁膜であるＳｉＯ2に取り込
まれ易いため、ＦＥＴのしきい値電圧が変化し、ゲート
酸化膜の絶縁性能も低下して信頼性が低下する。
【００２７】また、現状では、ｐ型のドープドポリシリ
コンがないため、ボロン（Ｂ）等の不純物をシリコン膜
中にイオン注入してｐ＋型ポリシリコン膜を形成する必
要がある。近年の高集積化された半導体装置では微細化
によってゲート電極やゲート絶縁膜が薄くなっているた
め、注入したボロン（Ｂ）イオンがこれらを突き抜けて
半導体基板内に突入する可能性がある。その結果、熱処
理工程時に、突入したイオンがチャネル領域中に拡散
し、チャネル領域の不純物濃度が設計と異なってしまう
おそれがある。
コンがないため、ボロン（Ｂ）等の不純物をシリコン膜
中にイオン注入してｐ＋型ポリシリコン膜を形成する必
要がある。近年の高集積化された半導体装置では微細化
によってゲート電極やゲート絶縁膜が薄くなっているた
め、注入したボロン（Ｂ）イオンがこれらを突き抜けて
半導体基板内に突入する可能性がある。その結果、熱処
理工程時に、突入したイオンがチャネル領域中に拡散
し、チャネル領域の不純物濃度が設計と異なってしまう
おそれがある。
【００２８】さらに、メモリセル用のＦＥＴのゲート電
極にｐ＋型ポリシリコン膜を用い、周辺回路用のＦＥＴ
のゲート電極にｎ＋型ポリシリコン膜を用いた場合、そ
れぞれに接続するための配線材として、例えば、ｎ＋型
ポリシリコンを共通に用いることができないため、製造
工程が増えてしまうという問題が発生する。仮に、ｐ ＋
型ポリシリコン膜上にｎ＋型ポリシリコンを形成する
と、後工程の熱処理時に、ｎ＋型ポリシリコン中のリン
（Ｐ）がｐ＋型ポリシリコン膜中に拡散し、リン（Ｐ）
などの不純物が少ない領域が形成され、いわゆるｐｉｎ
構造となってしまう。このことは、ｐ＋型ポリシリコン
膜とｎ＋型ポリシリコンの間に金属シリサイド（例え
ば、ＷＳｉ）を有していてもそれが防壁の役割を担わな
い。
極にｐ＋型ポリシリコン膜を用い、周辺回路用のＦＥＴ
のゲート電極にｎ＋型ポリシリコン膜を用いた場合、そ
れぞれに接続するための配線材として、例えば、ｎ＋型
ポリシリコンを共通に用いることができないため、製造
工程が増えてしまうという問題が発生する。仮に、ｐ ＋
型ポリシリコン膜上にｎ＋型ポリシリコンを形成する
と、後工程の熱処理時に、ｎ＋型ポリシリコン中のリン
（Ｐ）がｐ＋型ポリシリコン膜中に拡散し、リン（Ｐ）
などの不純物が少ない領域が形成され、いわゆるｐｉｎ
構造となってしまう。このことは、ｐ＋型ポリシリコン
膜とｎ＋型ポリシリコンの間に金属シリサイド（例え
ば、ＷＳｉ）を有していてもそれが防壁の役割を担わな
い。
【００２９】配線材を共通化するためには、アルミニウ
ム（Ａｌ）などの金属材料を用いることが考えられる。
ＤＲＡＭでは、一般に、基板上に各トランジスタを覆う
ようにして層間絶縁膜が設けられているため、層間絶縁
膜にコンタクト穴を設け、コンタクト穴に配線材を埋め
込むことでゲート電極との接続が行われる。金属はｎ ＋
型ポリシリコンに比べてコンタクト穴に対する埋め込み
性が悪いため、コンタクト穴を大きくする必要がある。
したがって、近年の高集積化及び微細化された半導体装
置に用いることはできない。
ム（Ａｌ）などの金属材料を用いることが考えられる。
ＤＲＡＭでは、一般に、基板上に各トランジスタを覆う
ようにして層間絶縁膜が設けられているため、層間絶縁
膜にコンタクト穴を設け、コンタクト穴に配線材を埋め
込むことでゲート電極との接続が行われる。金属はｎ ＋
型ポリシリコンに比べてコンタクト穴に対する埋め込み
性が悪いため、コンタクト穴を大きくする必要がある。
したがって、近年の高集積化及び微細化された半導体装
置に用いることはできない。
【００３０】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、チャネ
ル領域の不純物濃度を増大さることによるリーク電流の
増大や、ゲート電極にｐ＋型ポリシリコン膜を用いるこ
とによるトランジスタのサブスレショルド係数の低下、
ゲート酸化膜の絶縁性能の劣化、製造工程の増大、ある
いはトランジスタの信頼性の低下等の問題を生じること
なく、しきい値電圧を高くすることができる半導体装置
及びその製造方法を提供することを目的とする。
る問題点を解決するためになされたものであり、チャネ
ル領域の不純物濃度を増大さることによるリーク電流の
増大や、ゲート電極にｐ＋型ポリシリコン膜を用いるこ
とによるトランジスタのサブスレショルド係数の低下、
ゲート酸化膜の絶縁性能の劣化、製造工程の増大、ある
いはトランジスタの信頼性の低下等の問題を生じること
なく、しきい値電圧を高くすることができる半導体装置
及びその製造方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、しきい値電圧の異なるｎチャネ
ルトランジスタが混在する、該トランジスタのゲート電
極にそれぞれｎ型ポリシリコン膜を含む半導体装置であ
って、前記しきい値電圧が比較的高い第１のトランジス
タのゲート電極に含まれるｎ型ポリシリコン膜の第１の
不純物濃度が、前記しきい値電圧が比較的低い第２のト
ランジスタのゲート電極に含まれるｎ型ポリシリコン膜
の第２の不純物濃度よりも低濃度のものである。
本発明の半導体装置は、しきい値電圧の異なるｎチャネ
ルトランジスタが混在する、該トランジスタのゲート電
極にそれぞれｎ型ポリシリコン膜を含む半導体装置であ
って、前記しきい値電圧が比較的高い第１のトランジス
タのゲート電極に含まれるｎ型ポリシリコン膜の第１の
不純物濃度が、前記しきい値電圧が比較的低い第２のト
ランジスタのゲート電極に含まれるｎ型ポリシリコン膜
の第２の不純物濃度よりも低濃度のものである。
【００３２】このとき、前記第２の不純物濃度が前記第
１の不純物濃度の１／２倍から１／１０倍であってもよ
く、前記第２の不純物濃度が２×１０20ａｔｍｓ／ｃｍ
3以上３×１０20ａｔｍｓ／ｃｍ3以下であるとき、前記
第１の不純物濃度は、１×１０19ａｔｍｓ／ｃｍ3以上
１×１０20ａｔｍｓ／ｃｍ3以下であってもよい。
１の不純物濃度の１／２倍から１／１０倍であってもよ
く、前記第２の不純物濃度が２×１０20ａｔｍｓ／ｃｍ
3以上３×１０20ａｔｍｓ／ｃｍ3以下であるとき、前記
第１の不純物濃度は、１×１０19ａｔｍｓ／ｃｍ3以上
１×１０20ａｔｍｓ／ｃｍ3以下であってもよい。
【００３３】また、前記第１のトランジスタのチャネル
領域と前記第２のトランジスタのチャネル領域の不純物
濃度がそれぞれ等しくてもよい。
領域と前記第２のトランジスタのチャネル領域の不純物
濃度がそれぞれ等しくてもよい。
【００３４】上記のような半導体装置では、しきい値電
圧が高い第１のトランジスタのゲート電極に含まれるｎ
型ポリシリコン膜の第１の不純物濃度を、しきい値電圧
が低い第２のトランジスタのゲート電極に含まれるｎ型
ポリシリコン膜の第２の不純物濃度よりも低濃度にする
ことで、ゲート電極とｐ型半導体から成る基板との仕事
関数の差が減少する。したがって、従来のゲート電極に
ｐ＋型ポリシリコン膜を用いた場合と同様に、チャネル
領域の不純物濃度を増大させなくてもトランジスタのし
きい値電圧を高くすることができる。
圧が高い第１のトランジスタのゲート電極に含まれるｎ
型ポリシリコン膜の第１の不純物濃度を、しきい値電圧
が低い第２のトランジスタのゲート電極に含まれるｎ型
ポリシリコン膜の第２の不純物濃度よりも低濃度にする
ことで、ゲート電極とｐ型半導体から成る基板との仕事
関数の差が減少する。したがって、従来のゲート電極に
ｐ＋型ポリシリコン膜を用いた場合と同様に、チャネル
領域の不純物濃度を増大させなくてもトランジスタのし
きい値電圧を高くすることができる。
【００３５】一方、本発明の半導体装置の製造方法は、
しきい値電圧の異なるｎチャネルトランジスタが混在す
る、該トランジスタのゲート電極にそれぞれｎ型ポリシ
リコン膜を含む半導体装置の製造方法であって、基板上
にゲート電極となるｎ型ポリシリコン膜を成膜した後、
該ｎ型ポリシリコン膜上の、前記しきい値電圧が比較的
低い第１のトランジスタとなる領域を除く領域にフォト
レジストを形成し、前記第１のトランジスタとなる領域
のｎ型ポリシリコン膜に不純物をさらに注入して、前記
第１のトランジスタとなる領域のｎ型ポリシリコン膜の
不純物濃度を、前記しきい値電圧が比較的高い第２のト
ランジスタとなる領域のｎ型ポリシリコン膜の不純物濃
度よりも高濃度にする方法である。
しきい値電圧の異なるｎチャネルトランジスタが混在す
る、該トランジスタのゲート電極にそれぞれｎ型ポリシ
リコン膜を含む半導体装置の製造方法であって、基板上
にゲート電極となるｎ型ポリシリコン膜を成膜した後、
該ｎ型ポリシリコン膜上の、前記しきい値電圧が比較的
低い第１のトランジスタとなる領域を除く領域にフォト
レジストを形成し、前記第１のトランジスタとなる領域
のｎ型ポリシリコン膜に不純物をさらに注入して、前記
第１のトランジスタとなる領域のｎ型ポリシリコン膜の
不純物濃度を、前記しきい値電圧が比較的高い第２のト
ランジスタとなる領域のｎ型ポリシリコン膜の不純物濃
度よりも高濃度にする方法である。
【００３６】また、しきい値電圧の異なるｎチャネルト
ランジスタが混在する、該トランジスタのゲート電極に
それぞれｎ型ポリシリコンを含む半導体装置の製造方法
であって、基板上にゲート電極となるｎ型ポリシリコン
膜を成膜した後、該ｎ型ポリシリコン膜上の、前記しき
い値電圧が比較的低い第１のトランジスタとなる領域を
除く領域に酸化膜を成膜し、前記第１のトランジスタと
なる領域のｎ型ポリシリコン膜に不純物をさらに注入し
て、前記第１のトランジスタとなる領域のｎ型ポリシリ
コン膜の不純物濃度を、前記しきい値電圧が比較的高い
第２のトランジスタとなる領域のｎ型ポリシリコン膜の
不純物濃度よりも高濃度にする方法である。
ランジスタが混在する、該トランジスタのゲート電極に
それぞれｎ型ポリシリコンを含む半導体装置の製造方法
であって、基板上にゲート電極となるｎ型ポリシリコン
膜を成膜した後、該ｎ型ポリシリコン膜上の、前記しき
い値電圧が比較的低い第１のトランジスタとなる領域を
除く領域に酸化膜を成膜し、前記第１のトランジスタと
なる領域のｎ型ポリシリコン膜に不純物をさらに注入し
て、前記第１のトランジスタとなる領域のｎ型ポリシリ
コン膜の不純物濃度を、前記しきい値電圧が比較的高い
第２のトランジスタとなる領域のｎ型ポリシリコン膜の
不純物濃度よりも高濃度にする方法である。
【００３７】このとき、前記第１のトランジスタのチャ
ネル領域、及び前記第２のトランジスタのチャネル領域
をそれぞれ形成するためのイオン注入を同時に行っても
よい。
ネル領域、及び前記第２のトランジスタのチャネル領域
をそれぞれ形成するためのイオン注入を同時に行っても
よい。
【００３８】上記のような半導体装置の製造方法では、
従来に比べて製造工程を増やすことなくｎ型ポリシリコ
ンから成るゲート電極の不純物濃度を第１のトランジス
タと第２のトランジスタとで変えることができる。
従来に比べて製造工程を増やすことなくｎ型ポリシリコ
ンから成るゲート電極の不純物濃度を第１のトランジス
タと第２のトランジスタとで変えることができる。
【００３９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００４０】図１は本発明の半導体装置の一例であるＤ
ＲＡＭの構造を示す断面図であり、図２は図１に示した
半導体装置のメモリセル用のＦＥＴのゲート電極、及び
半導体基板のエネルギーレベルをそれぞれ示すエネルギ
ーバンド図である。なお、図２の点線はゲート電圧Ｖｇ
＝０[Ｖ]のときのエネルギーレベルの様子を示し、実線
はゲート電圧Ｖｇがしきい値電圧ＶTのときのエネルギ
ーレベルの様子を示している。
ＲＡＭの構造を示す断面図であり、図２は図１に示した
半導体装置のメモリセル用のＦＥＴのゲート電極、及び
半導体基板のエネルギーレベルをそれぞれ示すエネルギ
ーバンド図である。なお、図２の点線はゲート電圧Ｖｇ
＝０[Ｖ]のときのエネルギーレベルの様子を示し、実線
はゲート電圧Ｖｇがしきい値電圧ＶTのときのエネルギ
ーレベルの様子を示している。
【００４１】図１に示すように、本実施形態のＤＲＡＭ
は、メモリセル用のＦＥＴのゲート電極をｎ型ポリシリ
コン膜と高融点金属シリサイド膜の多層膜で形成し、ｎ
型ポリシリコン膜の不純物濃度を周辺回路用のＦＥＴの
それに比べて低減している（ｎ-型ポリシリコン膜７と
している）。また、メモリセル用のＦＥＴと周辺回路用
のＦＥＴのチャネル領域５の不純物濃度を等しくしてい
る。その他の構成は従来と同様であるため、その説明は
省略する。なお、図１ではチャネル領域中に記載された
点線の太さをそれぞれ等しくすることで不純物濃度が等
しいことを示し、ゲート電極中に記載された縦線の太さ
を変えることでｎ型ポリシリコン膜の不純物濃度の違い
を示している。
は、メモリセル用のＦＥＴのゲート電極をｎ型ポリシリ
コン膜と高融点金属シリサイド膜の多層膜で形成し、ｎ
型ポリシリコン膜の不純物濃度を周辺回路用のＦＥＴの
それに比べて低減している（ｎ-型ポリシリコン膜７と
している）。また、メモリセル用のＦＥＴと周辺回路用
のＦＥＴのチャネル領域５の不純物濃度を等しくしてい
る。その他の構成は従来と同様であるため、その説明は
省略する。なお、図１ではチャネル領域中に記載された
点線の太さをそれぞれ等しくすることで不純物濃度が等
しいことを示し、ゲート電極中に記載された縦線の太さ
を変えることでｎ型ポリシリコン膜の不純物濃度の違い
を示している。
【００４２】本実施形態のように、ゲート電極のｎ型ポ
リシリコン膜の不純物濃度を低減すると、図２に示すよ
うに、ゲート電極とｐ型半導体から成る基板との仕事関
数の差が減少する。したがって、従来のゲート電極にｐ
＋型ポリシリコン膜を用いた場合と同様に、チャネル領
域の不純物濃度を増大させなくてもＦＥＴのしきい値電
圧を高くすることができる。
リシリコン膜の不純物濃度を低減すると、図２に示すよ
うに、ゲート電極とｐ型半導体から成る基板との仕事関
数の差が減少する。したがって、従来のゲート電極にｐ
＋型ポリシリコン膜を用いた場合と同様に、チャネル領
域の不純物濃度を増大させなくてもＦＥＴのしきい値電
圧を高くすることができる。
【００４３】よって、チャネル領域の不純物濃度を増大
さることによるリーク電流の増大や、ゲート電極にｐ＋
型ポリシリコン膜を用いることによるトランジスタのサ
ブスレショルド係数の低下、ゲート酸化膜の絶縁性能の
劣化、製造工程の増大、あるいはトランジスタの信頼性
の低下等の問題を生じることなく、しきい値電圧を容易
に高くすることができる。
さることによるリーク電流の増大や、ゲート電極にｐ＋
型ポリシリコン膜を用いることによるトランジスタのサ
ブスレショルド係数の低下、ゲート酸化膜の絶縁性能の
劣化、製造工程の増大、あるいはトランジスタの信頼性
の低下等の問題を生じることなく、しきい値電圧を容易
に高くすることができる。
【００４４】なお、メモリセル用のゲート電極のｎ型ポ
リシリコン膜の不純物濃度は、周辺回路用のｎ型ポリシ
リコン膜の不純物濃度（２〜３×１０20ａｔｍｓ／ｃｍ
3）の１／２から１／１０程度の濃度が好ましく、より
具体的には、１×１０19ａｔｍｓ／ｃｍ3〜１×１０20
ａｔｍｓ／ｃｍ3が望ましい。これは、不純物濃度を１
×１０20ａｔｍｓ／ｃｍ3以上にすると、ＦＥＴのしき
い値電圧の違いがほとんど現れなくなるためであり、不
純物濃度を１×１０19／ｃｍ3以下にすると、ゲート電
極のｎ-型ポリシリコン膜が空乏化し、ゲート電圧を印
加してもＦＥＴがＯＮしなくなる問題が発生するためで
ある。
リシリコン膜の不純物濃度は、周辺回路用のｎ型ポリシ
リコン膜の不純物濃度（２〜３×１０20ａｔｍｓ／ｃｍ
3）の１／２から１／１０程度の濃度が好ましく、より
具体的には、１×１０19ａｔｍｓ／ｃｍ3〜１×１０20
ａｔｍｓ／ｃｍ3が望ましい。これは、不純物濃度を１
×１０20ａｔｍｓ／ｃｍ3以上にすると、ＦＥＴのしき
い値電圧の違いがほとんど現れなくなるためであり、不
純物濃度を１×１０19／ｃｍ3以下にすると、ゲート電
極のｎ-型ポリシリコン膜が空乏化し、ゲート電圧を印
加してもＦＥＴがＯＮしなくなる問題が発生するためで
ある。
【００４５】次に、図１に示した本実施形態のＤＲＡＭ
の製造方法について図３を用いて説明する。
の製造方法について図３を用いて説明する。
【００４６】図３は図１に示した半導体装置の製造工程
の各段階の様子を示す断面図である。
の各段階の様子を示す断面図である。
【００４７】まず、ｐ型半導体から成る基板１上にシリ
コン窒化膜を形成し、所定の形状にパターニングして、
その開口部を選択酸化し、図３（ａ）に示すように、素
子分離のための非活性領域である厚さ３０００オングス
トローム程度のフィールド酸化膜２を形成する。なお、
素子分離領域は、シャロー・トレンチ・アイソレーショ
ン（ＳＴＩ）であってもよい。
コン窒化膜を形成し、所定の形状にパターニングして、
その開口部を選択酸化し、図３（ａ）に示すように、素
子分離のための非活性領域である厚さ３０００オングス
トローム程度のフィールド酸化膜２を形成する。なお、
素子分離領域は、シャロー・トレンチ・アイソレーショ
ン（ＳＴＩ）であってもよい。
【００４８】続いて、熱酸化法等によって基板表面の全
面に厚さ２００オングストローム程度のパッド酸化膜２
０を形成し、チャネル領域を形成するために、パッド酸
化膜２０を介してボロン（Ｂ）を３０ＫｅＶ、１〜２×
１０12ａｔｍｓ／ｃｍ2程度のドーズ量でイオン注入す
る（図３（ｂ））。
面に厚さ２００オングストローム程度のパッド酸化膜２
０を形成し、チャネル領域を形成するために、パッド酸
化膜２０を介してボロン（Ｂ）を３０ＫｅＶ、１〜２×
１０12ａｔｍｓ／ｃｍ2程度のドーズ量でイオン注入す
る（図３（ｂ））。
【００４９】次に、基板１上に形成されたパッド酸化膜
２０を除去し、熱酸化法によって厚さ１００オングスト
ローム程度のゲート酸化膜６を形成し、その上に、ゲー
ト電極となる厚さ１０００オングストローム程度の低濃
度（１×１０19〜１×１０20ａｔｍｓ／ｃｍ3）ｎ-型ポ
リシリコン膜（ドープドポリシリコン）７を成膜する。
続いて、ｎ-型ポリシリコン膜７の表面を周辺回路用の
ＦＥＴとなる領域を除いてフォトレジスト２２でカバー
し、リン（Ｐ）を、３０ＫｅＶ、０．５〜１×１０16ａ
ｔｍｓ／ｃｍ2程度のドーズ量でさらにイオン注入する
（図３（ｃ））。このようにして、周辺回路用のＦＥＴ
とメモリセル用のＦＥＴのゲート電極のｎ型ポリシリコ
ン膜の不純物濃度を変える。なお、フォトレジスト２２
の代わりに周辺回路用のＦＥＴとなる領域を除いて酸化
膜でカバーし、周辺回路用のＦＥＴとなる領域にリン
（Ｐ）を拡散させてもよい。
２０を除去し、熱酸化法によって厚さ１００オングスト
ローム程度のゲート酸化膜６を形成し、その上に、ゲー
ト電極となる厚さ１０００オングストローム程度の低濃
度（１×１０19〜１×１０20ａｔｍｓ／ｃｍ3）ｎ-型ポ
リシリコン膜（ドープドポリシリコン）７を成膜する。
続いて、ｎ-型ポリシリコン膜７の表面を周辺回路用の
ＦＥＴとなる領域を除いてフォトレジスト２２でカバー
し、リン（Ｐ）を、３０ＫｅＶ、０．５〜１×１０16ａ
ｔｍｓ／ｃｍ2程度のドーズ量でさらにイオン注入する
（図３（ｃ））。このようにして、周辺回路用のＦＥＴ
とメモリセル用のＦＥＴのゲート電極のｎ型ポリシリコ
ン膜の不純物濃度を変える。なお、フォトレジスト２２
の代わりに周辺回路用のＦＥＴとなる領域を除いて酸化
膜でカバーし、周辺回路用のＦＥＴとなる領域にリン
（Ｐ）を拡散させてもよい。
【００５０】次に、フォトレジスト（または酸化膜）を
除去し、ｎ-型ポリシリコン膜７及びｎ＋型ポリシリコ
ン膜８上に厚さ１０００オングストローム程度の高融点
金属シリサイド膜９を成膜する（図３（ｄ））。
除去し、ｎ-型ポリシリコン膜７及びｎ＋型ポリシリコ
ン膜８上に厚さ１０００オングストローム程度の高融点
金属シリサイド膜９を成膜する（図３（ｄ））。
【００５１】続いて、ｎ-型ポリシリコン膜７、ｎ＋型
ポリシリコン膜８、及び金属シリサイド膜９をリソグラ
フィ法によってパターニングすることでメモリセル用の
ＦＥＴ及び周辺回路用のＦＥＴのゲート電極をそれぞれ
形成する。また、ＦＥＴのソース領域４及びドレイン領
域３をそれぞれ形成するために、砒素（Ａｓ）を１×１
０16ａｔｍｓ／ｃｍ2程度のドーズ量でイオン注入し、
熱拡散させてｎ＋型拡散層を形成する（図３（ｅ））。
ポリシリコン膜８、及び金属シリサイド膜９をリソグラ
フィ法によってパターニングすることでメモリセル用の
ＦＥＴ及び周辺回路用のＦＥＴのゲート電極をそれぞれ
形成する。また、ＦＥＴのソース領域４及びドレイン領
域３をそれぞれ形成するために、砒素（Ａｓ）を１×１
０16ａｔｍｓ／ｃｍ2程度のドーズ量でイオン注入し、
熱拡散させてｎ＋型拡散層を形成する（図３（ｅ））。
【００５２】次に、ゲート電極を覆うようにして基板上
の全面に厚さ５０００オングストローム程度の層間絶縁
膜１０を成膜し、層間絶縁膜１０にメモリセル用のＦＥ
Ｔのドレイン領域３へ通ずるコンタクト穴を設け、予め
リン（Ｐ）がドープされたｎ ＋型ポリシリコンをコンタ
クト穴に埋め込んで容量下部電極１１を形成する。続い
て、容量下部電極１１上に厚さ８０オングストローム程
度のシリコン窒化膜からなる容量絶縁膜１３を成膜し、
その上に、予めリン（Ｐ）がドープされたｎ＋型ポリシ
リコンを厚さ２０００オングストローム程度で成膜して
容量上部電極１２を形成する。最後に、容量上部電極１
２を覆うようにして、基板表面の全面に層間絶縁膜１０
を形成する（図３（ｆ））。なお、図１及び図３（ｆ）
では層間絶縁膜１０が一層だけで成るように示されてい
るが、層間絶縁膜１０は上述したように製造工程に応じ
て複数層に分割されて形成される。
の全面に厚さ５０００オングストローム程度の層間絶縁
膜１０を成膜し、層間絶縁膜１０にメモリセル用のＦＥ
Ｔのドレイン領域３へ通ずるコンタクト穴を設け、予め
リン（Ｐ）がドープされたｎ ＋型ポリシリコンをコンタ
クト穴に埋め込んで容量下部電極１１を形成する。続い
て、容量下部電極１１上に厚さ８０オングストローム程
度のシリコン窒化膜からなる容量絶縁膜１３を成膜し、
その上に、予めリン（Ｐ）がドープされたｎ＋型ポリシ
リコンを厚さ２０００オングストローム程度で成膜して
容量上部電極１２を形成する。最後に、容量上部電極１
２を覆うようにして、基板表面の全面に層間絶縁膜１０
を形成する（図３（ｆ））。なお、図１及び図３（ｆ）
では層間絶縁膜１０が一層だけで成るように示されてい
るが、層間絶縁膜１０は上述したように製造工程に応じ
て複数層に分割されて形成される。
【００５３】このような手順で本実施形態の半導体装置
を製造することで、従来と比べて、製造工程を増やすこ
となく、ｎ型ポリシリコンから成るゲート電極の不純物
濃度をメモリセル用と周辺回路用とで変えることができ
る。
を製造することで、従来と比べて、製造工程を増やすこ
となく、ｎ型ポリシリコンから成るゲート電極の不純物
濃度をメモリセル用と周辺回路用とで変えることができ
る。
【００５４】上記説明では、しきい値電圧が高いメモリ
セル用のＦＥＴとしきい値電圧が低い周辺回路用のＦＥ
Ｔとが１つの半導体基板上に形成されたＤＲＡＭを例に
して説明したが、しきい値電圧が異なるトランジスタが
混在する半導体装置であれば、本発明が適用できること
はいうまでもない。
セル用のＦＥＴとしきい値電圧が低い周辺回路用のＦＥ
Ｔとが１つの半導体基板上に形成されたＤＲＡＭを例に
して説明したが、しきい値電圧が異なるトランジスタが
混在する半導体装置であれば、本発明が適用できること
はいうまでもない。
【００５５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５６】しきい値電圧が高い第１のトランジスタの
ゲート電極に含まれるｎ型ポリシリコン膜の第１の不純
物濃度を、しきい値電圧が低い第２のトランジスタのゲ
ート電極に含まれるｎ型ポリシリコン膜の第２の不純物
濃度よりも低濃度にすることで、ゲート電極とｐ型半導
体から成る基板との仕事関数の差が減少するため、従来
のゲート電極にｐ＋型ポリシリコン膜を用いた場合と同
様に、チャネル領域の不純物濃度を増大させなくてもト
ランジスタのしきい値電圧を高くすることができる。
ゲート電極に含まれるｎ型ポリシリコン膜の第１の不純
物濃度を、しきい値電圧が低い第２のトランジスタのゲ
ート電極に含まれるｎ型ポリシリコン膜の第２の不純物
濃度よりも低濃度にすることで、ゲート電極とｐ型半導
体から成る基板との仕事関数の差が減少するため、従来
のゲート電極にｐ＋型ポリシリコン膜を用いた場合と同
様に、チャネル領域の不純物濃度を増大させなくてもト
ランジスタのしきい値電圧を高くすることができる。
【００５７】したがって、チャネル領域の不純物濃度を
増大させることによるリーク電流の増大や、ゲート電極
にｐ＋型ポリシリコン膜を用いることによるトランジス
タのサブスレショルド係数の低下、ゲート酸化膜の絶縁
性能の劣化、製造工程の増大、あるいはトランジスタの
信頼性の低下等の問題を生じることなく、しきい値電圧
を容易に高くすることができる。
増大させることによるリーク電流の増大や、ゲート電極
にｐ＋型ポリシリコン膜を用いることによるトランジス
タのサブスレショルド係数の低下、ゲート酸化膜の絶縁
性能の劣化、製造工程の増大、あるいはトランジスタの
信頼性の低下等の問題を生じることなく、しきい値電圧
を容易に高くすることができる。
【図１】本発明の半導体装置の一例であるＤＲＡＭの構
造を示す断面図である。
造を示す断面図である。
【図２】図１に示した半導体装置のメモリセル用のＦＥ
Ｔのゲート電極、及び半導体基板のエネルギーレベルを
それぞれ示すエネルギーバンド図である。
Ｔのゲート電極、及び半導体基板のエネルギーレベルを
それぞれ示すエネルギーバンド図である。
【図３】図１に示した半導体装置の製造工程の各段階の
様子を示す断面図である。
様子を示す断面図である。
【図４】従来の半導体装置の一例であるＤＲＡＭの構造
を示す断面図である。
を示す断面図である。
【図５】図４に示した半導体装置の製造工程の各段階の
様子を示す断面図である。
様子を示す断面図である。
【図６】従来の半導体装置に用いられるＦＥＴのゲート
電極、及び半導体基板のエネルギーレベルをそれぞれ示
す図であり、同図（ａ）ゲート電極にｎ＋型ポリシリコ
ン膜を用いた場合のエネルギーバンド図、同図（ｂ）は
ゲート電極にｐ＋型ポリシリコン膜を用いた場合のエネ
ルギーバンド図である。
電極、及び半導体基板のエネルギーレベルをそれぞれ示
す図であり、同図（ａ）ゲート電極にｎ＋型ポリシリコ
ン膜を用いた場合のエネルギーバンド図、同図（ｂ）は
ゲート電極にｐ＋型ポリシリコン膜を用いた場合のエネ
ルギーバンド図である。
【図７】ゲート電極にｐ＋型ポリシリコンを用いたメモ
リセル用のＦＥＴのチャネル構造を示す要部拡大図であ
る。
リセル用のＦＥＴのチャネル構造を示す要部拡大図であ
る。
１ 基板 ２ フィールド酸化膜 ３ ドレイン領域 ４ ソース領域 ５、１５ チャネル領域 ６ ゲート絶縁膜 ７ Ｎ-型ポリシリコン膜 ８ Ｎ＋ポリシリコン膜 ９ 金属シリサイド １０ 層間絶縁膜 １１ 容量下部電極 １２ 容量絶縁膜 １３ 容量上部電極 ２０ パッド酸化膜 ２１、２２ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA06 DB03 DC01 EB03 EC04 EC06 EC13 EE05 EJ04 EK01 FC11 5F048 AA01 AA07 AA09 AB01 AC10 BB06 BB08 BB18 BD04 BF03 BF16 BG12 5F083 AD22 GA06 GA28 JA32 JA35 JA53 PR36 PR43 PR44 PR48 PR53 PR54
Claims (7)
- 【請求項１】 しきい値電圧の異なるｎチャネルトラン
ジスタが混在する、該トランジスタのゲート電極にそれ
ぞれｎ型ポリシリコン膜を含む半導体装置であって、 前記しきい値電圧が比較的高い第１のトランジスタのゲ
ート電極に含まれるｎ型ポリシリコン膜の第１の不純物
濃度が、前記しきい値電圧が比較的低い第２のトランジ
スタのゲート電極に含まれるｎ型ポリシリコン膜の第２
の不純物濃度よりも低濃度である半導体装置。 - 【請求項２】 前記第２の不純物濃度が前記第１の不純
物濃度の１／２倍から１／１０倍である請求項１記載の
半導体装置。 - 【請求項３】 前記第２の不純物濃度が２×１０20ａｔ
ｍｓ／ｃｍ3以上３×１０20ａｔｍｓ／ｃｍ3以下である
とき、 前記第１の不純物濃度は、１×１０19ａｔｍｓ／ｃｍ3
以上１×１０20ａｔｍｓ／ｃｍ3以下である請求項１記
載の半導体装置。 - 【請求項４】 前記第１のトランジスタのチャネル領域
と前記第２のトランジスタのチャネル領域の不純物濃度
がそれぞれ等しい請求項１乃至３のいずれか１項記載の
半導体装置。 - 【請求項５】 しきい値電圧の異なるｎチャネルトラン
ジスタが混在する、該トランジスタのゲート電極にそれ
ぞれｎ型ポリシリコン膜を含む半導体装置の製造方法で
あって、 基板上にゲート電極となるｎ型ポリシリコン膜を成膜し
た後、該ｎ型ポリシリコン膜上の、前記しきい値電圧が
比較的低い第１のトランジスタとなる領域を除く領域に
フォトレジストを形成し、 前記第１のトランジスタとなる領域のｎ型ポリシリコン
膜に不純物をさらに注入して、前記第１のトランジスタ
となる領域のｎ型ポリシリコン膜の不純物濃度を、前記
しきい値電圧が比較的高い第２のトランジスタとなる領
域のｎ型ポリシリコン膜の不純物濃度よりも高濃度にす
る半導体装置の製造方法。 - 【請求項６】 しきい値電圧の異なるｎチャネルトラン
ジスタが混在する、該トランジスタのゲート電極にそれ
ぞれｎ型ポリシリコンを含む半導体装置の製造方法であ
って、 基板上にゲート電極となるｎ型ポリシリコン膜を成膜し
た後、該ｎ型ポリシリコン膜上の、前記しきい値電圧が
比較的低い第１のトランジスタとなる領域を除く領域に
酸化膜を成膜し、 前記第１のトランジスタとなる領域のｎ型ポリシリコン
膜に不純物をさらに注入して、前記第１のトランジスタ
となる領域のｎ型ポリシリコン膜の不純物濃度を、前記
しきい値電圧が比較的高い第２のトランジスタとなる領
域のｎ型ポリシリコン膜の不純物濃度よりも高濃度にす
る半導体装置の製造方法。 - 【請求項７】 前記第１のトランジスタのチャネル領
域、及び前記第２のトランジスタのチャネル領域をそれ
ぞれ形成するためのイオン注入を同時に行う請求項５ま
たは６記載の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP28548399A JP2001110908A (ja) | 1999-10-06 | 1999-10-06 | 半導体装置及びその製造方法 |
| GB0024565A GB2361357A (en) | 1999-10-06 | 2000-10-06 | Dynamic random access memory |
| US09/684,840 US6573575B1 (en) | 1999-10-06 | 2000-10-06 | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28548399A JP2001110908A (ja) | 1999-10-06 | 1999-10-06 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001110908A true JP2001110908A (ja) | 2001-04-20 |
Family
ID=17692112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28548399A Pending JP2001110908A (ja) | 1999-10-06 | 1999-10-06 | 半導体装置及びその製造方法 |
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| JP (1) | JP2001110908A (ja) |
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| JPH09167832A (ja) | 1995-12-15 | 1997-06-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH10247725A (ja) * | 1997-03-05 | 1998-09-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH1126711A (ja) | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4931267B2 (ja) | 1998-01-29 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2001035929A (ja) | 1999-07-26 | 2001-02-09 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1999
- 1999-10-06 JP JP28548399A patent/JP2001110908A/ja active Pending
-
2000
- 2000-10-06 GB GB0024565A patent/GB2361357A/en not_active Withdrawn
- 2000-10-06 US US09/684,840 patent/US6573575B1/en not_active Expired - Fee Related
Also Published As
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|---|---|
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| US6573575B1 (en) | 2003-06-03 |
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