JPS6074559A - 基準電圧発生装置 - Google Patents
基準電圧発生装置Info
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- JPS6074559A JPS6074559A JP58180378A JP18037883A JPS6074559A JP S6074559 A JPS6074559 A JP S6074559A JP 58180378 A JP58180378 A JP 58180378A JP 18037883 A JP18037883 A JP 18037883A JP S6074559 A JPS6074559 A JP S6074559A
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- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に、基準電圧発生装置に
関する。
関する。
従来基準電源として、ＰＮ接合ダイオードの逆方向電圧
（ツェナ電圧）Ｖｌ並びに絶縁ゲート型電界効果トラン
ジスタのしきい電圧ＶＴＲ等が利用されている。さらに
、絶縁ゲート型電界効果トランジスタの構造で、しきい
電圧が構成上バンドギャップに等しくなる方式のものが
提案、製造されている。しかし、これらの方式の出力電
圧は各々きまった値であり、任意の出方電圧を得ること
はできない。
（ツェナ電圧）Ｖｌ並びに絶縁ゲート型電界効果トラン
ジスタのしきい電圧ＶＴＲ等が利用されている。さらに
、絶縁ゲート型電界効果トランジスタの構造で、しきい
電圧が構成上バンドギャップに等しくなる方式のものが
提案、製造されている。しかし、これらの方式の出力電
圧は各々きまった値であり、任意の出方電圧を得ること
はできない。
本発明の第１の目的は、任意の出方電圧を設定できる基
準電圧発生装置を提供するにある。
準電圧発生装置を提供するにある。
本発明の第２の目的は、汎用プロセスヲ用いて、回路部
分の性能を損なうことなく、ＭＯＳトランジスタのしき
い電圧を利用した高性能基準電圧発生装置を提供するに
ある。
分の性能を損なうことなく、ＭＯＳトランジスタのしき
い電圧を利用した高性能基準電圧発生装置を提供するに
ある。
本発明の要点は、ＭＯＳトランジスタにおいて、Ｎ＋ゲ
ート、あるいは、Ｐ＋ゲー）ＭＯＳ ）ランジスタと、
低不純物濃度ゲートＭＯＳトランジスタのしきい電圧差
を利用し、そのドレイン電流とケート長全任意に設定す
ることにある。
ート、あるいは、Ｐ＋ゲー）ＭＯＳ ）ランジスタと、
低不純物濃度ゲートＭＯＳトランジスタのしきい電圧差
を利用し、そのドレイン電流とケート長全任意に設定す
ることにある。
本発明の一実施例を以下に説明する。
第１図は、ＰチャネルＭＯ８）ランジスタにおいて、ゲ
ート層に高濃度に燐をドーグしたＮ＋ダグ−ＭＯ８）ラ
ンジスタとゲート層に基板と同じＮ型不純物燐が低濃度
（＜１０”ｃｍ″”）にドープされたＮ″′′領域びＮ
−領域を囲むようにゲート層にソース・ドＶインド同型
不純物ボロン全ドープしたゲート電極を持つＭＯＳ ）
ランジスタ（以下Ｎ−ゲートＭＯ８）ランジスタと略記
する。）の構造を示す。
ート層に高濃度に燐をドーグしたＮ＋ダグ−ＭＯ８）ラ
ンジスタとゲート層に基板と同じＮ型不純物燐が低濃度
（＜１０”ｃｍ″”）にドープされたＮ″′′領域びＮ
−領域を囲むようにゲート層にソース・ドＶインド同型
不純物ボロン全ドープしたゲート電極を持つＭＯＳ ）
ランジスタ（以下Ｎ−ゲートＭＯ８）ランジスタと略記
する。）の構造を示す。
第２図（ａ）Ｕ 、第１図のチャネルＭＯ８）ランジス
タ構成における二つのＭＯＳ）ランジスタのしきい電圧
を利用し、その差電圧を取り出す回路である。第２図（
ｂ）はＶｎｓ −Ｉｎｓ特性を示す図である。
タ構成における二つのＭＯＳ）ランジスタのしきい電圧
を利用し、その差電圧を取り出す回路である。第２図（
ｂ）はＶｎｓ −Ｉｎｓ特性を示す図である。
ＴＮ＋、 ＴＮ−はドレインとゲートが共通に接続され
た、いわゆる、ＭＯＳダイオードを構成している。。
た、いわゆる、ＭＯＳダイオードを構成している。。
工０は定電流源、ＴＮ＋、 ＴＮ−は異なるしきい電圧
ＶＴＩ（Ｎ＋、 ＶＴｉ＊−とほぼ等しい相互コンダク
タンスβを持つＭＧ）ＩＳＦＥＴであり、各々のドレイ
ン電圧をＶＮ” 、 ＶＮ−とすると、 であるから ＶＷ＋：ＶＴＨＮ＋＋ ルｒ医ｊ「否シイ、＃−・−・
・−（３）ＶＮ−＝ ＹｔＨＮ−＋ ４／’旧τＺ「
・・・・・・（４）となり、ドレイン電圧の差をとれば
、しきい電圧の差を取り出すことができる。
ＶＴＩ（Ｎ＋、 ＶＴｉ＊−とほぼ等しい相互コンダク
タンスβを持つＭＧ）ＩＳＦＥＴであり、各々のドレイ
ン電圧をＶＮ” 、 ＶＮ−とすると、 であるから ＶＷ＋：ＶＴＨＮ＋＋ ルｒ医ｊ「否シイ、＃−・−・
・−（３）ＶＮ−＝ ＹｔＨＮ−＋ ４／’旧τＺ「
・・・・・・（４）となり、ドレイン電圧の差をとれば
、しきい電圧の差を取り出すことができる。
定電流源としては、十分大きな抵抗を使っても良く、特
性のそろったものであれば、拡散抵抗、多結晶Ｓｉ抵抗
、イオン打込みによって作られた抵抗、ＭＯＳトランジ
スタによる抵抗を使用することができる。
性のそろったものであれば、拡散抵抗、多結晶Ｓｉ抵抗
、イオン打込みによって作られた抵抗、ＭＯＳトランジ
スタによる抵抗を使用することができる。
第３図は、第２図（ａ）の回路構成におけるＰチャネル
Ｎ＋ゲートＭＯ８）ランジスタとＰチャネルＮ−ゲート
ＭＯ８）ランジスタのしきい電圧差のゲート長（Ｌｇ
）およびドレイン電流（ＩＤ８ ）の測定例全示す。
Ｎ＋ゲートＭＯ８）ランジスタとＰチャネルＮ−ゲート
ＭＯ８）ランジスタのしきい電圧差のゲート長（Ｌｇ
）およびドレイン電流（ＩＤ８ ）の測定例全示す。
ゲート長が４０μｍ程度以上の場合、ドレイン電流を大
きくすると、しきい電圧差は小さくなる傾向がある。し
きい電圧差はドレイン電流依存性がめる。ゲート長が４
０μＩｎ程度以下の場合、ゲート長を大きくすると、し
きい電圧差は小さくなる傾向にあり、そのしきい電圧差
の減少幅はドレイン電流が大きくなるほど大きくなって
いる。この範囲では、しきい電圧差は、ゲート長および
ドレイン電流依存性がめる。このような傾向を示す原因
は、低濃度のＮ−ゲートでは、Ｐ中領域を経てＮ−領域
に電圧が印加されるためＰ中領域からＮ′″領域に空乏
層が広がる。この空乏層の広がりによね、Ｎ−ゲート中
に電位勾配が生じるため、しきい電圧が変動すると考え
られる。ゲート長が大きくなるとこの空乏層の広がりが
ゲート長に比べて小さく、Ｎ−ゲートのＰ中領域とＮ−
領域の電位差が一定になるため、しきい電圧差が一定の
値となる。また、ドレイン電流を大きくする方向にゲー
ト電圧を印加すると、ゲート電圧はＮ−ゲートのＰ中領
域とＮ″′′領域乏層をさらに広げる方向になるため、
この空乏層による電位差が大きくなる。これに対し、Ｎ
＋ゲートでは空乏層の広がりがないため、Ｎ′″ゲー）
ＭＯＢ ）ランジスタとＮ＋ゲートＭＯ８のトランジス
タのしきい電圧差としてみると小さくなる方向になる。
きくすると、しきい電圧差は小さくなる傾向がある。し
きい電圧差はドレイン電流依存性がめる。ゲート長が４
０μＩｎ程度以下の場合、ゲート長を大きくすると、し
きい電圧差は小さくなる傾向にあり、そのしきい電圧差
の減少幅はドレイン電流が大きくなるほど大きくなって
いる。この範囲では、しきい電圧差は、ゲート長および
ドレイン電流依存性がめる。このような傾向を示す原因
は、低濃度のＮ−ゲートでは、Ｐ中領域を経てＮ−領域
に電圧が印加されるためＰ中領域からＮ′″領域に空乏
層が広がる。この空乏層の広がりによね、Ｎ−ゲート中
に電位勾配が生じるため、しきい電圧が変動すると考え
られる。ゲート長が大きくなるとこの空乏層の広がりが
ゲート長に比べて小さく、Ｎ−ゲートのＰ中領域とＮ−
領域の電位差が一定になるため、しきい電圧差が一定の
値となる。また、ドレイン電流を大きくする方向にゲー
ト電圧を印加すると、ゲート電圧はＮ−ゲートのＰ中領
域とＮ″′′領域乏層をさらに広げる方向になるため、
この空乏層による電位差が大きくなる。これに対し、Ｎ
＋ゲートでは空乏層の広がりがないため、Ｎ′″ゲー）
ＭＯＢ ）ランジスタとＮ＋ゲートＭＯ８のトランジス
タのしきい電圧差としてみると小さくなる方向になる。
以上より、ＰチャネルＭＯＳトランジスタのＮ＋ゲート
ＭＯ８）ランジスタとＮ′″ゲートＭＯＳトランジスタ
のしきい電圧差を利用し、そのしきい電圧差をゲート長
およびドレイン電流を任意の値にすることで目的の電圧
を得ることができる。
ＭＯ８）ランジスタとＮ′″ゲートＭＯＳトランジスタ
のしきい電圧差を利用し、そのしきい電圧差をゲート長
およびドレイン電流を任意の値にすることで目的の電圧
を得ることができる。
本発明の第１の実施例は、第４図に示す回路構成で、Ｐ
チャネルＮ＋ゲートＭＯＳトランジスタとＰチャネルＮ
″′ゲートＭＯ８）ランジスタのしきい電圧差を利用し
、定電流源Ｉｏの電流を任意の値に設定することで任意
の出力電圧を得ることにある。
チャネルＮ＋ゲートＭＯＳトランジスタとＰチャネルＮ
″′ゲートＭＯ８）ランジスタのしきい電圧差を利用し
、定電流源Ｉｏの電流を任意の値に設定することで任意
の出力電圧を得ることにある。
第４図に示す回路構成で、ＰチャネルＮ＋グー）ＭＯＢ
）ランジスタとＰチャネルＮ−ゲートＭＯ８）ランジ
スタのしきい電圧差？利用し、そのゲート長を任意の値
に設足し、定電流源Ｉｎの電流を任意の値に設定するこ
とで任意の出力電圧を得ることにある。
）ランジスタとＰチャネルＮ−ゲートＭＯ８）ランジ
スタのしきい電圧差？利用し、そのゲート長を任意の値
に設足し、定電流源Ｉｎの電流を任意の値に設定するこ
とで任意の出力電圧を得ることにある。
以上ＰチャネルのＩゲートＭＯＳトランジスタとＮ＋ゲ
ートＭＯ８）ランジスタのしきい電圧差を利用した基準
電圧発生装置は、ゲート長およびドレイン電流を任意に
設定することで所望の出力電圧を得ることができる。し
かし、出力電圧が小さいので、ｌゲートＭＯ８）ランジ
スタとＮ＋ゲ−）ＭＯＢ）ランジスタの一段当りのしき
い電圧差以上を利用する場合は、出力電圧上ｎ倍する。
ートＭＯ８）ランジスタのしきい電圧差を利用した基準
電圧発生装置は、ゲート長およびドレイン電流を任意に
設定することで所望の出力電圧を得ることができる。し
かし、出力電圧が小さいので、ｌゲートＭＯ８）ランジ
スタとＮ＋ゲ−）ＭＯＢ）ランジスタの一段当りのしき
い電圧差以上を利用する場合は、出力電圧上ｎ倍する。
第４図は本発明の第２の実施例であり、ｎ倍化の基本的
な考え方を２倍の場合を例に示している。
な考え方を２倍の場合を例に示している。
１は基準電圧発生回路の電源陽極端、１０はソース端を
電源陽極端１に接続するＰチャネルＭＯＳトランジスタ
、１１はソースをＰＭＯ８１０のドレイン端と接続し、
ゲートとドレイン端を接続し基板をソース端に接続する
ＰチャネルＮ＋ゲー）ＭＯＢ ）ランジスタ、１２はソ
ースをＰＭＯＳ１１のドレイン端と接続し、ゲートとド
レイン端を電源陽極端に接続し、基板をソース端に接続
するＰチャネルＮ＋ゲートＭＯ８）ランジスタ、２０は
ソース端を電源陽極端１に接続し、ゲート端ｔ−ＰＭＯ
８１０のゲートに接続するＰチャネルＭＯＳトランジス
タ、２１はソースｆ：ＰＭＯ８１０のドレイン端と接続
し、ゲートとドレイン端□を接続し、基板をソース端に
接続するＰチャネルＮ−ゲー）ＭＯＢ ）ランジスタ、
２２はソースをＰＭＯＳ ２１のドレイン端と接続し、
ゲートとドレイン端を電源陰極端に接続し、基板をソー
ス端（９） に接続するＰチャネルＮ″′ゲートＭＯＳトランジスタ
である。
電源陽極端１に接続するＰチャネルＭＯＳトランジスタ
、１１はソースをＰＭＯ８１０のドレイン端と接続し、
ゲートとドレイン端を接続し基板をソース端に接続する
ＰチャネルＮ＋ゲー）ＭＯＢ ）ランジスタ、１２はソ
ースをＰＭＯＳ１１のドレイン端と接続し、ゲートとド
レイン端を電源陽極端に接続し、基板をソース端に接続
するＰチャネルＮ＋ゲートＭＯ８）ランジスタ、２０は
ソース端を電源陽極端１に接続し、ゲート端ｔ−ＰＭＯ
８１０のゲートに接続するＰチャネルＭＯＳトランジス
タ、２１はソースｆ：ＰＭＯ８１０のドレイン端と接続
し、ゲートとドレイン端□を接続し、基板をソース端に
接続するＰチャネルＮ−ゲー）ＭＯＢ ）ランジスタ、
２２はソースをＰＭＯＳ ２１のドレイン端と接続し、
ゲートとドレイン端を電源陰極端に接続し、基板をソー
ス端（９） に接続するＰチャネルＮ″′ゲートＭＯＳトランジスタ
である。
１０．１１．１２の構成でＰＭＯ８１０のドレイン端と
ＰチャネルＮ十ゲート１１のドレイン端の交点と電源陰
極端間の電圧ヲｖ、とするとＰチャネルＮ＋ゲートＭＯ
８）ランジスタ１２を流れる電流Ｉｌは、 ここで、β。、：ＰチャネルＭＯ８）ランジスタのチャ
ネルコンダクタンス定数 βに！：ＰチャネルＮ＋ゲー）ＭＯＢ）ランジスタの寸
法比（チャネル 幅／チャネル長） ■τ１１Ｎ＋ ： ＰチャネルＮ＋ゲー）ＭＯＢ）ラン
ジスタのしきい電圧 となる。一方、ＰチャネルＮ−ゲー）ＭＯＢ ）ランジ
スタ２２を流れる電流■２は、 （１０） ここで、 β！ｌ ：ＰチャネルＮ−ゲートＭＯ８）ランジスタの
寸法比 ＶＴＨＮ−： ＰチャネルＮ−グー）ＭＯＳ ）ランジ
スタのしきい電圧 ｖｌ ：ＰチャネルＮ−ゲートＭＯＳトランジスタ２２
のドレイン１ソー２間電 圧 となる。ＰチャネルＭＯ８）ランジスタ１１゜１２のゲ
ート電圧は同じ値であるため、ＩＩ と１、は等しい電
流となる。
ＰチャネルＮ十ゲート１１のドレイン端の交点と電源陰
極端間の電圧ヲｖ、とするとＰチャネルＮ＋ゲートＭＯ
８）ランジスタ１２を流れる電流Ｉｌは、 ここで、β。、：ＰチャネルＭＯ８）ランジスタのチャ
ネルコンダクタンス定数 βに！：ＰチャネルＮ＋ゲー）ＭＯＢ）ランジスタの寸
法比（チャネル 幅／チャネル長） ■τ１１Ｎ＋ ： ＰチャネルＮ＋ゲー）ＭＯＢ）ラン
ジスタのしきい電圧 となる。一方、ＰチャネルＮ−ゲー）ＭＯＢ ）ランジ
スタ２２を流れる電流■２は、 （１０） ここで、 β！ｌ ：ＰチャネルＮ−ゲートＭＯ８）ランジスタの
寸法比 ＶＴＨＮ−： ＰチャネルＮ−グー）ＭＯＳ ）ランジ
スタのしきい電圧 ｖｌ ：ＰチャネルＮ−ゲートＭＯＳトランジスタ２２
のドレイン１ソー２間電 圧 となる。ＰチャネルＭＯ８）ランジスタ１１゜１２のゲ
ート電圧は同じ値であるため、ＩＩ と１、は等しい電
流となる。
（１３） 、（１４）からＶｔ 、 Ｖｌをめると、そ
れぞれ （１１） β１．とβ２２を同一寸法比にすると、Ｖｌ Ｖ＋＝２
（ＶＴｎｎ−−Ｖｌ・ｕＮ＋） −”（９）となり、Ｎ
＋ゲグーＭＯ８）ランジスタ１１゜１２と、Ｎ−ゲート
ＭＯ８）ランジスタ２１゜２２のドレイン電圧の差Ｖｔ
−Ｖ、をとれば、２倍のしきい電圧差を取り出すこと
ができる。
れぞれ （１１） β１．とβ２２を同一寸法比にすると、Ｖｌ Ｖ＋＝２
（ＶＴｎｎ−−Ｖｌ・ｕＮ＋） −”（９）となり、Ｎ
＋ゲグーＭＯ８）ランジスタ１１゜１２と、Ｎ−ゲート
ＭＯ８）ランジスタ２１゜２２のドレイン電圧の差Ｖｔ
−Ｖ、をとれば、２倍のしきい電圧差を取り出すこと
ができる。
第５図は本発明の第３の実施例であり、第４図と同様の
方法、すなわち、ＰチャネルＮ＋グートＭＯ８）ランジ
スタ１１と１２の間にダイオード接続されたＰチャネル
Ｎ＋グー）ＭＯＳ）ランジスタをｎヶ接続し、Ｐチャネ
ルＮ″′グー）ＭＯＳトランジスタ２１と２２の間にダ
イオード接続されたＰチャネルＮ−ゲートＭＯＳトラン
ジスタをｎヶ接続させるとＰチャネルＮ＋グートＭＯ８
）ランジスタとＰチャネルＮ−ゲートＭＯＳトランジス
タ２２のドレイン・ソース間電圧看’ 、 ｖ、’は Ｖ！’−■、’＝ｎ（ｖ７ＨＨ−−ＶＴＨＮ”） ＝（
１０）と表わされ、Ｎ＋ゲグーＭＯＳ）ランジスタとＮ
−グー）ＭＯＳ ）ランジスタのしきい電圧差を（１２
） ｆｎ倍にすることができる。
方法、すなわち、ＰチャネルＮ＋グートＭＯ８）ランジ
スタ１１と１２の間にダイオード接続されたＰチャネル
Ｎ＋グー）ＭＯＳ）ランジスタをｎヶ接続し、Ｐチャネ
ルＮ″′グー）ＭＯＳトランジスタ２１と２２の間にダ
イオード接続されたＰチャネルＮ−ゲートＭＯＳトラン
ジスタをｎヶ接続させるとＰチャネルＮ＋グートＭＯ８
）ランジスタとＰチャネルＮ−ゲートＭＯＳトランジス
タ２２のドレイン・ソース間電圧看’ 、 ｖ、’は Ｖ！’−■、’＝ｎ（ｖ７ＨＨ−−ＶＴＨＮ”） ＝（
１０）と表わされ、Ｎ＋ゲグーＭＯＳ）ランジスタとＮ
−グー）ＭＯＳ ）ランジスタのしきい電圧差を（１２
） ｆｎ倍にすることができる。
従って、基準電圧をＮ＋ゲグーＭＯ８）ランジスタとＮ
−ゲートＭＯ８）ランジスタのしきい電圧差の整数倍の
ときには、第５図の方法を用いることができる。
−ゲートＭＯ８）ランジスタのしきい電圧差の整数倍の
ときには、第５図の方法を用いることができる。
これらの実施例は、ＰチャネルＭＯ８）ランジスタのＮ
＋ゲグーＭＯＳ ）ランジスタとＮ−グー）ＭＯＳ）ラ
ンジスタに関するものであるが、この方法はＰ十グー）
ＭＯＳ）ランジスタとＮ−ゲ−）ＭＯＳ ）ランジスタ
に適用できる。また、この方法はＰチャネルばかりでな
くｎチャネルＭＯＳトランジスタのＰ−グー）ＭＯＳ）
ランジスタとＮ＋ゲグーＭＯＳ）ランジスタおよび、Ｐ
−グー）ＭＯＳ）ランジスタとＰ＋ゲートＭＯＳ）ラン
ジスタにも適用できるのは勿論でるる。
＋ゲグーＭＯＳ ）ランジスタとＮ−グー）ＭＯＳ）ラ
ンジスタに関するものであるが、この方法はＰ十グー）
ＭＯＳ）ランジスタとＮ−ゲ−）ＭＯＳ ）ランジスタ
に適用できる。また、この方法はＰチャネルばかりでな
くｎチャネルＭＯＳトランジスタのＰ−グー）ＭＯＳ）
ランジスタとＮ＋ゲグーＭＯＳ）ランジスタおよび、Ｐ
−グー）ＭＯＳ）ランジスタとＰ＋ゲートＭＯＳ）ラン
ジスタにも適用できるのは勿論でるる。
本発明の実施例によれば、ＭＯＳトランジスタのゲート
長およびドレイン電流を任意に設定することで任意の出
力電圧およびしきい電圧差の整数倍出力が得られ、設計
自由度が高＜ＩＣ内の基準電圧応用を拡大できる。
長およびドレイン電流を任意に設定することで任意の出
力電圧およびしきい電圧差の整数倍出力が得られ、設計
自由度が高＜ＩＣ内の基準電圧応用を拡大できる。
（１３）
〔発明の効果〕
本発明によれば、通常のプロセスで任意の基準電圧を設
定できる。
定できる。
第１図はＰチャネルＭＯ８）ランジスタでゲート層に燐
をドープしたＮ＋ゲグーＭＯＳ）ランジスタと低燐濃度
のＮ−グー）ＭＯＳ）ランジスタの断面図、第２図（ａ
）および（ｂ）は本発明の第１の実施例である異なるし
きい電圧ＶＴＲを持つ二つのＭＯＳトランジスタのＶＴ
Ｒ差を取り出すだめの回路図およびその特性図、第３図
は本発明の第２の実施例であるＰチャネルＭＯ８）ラン
ジスタにおけるＮ＋ゲグーＭＯＳ ）ランジスタとＮ″
′′ゲートＭＯ８ンジスタのしきい電圧差とゲート長お
よびドレイン電流の関係図、第４図は本発明の第三の実
施例であるｎ倍化の基本的な考え方の２倍の場合の例を
示す図、第５図は本発明の第四の実施例のｎ倍化する回
路図である。 １・・・電源陽極端、１０．２０・・・ＰチャネルＭＯ
Ｓトランジスタ、１１．１２・・・ＰチャネルＮ＋グー
（１４） ）ＭＯＳ）ランジスタ、２１．２２・・・ＰチャネルＮ
−ゲートＭＯＳトランジスタ。 代理人 弁理士 高橋明夫 第１ｍ （１５） 第２図 ＄３［２１ グ′−ト長 Ｌネ（、＋７ｘ） −々 ５ 第１頁の続き ○発明者 池１）隆英 日立市等 所内 ＠発明者 亀井 連弾 日立市倖 所内
をドープしたＮ＋ゲグーＭＯＳ）ランジスタと低燐濃度
のＮ−グー）ＭＯＳ）ランジスタの断面図、第２図（ａ
）および（ｂ）は本発明の第１の実施例である異なるし
きい電圧ＶＴＲを持つ二つのＭＯＳトランジスタのＶＴ
Ｒ差を取り出すだめの回路図およびその特性図、第３図
は本発明の第２の実施例であるＰチャネルＭＯ８）ラン
ジスタにおけるＮ＋ゲグーＭＯＳ ）ランジスタとＮ″
′′ゲートＭＯ８ンジスタのしきい電圧差とゲート長お
よびドレイン電流の関係図、第４図は本発明の第三の実
施例であるｎ倍化の基本的な考え方の２倍の場合の例を
示す図、第５図は本発明の第四の実施例のｎ倍化する回
路図である。 １・・・電源陽極端、１０．２０・・・ＰチャネルＭＯ
Ｓトランジスタ、１１．１２・・・ＰチャネルＮ＋グー
（１４） ）ＭＯＳ）ランジスタ、２１．２２・・・ＰチャネルＮ
−ゲートＭＯＳトランジスタ。 代理人 弁理士 高橋明夫 第１ｍ （１５） 第２図 ＄３［２１ グ′−ト長 Ｌネ（、＋７ｘ） −々 ５ 第１頁の続き ○発明者 池１）隆英 日立市等 所内 ＠発明者 亀井 連弾 日立市倖 所内
Claims (1)
- 【特許請求の範囲】 １、二つのＭＯＳ）ランジスタのしきい電圧差を利用す
る基準電圧発生装置において、 一つの導電型の半導体基板と、この半導体基板の主表面
に埋設された導電型の第２の領域と、この第２の領域と
離れて前記主表面に埋設された導電型の第３の領域と、
前記主表面上にあり、前記第２の領域と前記第３の領域
に設して設けられた第１の絶縁膜と、この第１の絶縁膜
上に設けられた半導体電極から成る第１のＭＯＳ ）ラ
ンジスタと、前記半導体基板の前記主表面に埋設された
導電型の第４の領域と、この第４の領域と離れて前記主
表面に埋設された導電型の第５の領域と、前記主表面上
にあり前記第４の領域と前記第５の領域に接して設けら
れた第２の絶縁膜と、この第２の絶縁膜上に設して設け
られた低不純物濃度の導電型の半導体電極と、前記第２
の絶縁膜および前記導電型の半導体電極に接し、前記半
導体電極の周囲を囲むように設けられた導電型の電極と
からなる第２のＭＯＳ）ランジスタとからなることを特
徴とする基準電圧発生装置。 λ 特許請求範囲第１項記載の基準電圧発生装置におい
て、 前記第１および第２のＭＯＳ）ランジスタのドＶイン電
流を任意の値に設定して任意の出力電圧を得る手段を付
加したことを特徴とする基準電圧発生装置。 ３、特許請求範囲第１項記載の基準電圧発生装置におい
て、 前記第１および第２Ｍ０８）ランジスタのゲート長およ
びドＶイン電流を任意の値に設定して、任意の出力電圧
を得る手段を付加したことを特徴とす□る基準電圧発生
装置。 ４、特許請求範囲第２項または第３項記載の基準電圧発
生装置において、 前記出力電圧を増幅する手段を付加したことを特徴とす
る基準電圧発生装置。 ５、特許請求範囲第４項記載の基準電圧発生装置におい
て、 前記出力電圧全増幅する手段は前記出方電圧を整数倍す
る手段であることを特徴とする基準電圧発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180378A JPS6074559A (ja) | 1983-09-30 | 1983-09-30 | 基準電圧発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180378A JPS6074559A (ja) | 1983-09-30 | 1983-09-30 | 基準電圧発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074559A true JPS6074559A (ja) | 1985-04-26 |
Family
ID=16082189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180378A Pending JPS6074559A (ja) | 1983-09-30 | 1983-09-30 | 基準電圧発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2361357A (en) * | 1999-10-06 | 2001-10-17 | Nec Corp | Dynamic random access memory |
-
1983
- 1983-09-30 JP JP58180378A patent/JPS6074559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2361357A (en) * | 1999-10-06 | 2001-10-17 | Nec Corp | Dynamic random access memory |
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