JPS602876B2 - 半導体整流回路 - Google Patents
半導体整流回路Info
- Publication number
- JPS602876B2 JPS602876B2 JP11262278A JP11262278A JPS602876B2 JP S602876 B2 JPS602876 B2 JP S602876B2 JP 11262278 A JP11262278 A JP 11262278A JP 11262278 A JP11262278 A JP 11262278A JP S602876 B2 JPS602876 B2 JP S602876B2
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- Japan
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- voltage
- electrode
- mos
- fet
- electrodes
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Description
【発明の詳細な説明】
本発明は集積回路用の半導体整流回路に関する。
特に、高速度動作を行い整流効率の高い整流回路に関す
る。従来、整流素子としてはシリコンダイオードが広く
用いられてきたが、集積回路（ＩＣ）あるいは大規模集
積回路（ＬＳＩ）の発達に伴って、電子回路の動作が高
速化するとともに、高い整流効率が求められるようにな
った。
る。従来、整流素子としてはシリコンダイオードが広く
用いられてきたが、集積回路（ＩＣ）あるいは大規模集
積回路（ＬＳＩ）の発達に伴って、電子回路の動作が高
速化するとともに、高い整流効率が求められるようにな
った。
このため、スイッチングレギュレータ方式が使われるよ
うになり、キャリアライフタイムを短くしたシリコン高
速ｐｎ接合ダイオード、あるいはショットキバリアダィ
オードが採用されるようになったが、近年のＬＳＩの発
達は、さらに駆動電圧を低下させる懐向に進められてい
るので、これらの整流素子の整流効率が問題とされるよ
うになった。すなわち、ｐｎ接合ダイオードあるいはシ
ョットキバリアダィオードは、電流容量は大きいが電極
間電圧を零から順方向に上昇させるとき、一定の電圧ま
では電流が流れない性質があり、この性質は電源電圧が
低くなると整流効率の低下に大きく影響することになる
。
うになり、キャリアライフタイムを短くしたシリコン高
速ｐｎ接合ダイオード、あるいはショットキバリアダィ
オードが採用されるようになったが、近年のＬＳＩの発
達は、さらに駆動電圧を低下させる懐向に進められてい
るので、これらの整流素子の整流効率が問題とされるよ
うになった。すなわち、ｐｎ接合ダイオードあるいはシ
ョットキバリアダィオードは、電流容量は大きいが電極
間電圧を零から順方向に上昇させるとき、一定の電圧ま
では電流が流れない性質があり、この性質は電源電圧が
低くなると整流効率の低下に大きく影響することになる
。
また、ｐｎ接合ダイオードでは小数キャリアの蓄積時間
が高速度を阻害することになる。本発明は、高速度、低
電圧、大軍流の動作で、整流効率の高い半導体整流素子
を提供することを目的とする。
が高速度を阻害することになる。本発明は、高速度、低
電圧、大軍流の動作で、整流効率の高い半導体整流素子
を提供することを目的とする。
本発明は、ソース、ドレインおよびゲートの三電極を含
み、このゲート電極以外の二電極のうち１個の亀極が基
板電位に結合された絶縁ゲート鰭界効果トランジスタ（
以下「ＭＯＳ・ＦＥＴ」という。
み、このゲート電極以外の二電極のうち１個の亀極が基
板電位に結合された絶縁ゲート鰭界効果トランジスタ（
以下「ＭＯＳ・ＦＥＴ」という。
）と、このＭＯＳ・ＦＥＴのソース、ドレイン電極に供
給される電圧の犠牲に応じて正負の電圧を発生し上記ゲ
ート電極に与える極性検出回路とが「同−の半導体べレ
ットに形成されたことを特徴とする。図面を用いて詳し
く説明する。
給される電圧の犠牲に応じて正負の電圧を発生し上記ゲ
ート電極に与える極性検出回路とが「同−の半導体べレ
ットに形成されたことを特徴とする。図面を用いて詳し
く説明する。
第１図は一般的なＭＯＳ・ＦＥＴの構造を示す断面図で
ある。
ある。
１は基板、２、３はソースまたはドレィン領域、４は絶
縁層、５、６はソースまたはドレィン電極Ｌ ７はゲー
ト電極を示す。
縁層、５、６はソースまたはドレィン電極Ｌ ７はゲー
ト電極を示す。
電極５、６は一方をゲート電極として使用すれば、他方
はドレィン電極となる。ここでは電極５をソース電極、
電極６をドレィン電極とする。８は基板１の電位を定め
るための端子で、この場合は電極５に接続されている。
はドレィン電極となる。ここでは電極５をソース電極、
電極６をドレィン電極とする。８は基板１の電位を定め
るための端子で、この場合は電極５に接続されている。
このような構造のＭＯＳ．ＦＥＴは公知であるので、構
造の詳しい説明は省略する。この構造のＭＯＳ・ＦＥＴ
の等価回路図を第２図に示す。９はこのＭＯＳ。ＦＥＴ
を示す。第３図はＭＯＳ・ＦＥＴとしてｎチャンネルＭ
ＯＳ。
造の詳しい説明は省略する。この構造のＭＯＳ・ＦＥＴ
の等価回路図を第２図に示す。９はこのＭＯＳ。ＦＥＴ
を示す。第３図はＭＯＳ・ＦＥＴとしてｎチャンネルＭ
ＯＳ。
ＦＥＴを用いた場合の本発明実施例回路の構成図である
。この回路はＭＯＳ。ＦＥＴ９のソース電極５とドレィ
ン電極６との間に整流回路を構成するものである。端子
８は入力端子５に接続されている。そのためドレィン〜
基板間に内部的にかつ本質的に形成されているｐｎ接合
は端子８と出力端子６の間に形成されることになる。ｎ
チャンネルＭＯＳ・ＦＥＴの場合このｐｎ接合のアノー
ド側に端子８に接合され、同じくカソードはドレィン電
極６に接続されることになる。ソース電極５およびドレ
ィン電極６は極性検出回路１１の入力に結合されている
。
。この回路はＭＯＳ。ＦＥＴ９のソース電極５とドレィ
ン電極６との間に整流回路を構成するものである。端子
８は入力端子５に接続されている。そのためドレィン〜
基板間に内部的にかつ本質的に形成されているｐｎ接合
は端子８と出力端子６の間に形成されることになる。ｎ
チャンネルＭＯＳ・ＦＥＴの場合このｐｎ接合のアノー
ド側に端子８に接合され、同じくカソードはドレィン電
極６に接続されることになる。ソース電極５およびドレ
ィン電極６は極性検出回路１１の入力に結合されている
。
この極性検出回路１１には正負の電源および接地電位が
接続されていて、入力１，の電圧が入力１２の電圧より
高いとき、出力０にあらかじめ所定の値に設定した正の
電圧を出力し、入力１，、の電圧が入力１２の電圧より
低いとき出力０に、あらかじめ所定の値に負の電位また
はゼロの電圧を出力するように構成されている。この出
力０はＭＯＳ・ＦＥＴ９のゲート電極７に接続される。
接続されていて、入力１，の電圧が入力１２の電圧より
高いとき、出力０にあらかじめ所定の値に設定した正の
電圧を出力し、入力１，、の電圧が入力１２の電圧より
低いとき出力０に、あらかじめ所定の値に負の電位また
はゼロの電圧を出力するように構成されている。この出
力０はＭＯＳ・ＦＥＴ９のゲート電極７に接続される。
このような回路の動作を説明する。
ここではＭＯＳ・ＦＥＴ９として、Ｐ型半導体を利用す
るｎ−ＭＯＳ・ＦＥＴがヱンハンス形の動作を呈する例
により説明する。いま、端子５の電圧Ｖ，と端子６の電
圧Ｖ２との間にＶ．＜Ｖ２ なる電圧が与えられといるときには、極性検出回路１１
の出力０は負電圧を出力するので「ゲート電極７が負電
圧となる。
るｎ−ＭＯＳ・ＦＥＴがヱンハンス形の動作を呈する例
により説明する。いま、端子５の電圧Ｖ，と端子６の電
圧Ｖ２との間にＶ．＜Ｖ２ なる電圧が与えられといるときには、極性検出回路１１
の出力０は負電圧を出力するので「ゲート電極７が負電
圧となる。
従って、Ｍ０６０ＦＥＴは第４図に示すようになる。す
なわち、各電極は相対的に電極５が負、電極６が正で、
ゲート電極７が十分に負、電極５と電極６との間に形成
されているｐｎ接合逆方向にバイアスされることになる
。このため電界効果トランジスタとしてのチャンネルは
形成されず、チャンネル電流ｌｃｈは流れない。また、
領域３と基板１の間のｐｎ接合は、逆方向にバイアスさ
れることになるので、接合電流ｌｃｈは流れない。次に
端子５と６の電圧が逆転して、 Ｖ，＞Ｖ２ となると、極性検出回路１１の出力０は正電圧を出力す
るので、ゲート電極７が正電位になる。
なわち、各電極は相対的に電極５が負、電極６が正で、
ゲート電極７が十分に負、電極５と電極６との間に形成
されているｐｎ接合逆方向にバイアスされることになる
。このため電界効果トランジスタとしてのチャンネルは
形成されず、チャンネル電流ｌｃｈは流れない。また、
領域３と基板１の間のｐｎ接合は、逆方向にバイアスさ
れることになるので、接合電流ｌｃｈは流れない。次に
端子５と６の電圧が逆転して、 Ｖ，＞Ｖ２ となると、極性検出回路１１の出力０は正電圧を出力す
るので、ゲート電極７が正電位になる。
これによりＭＯＳ・ＦＥＴは第５図に示すような状態に
なる。電界効果トランジスタとしてのチャンネルが形成
されて、チャンネル電流ｌｃｈが電極５から６へ流れる
。また領域３と基板１の間のｐｎ接合は順方向にバイア
スされることになって、接合電流ｌｐｎも流れる。この
電圧電流特性を第６図に示す。
なる。電界効果トランジスタとしてのチャンネルが形成
されて、チャンネル電流ｌｃｈが電極５から６へ流れる
。また領域３と基板１の間のｐｎ接合は順方向にバイア
スされることになって、接合電流ｌｐｎも流れる。この
電圧電流特性を第６図に示す。
この図は第３図に示す本発明実施例回路で、横軸に電極
５とＳの間の電圧（Ｖ，一Ｖ２）「縦軸に同じく電流を
とった特性図である。電圧Ｖ，の方が低いときには、ほ
とんど電流は流れず、電圧Ｖ，の方が高くなると、はじ
めチャンネル電流１地のみが流れ、電圧（Ｖ，一Ｖ２）
が電圧Ｖｐｎを越えると、接合電流ｌｐｎが流れてこれ
に加わる。もし、このｐｎ接合アノード「カソード関係
が入れ替わるような接続関係に設定される場合には、Ｖ
．＜Ｖ２の場合には、このｐｎ接合が順バイアスされる
ことになり、ＭＯＳ。
５とＳの間の電圧（Ｖ，一Ｖ２）「縦軸に同じく電流を
とった特性図である。電圧Ｖ，の方が低いときには、ほ
とんど電流は流れず、電圧Ｖ，の方が高くなると、はじ
めチャンネル電流１地のみが流れ、電圧（Ｖ，一Ｖ２）
が電圧Ｖｐｎを越えると、接合電流ｌｐｎが流れてこれ
に加わる。もし、このｐｎ接合アノード「カソード関係
が入れ替わるような接続関係に設定される場合には、Ｖ
．＜Ｖ２の場合には、このｐｎ接合が順バイアスされる
ことになり、ＭＯＳ。
ＦＥＴのチャンネル電流が流れないようにゲート電圧を
印加しても見膜け上電流が流れてしまいリーク電流が大
となる。このような現象は、第３図において電極５に○
（ドレィン）が接続され、電極ＳＩこＳ（ソース）が接
続される場合に生ずる。
印加しても見膜け上電流が流れてしまいリーク電流が大
となる。このような現象は、第３図において電極５に○
（ドレィン）が接続され、電極ＳＩこＳ（ソース）が接
続される場合に生ずる。
また一般的にはＰチャンネルＭＯＳ・ＦＥＴの場合にも
寄生ダイオードの扱いが重要なポイントとなる。
寄生ダイオードの扱いが重要なポイントとなる。
したがって、一言でいえば、ＭＯＳ・ＦＥＴに本質的に
存在するｐｎ接合のアノードカソードの各々が、これか
ら形成しようとするＭＯＳ整流素子のアノード、カソー
ドに等価的に接続されていることが必要である。このよ
うに、本発明の回路は整流回路として動作することがわ
かる。次に、極性反転回路１１を含めた回路例をさらに
詳しく述べる。第７図は本発明実施例回路図でＺある。
この図は交流電源１３から負荷１４に対して「本発明実
施例の整流回路を介して電流を供給する例を示す。極性
検出回路１１には電源１３の電圧が入力として与えられ
ている。極性検出回路１１の入力は、抵抗器Ｒ，を介し
て菱勤演算増幅Ｚ器Ａの入力に与えられ、この差動演算
増幅器Ａの他方の入力には、抵坑器Ｒ２で分割された定
電圧が与えられている。この増幅器の出力と入力との間
には、定電圧ダイオードＤ２が接続されている。この増
幅器Ａの出力は、ＭＯＳ・ＦＥＴ９のゲート電極に与え
られている。この樋性検出回路１８の入力電圧Ｖｓと出
力電圧ＶＧの動作タイムチャートを第８図に示す。
存在するｐｎ接合のアノードカソードの各々が、これか
ら形成しようとするＭＯＳ整流素子のアノード、カソー
ドに等価的に接続されていることが必要である。このよ
うに、本発明の回路は整流回路として動作することがわ
かる。次に、極性反転回路１１を含めた回路例をさらに
詳しく述べる。第７図は本発明実施例回路図でＺある。
この図は交流電源１３から負荷１４に対して「本発明実
施例の整流回路を介して電流を供給する例を示す。極性
検出回路１１には電源１３の電圧が入力として与えられ
ている。極性検出回路１１の入力は、抵抗器Ｒ，を介し
て菱勤演算増幅Ｚ器Ａの入力に与えられ、この差動演算
増幅器Ａの他方の入力には、抵坑器Ｒ２で分割された定
電圧が与えられている。この増幅器の出力と入力との間
には、定電圧ダイオードＤ２が接続されている。この増
幅器Ａの出力は、ＭＯＳ・ＦＥＴ９のゲート電極に与え
られている。この樋性検出回路１８の入力電圧Ｖｓと出
力電圧ＶＧの動作タイムチャートを第８図に示す。
差動演算増幅器Ａは一種の比較回路として動作し〜ＭＯ
Ｓ・ＦＥＴ９を電源１３の正の半サイクルの期間のみ導
通させ、負荷１４には一方の電流のみを与える。極‘性
検出回路亀１は、このように１個の比較回路により構成
することができる。
Ｓ・ＦＥＴ９を電源１３の正の半サイクルの期間のみ導
通させ、負荷１４には一方の電流のみを与える。極‘性
検出回路亀１は、このように１個の比較回路により構成
することができる。
ＭＯＳ・ＦＥＴ９と極性検出回路１１を１個の半導体べ
レット内に一体化して形成することがよい。これにより
、本発明の回路を１個の素子として利用することができ
る。本発明による整流回路には次のような特長がある。
レット内に一体化して形成することがよい。これにより
、本発明の回路を１個の素子として利用することができ
る。本発明による整流回路には次のような特長がある。
【１｝ 第６図の電圧電流特性からわかるように、順方
向バイアス電圧の極めて低い電圧から、チャンネル電流
（ｌｃｈ）が流れるので、電源電圧の低い回路で整流効
率が著しく向上する。
向バイアス電圧の極めて低い電圧から、チャンネル電流
（ｌｃｈ）が流れるので、電源電圧の低い回路で整流効
率が著しく向上する。
【２１このチャンネル電流は多数キャリアによる鰭流で
あるからキャリア蓄積がなく、速度の遠い動作に適する
。
あるからキャリア蓄積がなく、速度の遠い動作に適する
。
｛３’ 順方向バイアス電圧が高くなると、接合電流（
Ｉｐｎ）がチャンネル電流（１仇）に加わるので、電流
容量を大きくとることができる。
Ｉｐｎ）がチャンネル電流（１仇）に加わるので、電流
容量を大きくとることができる。
■ 極性検出回路はＭＯＳ・ＦＥＴと同一べレットに組
込むことが可能であり「本発明の整流回路夕 は１個の
素子として使用することができる。
込むことが可能であり「本発明の整流回路夕 は１個の
素子として使用することができる。
なお、上記例ではｎ−ＭＯＳ・ＦＥＴについた述べたが
、ｐ−ＭＯＳ・ＦＥＴについても同様に本発明を実施す
ることができる。
、ｐ−ＭＯＳ・ＦＥＴについても同様に本発明を実施す
ることができる。
ひ 第１図は一般的なＭＯＳ・ＦＥＴの構造を示す断面
図。 第２図はＭＯＳ。ＦＥＴの等価回路図。第３図は本発明
実施例回路の回路構成図。第４図および第５図はＭＯＳ
・ＦＥＴの動作状態説明図。第６図は本発明実施例回路
の電圧電流特性図。第７図夕は本発明実施例回路図。第
８図は極性検出回路の入力電圧（Ｖｓ）と出力電圧（Ｖ
Ｇ）の動作タイムチヤート。１・・・・・・基板「 ２
，３…・・・ソースまたはドレィン領域、４・・・・・
・絶縁層、５，６・・・・・・ソースまたはド０レイン
電極、７…・・・ゲート電極、８…・・・基板電位の電
極、９・・・・・・ＭＯＳ・ＦＥＴ、１１・・・・・・
極性検出回路、１３・・・・・・交流電源、１４・・・
・・・負荷。 第１図第２図 第３図 第６図 第４回 第５図 第７図 稀８図
図。 第２図はＭＯＳ。ＦＥＴの等価回路図。第３図は本発明
実施例回路の回路構成図。第４図および第５図はＭＯＳ
・ＦＥＴの動作状態説明図。第６図は本発明実施例回路
の電圧電流特性図。第７図夕は本発明実施例回路図。第
８図は極性検出回路の入力電圧（Ｖｓ）と出力電圧（Ｖ
Ｇ）の動作タイムチヤート。１・・・・・・基板「 ２
，３…・・・ソースまたはドレィン領域、４・・・・・
・絶縁層、５，６・・・・・・ソースまたはド０レイン
電極、７…・・・ゲート電極、８…・・・基板電位の電
極、９・・・・・・ＭＯＳ・ＦＥＴ、１１・・・・・・
極性検出回路、１３・・・・・・交流電源、１４・・・
・・・負荷。 第１図第２図 第３図 第６図 第４回 第５図 第７図 稀８図
Claims (1)
- １ ソース電極、ドレイン電極およびゲート電極の三電
極を含みこのゲート電極以外の二電極のうち１個の電極
が基板電位と結合された絶縁ゲート電界効果トランジス
タと、この電界効果トランジスタのソース電極およびド
レイン電極間に与えられる電圧の極性に応じて正負の電
圧を発生しこの電圧を上記ゲート電極に与える極性検出
回路とを備え、上記二電極のうち１個の電極は上記基板
との間に形成されるｐｎ接合が整流電流の非導通時に逆
方向バイアスになるように選ばれ、上記絶縁ゲート電界
効果トランジスタおよびこの極性検出回路が同一の半導
体ペレツトに形成されたことを特徴とする半導体整流回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11262278A JPS602876B2 (ja) | 1978-09-13 | 1978-09-13 | 半導体整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11262278A JPS602876B2 (ja) | 1978-09-13 | 1978-09-13 | 半導体整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541141A JPS5541141A (en) | 1980-03-22 |
| JPS602876B2 true JPS602876B2 (ja) | 1985-01-24 |
Family
ID=14591330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11262278A Expired JPS602876B2 (ja) | 1978-09-13 | 1978-09-13 | 半導体整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602876B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0112552Y2 (ja) * | 1981-04-30 | 1989-04-12 | ||
| JP3262515B2 (ja) * | 1996-06-05 | 2002-03-04 | 株式会社エヌ・ティ・ティ・データ | 電気回路 |
| EP0843404A4 (en) | 1996-06-05 | 2001-05-16 | Ntt Data Corp | ELECTRICAL CIRCUIT |
-
1978
- 1978-09-13 JP JP11262278A patent/JPS602876B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541141A (en) | 1980-03-22 |
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