JP3863571B2 - 集積部品を用いた電圧整流装置 - Google Patents

Description

本発明は、特に無線周波数の電波の分野における電圧の整流に関するものである。
本発明は、限定するわけではないが、端末との遠隔協調操作中に、例えば端末によって発生される磁場から、約百ｋＨｚ〜数十ＭＨｚの範囲であろう周波数のエネルギーを回収することができる携帯機器の分野に有利な用途を見い出す。
１９８６年５月６日付けで公示された米国法定発明登録第Ｈ６４号は、２つのＮチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳトランジスタ）および２つのダイオードを有する、集積技術を用いて製造された全波整流器を開示している。しかしながら、このような整流器は、ダイオードのスイッチング特性不良のために、ＡＣ入力電圧の周波数が数百ｋＨｚを超えると、動作上の問題を提起する。
米国特許第５ ４７９ １７２号は、４つのＮＭＯＳトランジスタを含み、そのうちの２つがダイオードとして配置されている整流器を記載している。この整流器の重大な欠点は、降下電圧の大きさ、即ち整流器の端子での入力電圧と出力電圧との差にある。
本発明は、これらの問題の解決方法を提供することを目的とする。
本発明は、特に高周波数での正確な動作を可能とするように、降下電圧を最小限にしつつ、ダイオードのスイッチング時間の問題を解決することを特に目的とする。
従って、本発明は、ＡＣ電圧用の２つの入力端子と、集積技術を用いて半導体基板内に製造された整流手段と、整流後の電圧用の２つの出力端子とを含み、前記出力端子の一方が基板レベルで取り出されている電圧整流装置を提案する。
本発明の一般的な特徴によれば、この整流手段は、整流器素子として動作するように配置され、かつその電極の一つ、ドレインまたはソースが基板に接続されている１対の第１絶縁ゲート電界効果トランジスタと、それぞれがバイアスされた半導体ウェル内に配置され、かつゲートが２つの入力端子について交差接続された１対の第２絶縁ゲート電界効果トランジスタとを含み、この第１トランジスタおよび第２トランジスタは、反対の型のチャネルおよび導通時に所定電圧よりも低いドレイン／ソース電圧を有する。
第１トランジスタ、例えばＮＭＯＳトランジスタが、導通時に前記所定電圧、この場合はダイオードの閾値電圧よりも低くとどまるべきゲート／ソース電圧のために十分なチャネル幅を示すならば、単にこれらのトランジスタをダイオードとして配置することにより、即ちゲートをその電極の一つ、例えばドレインに接続することにより、これらのトランジスタの整流器のような配置を生ずることができる。このような実施態様では、ドレインを基板に接続させ、ゲートを各ドレインに接続させた第１トランジスタを用意することにより、これら２つの第１トランジスタのダイオードとして配置されたソースは、電圧整流装置の２つの入力端子にそれぞれ接続される。
ドレイン／ソース電圧（または、ゲートがドレインに接続されているためにゲート／ソース電圧）が導通時にソース／基板の浮遊ダイオードの閾値電圧よりも低いという事実は、この拡散ダイオードに電流の一部を効果的に分路することにより整流器の適切な動作に寄与する。このことは換言すれば、電流の一部がこの浮遊ダイオードを通して流れることを妨げる。
使用する技術では、トランジスタの妥当な幅に対して導通時に十分小さいゲート／ソース電圧を得ることができない場合には、第１トランジスタの電極の一つ、ドレインまたはソースを基板に接続し、かつこれら第１トランジスタのゲートを、好ましくは各第１トランジスタの固有閾値電圧（即ち、０Ｖのソース／基板電圧に対するトランジスタの閾値電圧）よりも低く、これらが非導通期間中に十分ブロックされたままであるように、選択されたバイアス電圧に接続することにより、第１トランジスタの整流器のような配置を達成してもよい。
実際には、特に整流手段が１ミクロンＣＭＯＳ集積技術（１ミクロンはトランジスタのチャネル長さを示す）または更には０．５ミクロンＣＭＯＳ技術を用いて製造されるときには、バイアス電圧は、数百ｍＶ、例えば４００ｍＶと、数百ｍＶ、例えば４００ｍＶだけ低下されたトランジスタの固有閾値電圧に等しい上限との間に位置するように選択される。
従来のダイオードではなく、整流器素子として配置されたトランジスタを使用すると、高周波数、例えば数十ＭＨｚでも整流器を正しく動作させることができる。更に、これらの第１トランジスタの電極の一つ（例えばドレイン）は基板に接続されているので、また他の電極（例えばソース）の電位は、導通期間中には基板の電位に対して負なので、降下電圧は、「基板効果」の名称で当業者にはよく知られている効果を最小限にすることによりできるだけ小さく抑えられる。
第２トランジスタ、例えばＰＭＯＳトランジスタに関する限り、特に整流手段が１ミクロンあるいは更に０．５ミクロンのＣＭＯＳ集積技術を用いて製造されるときに、その導通モードのドレイン／ソース電圧が、好ましくはダイオードの閾値電圧、例えば０．７Ｖ、実際には０．６Ｖに等しく取られる所定電圧よりも低いという事実は、このような構造によって得られる垂直ＰＮＰ浮遊トランジスタのブロッキングを常に保持することを可能とし、したがって整流器の良好な効率に寄与する。
更に、これらの第２トランジスタを含む半導体ウェルをバイアスにすることにより、例えば半導体ウェルを他方の出力端子に接続することにより、ウェルと基板との間の導通時におけるこれらのトランジスタのラッチアップの影響が防止される。
完全に制限のない実施態様および添付の図面を検討すれば、本発明の他の利点や特徴が理解されよう。
図１は、本発明の整流器の第１の実施態様を概略的に示す。
図２は、集積技術を用いた図１の装置の具体例を概略的に示す。
図３および図４は、本発明の整流器の第２の実施態様を概略的に示す。
図１において、参照符号ＲＤＲは、本発明の全波整流器の第１の実施態様の全体を示す。
この整流器は、（方形波、正弦波または他の形状の）ＡＣ信号を受けとるための２つの入力端子ＢＥ１およびＢＥ２、並びに整流後のＤＣ信号を供給するための２つの出力端子ＢＳ１およびＢＳ２を含んでいる。
これらの出力端子の一方、例えば端子ＢＳ１は、その内部に整流器が作られた半導体基板ＳＢＳ（図２）のレベルで取り出される。
入力端子と出力端子との間に設けられているのは、それぞれＴ１およびＴ２で参照される１対の第１絶縁ゲート電界効果トランジスタと、それぞれＴ３およびＴ４で参照される１対の第２絶縁ゲート電界効果トランジスタとを含む整流手段である。
明細書の以下の部分では、絶縁ゲート電界効果トランジスタに関する限り、簡略化の目的のために、ゲート以外のトランジスタの電極は、ソースおよびドレインという用語を用いて区別されている。にもかかわらず、当業者は、この種の技術では、トランジスタがその２つのソース電極およびドレイン電極の動作に関しては左右対称に製造されるために、ソースおよびドレインという記述が難なく言い換えできることを知っている。
図１の構成において、２つのトランジスタＴ１およびＴ２は、２つの入力端子ＢＥ１およびＢＥ２に接続されたそれぞれのソースＳ１およびＳ２を有する。更に、これらのトランジスタはダイオードとして配置されており、換言すれば、これらのトランジスタは他の電極、つまりそれぞれがゲートＧ１およびＧ２に接続されたドレインＤ１およびＤ２を有する。
更に、この２つのドレインＤ１およびＤ２、すなわち２つのゲートＧ１およびＧ２は出力端子ＢＳ１に直接接続され、即ち半導体基板に接続されている。
この第１トランジスタの対はＮＭＯＳトランジスタから形成されるのに対して、第２トランジスタＴ３およびＴ４の対はＰＭＯＳトランジスタから形成される。
これらの第２トランジスタは、２つの入力端子ＢＥ２およびＢＥ１について交差接続されたそれぞれのゲートＧ３およびＧ４を有する。トランジスタＴ３のソースＳ３は更に入力端子ＢＥ１に接続され、これに対してトランジスタＴ４のソースＳ４は入力端子ＢＥ２に接続され、ドレインＤ３およびＤ４は共に第２出力端子ＢＳ２に接続されている。
図２で更に詳しく理解できるように、これら２つのトランジスタＴ３およびＴ４は、２つの半導体ウェルＣＳ３およびＣＳ４、ここではＮ^-でドーピングされた半導体ウェルにそれぞれ配置されている。これら２つのトランジスタの基板はバイアスされ、かつトランジスタＴ３ではＳＢ３、トランジスタＴ４ではＳＢ４で参照されるＮ⁺でオーバドーピングされた基板領域（またはウェル領域）を介して出力端子ＢＳ２に接続されている。
この図２で更に理解できるように、第１出力端子ＢＳ１は、Ｐ⁺でオーバドーピングされた基板領域ＳＢ１２を介して、この場合にはＰ^-でドーピングされた半導体基板ＳＢＳに接続されている。
導通時の各々のトランジスタＴ３およびＴ４のドレイン／ソース電圧は、記載した構造から得られる浮遊垂直ＰＮＰトランジスタのベース／エミッタダイオードの閾値電圧よりも低いので、この浮遊トランジスタは常にブロックされた状態に維持される。
導通時のトランジスタのドレイン／ソース電圧が、Ｗ／Ｌ比（ここで、Ｗはチャネル幅を意味し、Ｌはチャネル長さ、即ちドレイン／ソースの距離を意味する）、導通電流の値および使用する技術に関連するパラメータに依存することを知っている当業者は、この条件を満たすように容易にトランジスタＴ３およびＴ４の寸法を決定することができるであろう。実際には、好ましくは０．６Ｖ未満の導通モードのドレイン／ソース電圧が選択されるであろう。これは、ｍＡのオーダーの瞬時電流に対し５００ミクロン程度のチャネル幅を有するトランジスタを用いることにより、またトランジスタのチャネル長さを意味する値である１ミクロンのＣＭＯＳ技術を用いることにより得ることができる。
ＮＭＯＳトランジスタＴ１およびＴ２に関する限り、そのチャネル幅は、その導通モードのゲート／ソース電圧に対して（、またゲートとドレインは接続されているので、その導通モードのドレイン／ソース電圧に対して）、これらのトランジスタの各々のソース／基板の浮遊拡散ダイオードの閾値電圧よりも低くとどまるのに十分な広さとなるように選択されている。そうでない場合、導通電流の一部がこの拡散ダイオードを介して流れ、結果的に整流器の効率を低下させるであろう。
実際に、トランジスタは、導通モードで０．６Ｖ未満のゲート／ソース電圧を得るように寸法決定されており、０．５ミクロンのＣＭＯＳ技術で、ｍＡのオーダーの電流に対して３００〜５００ミクロンのオーダーのチャネル幅で、これを達成することができる。
更に、各トランジスタＴ１およびＴ２が導通している間に、そのソースの電位は基板の電位に対して負になる。その時、ソース／基板の拡散ダイオードは順方向にバイアスされる。ここで、トランジスタの閾値電圧ＶＴは、以下の物理法則に従う。

ここで、ＶＴ０は、ゼロのソース／基板電圧に対するトランジスタの固有閾値電圧を意味し、ＶＳＢはソース／基板電圧、ＫＢ及び２ｆはこの技術によって与えられるパラメータであることを意味する（例えば１ミクロンのＣＭＯＳ技術でＶＴ０＝０．６５Ｖ、ＫＢ＝０．７、２ｆ＝０．６３である）。
従って、トランジスタが導通している間に閾値電圧ＶＴの値は減少し、かくしてソース／基板の拡散ダイオードの電流を犠牲にして、トランジスタのチャネルの電流の流れを助長する。
当業者は、正のゼロではない値のＶＳＢによって生じるトランジスタの基板効果が閾値電圧の上昇につながることを知っている。
この基板効果は、そのソースが正の出力電位に接続されているという事実の長所によって、米国特許第５４７９１７２号のダイオードとして配置されたトランジスタに関して最大であり、本発明による整流器で最小限にされ、従って降下電圧を低下することに寄与する。
使用する技術では、トランジスタの妥当な幅に対して導通モードで十分に低いゲート／ソース電圧を得ることができない場合、当業者は、図３に示す実施態様を使用することができるであろう。
この図３では、図１および図２に記載したのと同様の素子、または同様の機能を有する素子は、図１および図２の素子に比べて数字に１０を加えた参照符号を有する。この図３と図１および図２との相違点のみを以下に記載する。
図３において、ここでは整流器として配置されている２つのトランジスタＴ１１およびＴ１２は、図１の図面に従ってダイオードとして配置されているのではなく、選択されたバイアス電圧ＶＰに接続されている各ゲートＧ１１およびＧ１２を有する。このバイアス電圧は、トランジスタＴ１１およびＴ１２の閾値電圧から差し引かれるもので、導通モードでのソース／基板電圧、即ちこの場合には、これらのトランジスタに対するソース／ドレイン電圧が、ソース／基板の浮遊拡散ダイオードの閾値電圧よりも低くとどまるように、これらのトランジスタの固有閾値電圧ＶＴ０よりも低く選択されるであろう。トランジスタのゲートのバイアス電圧がこれらのトランジスタの閾値電圧ＶＴ０を超えた場合、後者は非導通期間中に十分にブロックされた状態にはないであろう。
実際に、数百ｍＶ、通常０．５Ｖに等しいバイアス電圧を選択することが可能であろう。このバイアス電圧は、整流器を組み込んでいる集積回路の他の部分のレベルで直接取り出される（利用可能であれば）であろう。この電圧が直接利用できないのであれば、図４に示すようなバイアス装置を提供することが可能である。
この図４では、バイアス装置ＤＰＬは、そのソースが電源電圧＋ＶＤＤに接続されている２つのＰＭＯＳトランジスタＴ５およびＴ６を含んでいる。これら２つのトランジスタのゲート同士は接続されている。トランジスタＴ６のゲートはそのドレインに接続されている。
トランジスタＴ５のドレインは、そのゲートがドレインに接続されているＮＭＯＳトランジスタＴ７を介して基板に接続されている。トランジスタＴ６のドレインは、２つのＮＭＯＳトランジスタＴ８およびＴ９を介して基板に接続されており、Ｔ９のドレインはＴ８のソースに接続されている。バイアス電圧ＶＰはこの共通端子で取り出される。
トランジスタＴ７およびＴ８のゲート同士は、トランジスタＴ７およびＴ９のゲートと同様に接続されている。
本発明の装置と前述の米国特許の整流器との比較試験は、±５Ｖの正弦波のＡＣ入力電圧については、先行技術の整流器では約３．３Ｖの整流後の電圧が得られ、本発明の整流器では約４．２Ｖの整流後の電圧が得られたことを示しており、これは本発明の整流器を支持する２２％の差に相当する。
前述の説明はＰ型基板またはドーピングされたＰ型基板を使用する装置に関するものである。勿論、Ｎ型基板またはドーピングされたＮ型基板の場合には、ＮＭＯＳトランジスタはＰＭＯＳトランジスタによって置換されるべきであり、またその逆も同じである。また電圧の符号および拡散ダイオードの方向も同様に逆にすべきである。

Claims (9)

1. ＡＣ電圧用の２つの入力端子（ＢＥ１，ＢＥ２）と、半導体基板（ＳＢＳ）内に製造された整流手段と、整流後のＤＣ電圧用の２つの出力端子（ＢＳ１，ＢＳ２）とを含む電圧整流装置であって、
   前記整流手段は、前記半導体基板（ＳＢＳ）内に配置され、かつ、そのゲート（Ｇ１，Ｇ２）およびドレイン（Ｄ１，Ｄ２）が前記基板および前記出力端子（ＢＳ１）に接続され、その各々のソース（Ｓ１，Ｓ２）がそれぞれ前記２つの入力端子（ＢＥ１，ＢＥ２）のうちの１つに接続されている１対の第１絶縁ゲート電界効果トランジスタ（Ｔ１，Ｔ２）と、それぞれがバイアスされた半導体ウェル（ＣＳ３，ＣＳ４）内に配置され、かつ、その各々のゲート（Ｇ３，Ｇ４）が、それぞれ前記２つの入力端子（ＢＥ２，ＢＥ１）のうちの１つに接続され、その各々のソース（Ｓ３，Ｓ４）がそれぞれ前記２つの入力端子（ＢＥ１，ＢＥ２）のうちの１つに接続され、そのドレイン（Ｄ３，Ｄ４）が前記出力端子（ＢＳ２）に接続されている１対の第２絶縁ゲート電界効果トランジスタ（Ｔ３，Ｔ４）とを含み、
   前記第１絶縁ゲート電界効果トランジスタ（Ｔ１，Ｔ２）および第２絶縁ゲート電界効果トランジスタ（Ｔ３，Ｔ４）が、反対の型のチャネルであり、導通時にダイオードの閾値電圧よりも低いドレイン／ソース電圧を有することを特徴とする電圧整流装置。
2. 前記第１絶縁ゲート電界効果トランジスタのチャネル幅が３００〜５００ミクロンである請求項１に記載の装置。
3. ＡＣ電圧用の２つの入力端子（ＢＥ１１，ＢＥ１２）と、半導体基板（ＳＢＳ）内に製造された整流手段と、整流後のＤＣ電圧用の２つの出力端子（ＢＳ１１、ＢＳ１２）とを含む電圧整流装置であって、
   前記整流手段は、前記半導体基板（ＳＢＳ）内に配置され、かつ、そのゲート（Ｇ１１，Ｇ１２）が選択されたバイアス電圧（ＶＰ）に接続され、その各々のソース（Ｓ１１，Ｓ１２）がそれぞれ前記２つの入力端子（ＢＥ１１，ＢＥ１２）のうちの１つに接続され、そのドレイン（Ｄ１１，Ｄ１２）が前記半導体基板（ＳＢＳ）および前記出力端子（ＢＳ１１）に接続されている１対の第１絶縁ゲート電界効果トランジスタ（Ｔ１１，Ｔ１２）と、それぞれがバイアスされた半導体ウェル（ＣＳ３，ＣＳ４）内に配置され、かつ、その各々のゲート（Ｇ１３，Ｇ１４）がそれぞれ前記２つの入力端子（ＢＥ１２，ＢＥ１１）のうちの１つに接続され、その各々のソース（Ｓ１３，Ｓ１４）がそれぞれ前記２つの入力端子（ＢＥ１１，ＢＥ１２）のうちの１つに接続され、そのドレイン（Ｄ１３，Ｄ１４）が前記出力端子（ＢＳ１２）に接続されている１対の第２絶縁ゲート電界効果トランジスタ（Ｔ１３，Ｔ１４）とを含み、
   前記第１絶縁ゲート電界効果トランジスタ（Ｔ１１，Ｔ１２）および第２絶縁ゲート電界効果トランジスタ（Ｔ１３，Ｔ１４）が、反対の型のチャネルであり、導通時にダイオードの閾値電圧よりも低いドレイン／ソース電圧を有することを特徴とする電圧整流装置。
4. 前記バイアス電圧（ＶＰ）は、前記第１絶縁ゲート電界効果トランジスタの固有閾値電圧よりも低くなるように選択される請求項３に記載の装置。
5. 前記バイアス電圧（ＶＰ）は、数百ｍＶと、該数百ｍＶだけ低下された前記第１絶縁ゲート電界効果トランジスタの固有閾値電圧に等しい上限との間に位置するように選択される請求項４に記載の装置。
6. 前記数百ｍＶは、４００ｍＶである請求項５に記載の装置。
7. 前記ダイオードの閾値電圧は、０．７Ｖである請求項１から５のいずれか一項に記載の装置。
8. 前記ダイオードの閾値電圧は、０．６Ｖである請求項１から５のいずれか一項に記載の装置。
9. 前記第１絶縁ゲート電界効果トランジスタはＮＭＯＳトランジスタであり、前記第２絶縁ゲート電界効果トランジスタはＰＭＯＳトランジスタである請求項１から８のいずれか一項に記載の装置。

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