JP4080704B2 - スイッチング電源 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はスイッチング電源の技術分野にかかり、特に、主スイッチング素子に流れる電流を検出する技術に関する。
【０００２】
【従来の技術】
図８の符号１０２は、従来技術のスイッチング電源を示している。
このスイッチング電源１０２は、一次側入力回路１１０と、トランス１４０と、二次側出力回路１２０とを有している。符号１３１、１３２は、一次側入力回路１１０の入力端子であり、符号１３３、１３４は、二次側出力回路１２０の出力端子である。
【０００３】
一次側入力回路１１０内には、主スイッチング素子１１１と、電流検出抵抗１１２と、制御回路１１４と、比較器１１３と、基準電圧源１１６とを有している。ここでは主スイッチング素子１１１にはｎチャネル型のＭＯＳＦＥＴが用いられている。
【０００４】
トランス１４０は、一次巻線１４１を有している。該一次巻線１４１の一端は、高電圧側の出力端子１３１に接続されており、他端は、主スイッチング素子１１１のドレイン端子に接続されている。
【０００５】
主スイッチング素子１１１のゲート端子は、制御回路１１４に接続されており、制御回路１１４が出力するゲート信号によって、主スイッチング素子１１１の導通と遮断が制御されるように構成されている。
【０００６】
入力端子１３１、１３２は、直流電圧源１１７に接続されており、主スイッチング素子１１１が導通と遮断を繰り返す動作(スイッチング動作)を開始すると、一次巻線１４１に断続的に電流が流れる。
【０００７】
トランス１４０内には、一次巻線１４１に磁気結合された二次巻線１４２が設けられている。一次巻線１４１に断続的に電流が流れると、二次巻線１４２に交流電圧が誘起される。二次巻線１４２の一端は、ダイオード１２２のアノード端子に接続されており、該ダイオード１２２のカソード端子と二次巻線１４２の他端は、それぞれ高電圧側の出力端子１３３と低電圧側の出力端子１３４に接続されている。この出力端子１３３、１３４間には、負荷１２５が接続されている。また、負荷１２５と並列に、コンデンサ１２３が接続されており、二次巻線１４２に現れた交流電圧は、ダイオード１４２で整流され、コンデンサ１２３で平滑され、出力端子１３３、１３４間に現れた直流電圧が負荷１２５に供給されるようになっている。
【０００８】
出力端子１３３、１３４の電圧は、フォトカプラ１２６を介して制御回路１１４に入力されており、制御回路１１４は、主スイッチング素子１１１のスイッチング状態を制御し、出力端子１３３、１３４に現れる直流電圧が一定値を維持するようにしている。
【０００９】
上記のようなスイッチング電源１０２では、負荷１２５に流れる電流が大きくなると、出力端子１３３、１３４の電圧を維持するために、主スイッチング素子１１１に流れる電流も大きくなる。
【００１０】
主スイッチング素子１１１のソース端子は、電流検出抵抗１１２を介して低電位側の入力端子１３２に接続されており、主スイッチング素子１１１に流れた電流は、電流検出抵抗１１２を流れ、電流検出抵抗１１２の両端に、電流量に応じた大きさの電圧降下が発生する。
【００１１】
主スイッチング素子１１１のソース端子は、比較器１１３の非反転入力端子に接続されており、電流検出抵抗１１２の両端に生じた電圧は、比較器１１３の非反転入力端子に入力される。
【００１２】
該比較器１１３の反転入力端子には、基準電圧源１１６が出力する基準電圧が入力されており、比較器１１３によって、電流検出抵抗１１２に生じた電圧と、基準電圧の大きさとが比較され、比較結果が制御回路１１４に出力される。
【００１３】
制御回路１１４に入力された比較結果が、電流検出抵抗１１２に生じた電圧が、基準電圧よりも大きいことを示していた場合には、主スイッチング素子１１１に流れる電流が大きすぎるため、制御回路１１４は、主スイッチング素子１１１を強制的に遮断させ、主スイッチング素子１１１を破壊から守る。
【００１４】
以上説明したように、従来のスイッチング電源１０２では、主スイッチング素子１１１に流れた電流が、全て電流検出抵抗１１２に流れるため、電流検出抵抗１１２に生じる損失が無視できない大きさになってしまう。
【００１５】
また、電流検出抵抗１１２には、高精度の抵抗値が要求されるため、制御回路１１４と主スイッチング素子１１１とを１チップ化できたとしても、電流検出抵抗１１２はＩＣチップとは別のディスクリート抵抗素子を採用する必要が生じる。
【００１６】
また、ディスクリート抵抗素子を接続するためのソース端子を外部に導出しなければならず、端子数が増加するという問題もある。
【００１７】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、損失が小さく、端子数の少ないスイッチング電源を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、一次巻線と、前記一次巻線に直列接続された主スイッチング素子と、前記一次巻線に磁気結合された二次巻線とを有し、前記主スイッチング素子がスイッチング動作し、前記一次巻線にスイッチング電流を流して前記二次巻線に二次側電圧を誘起させ、前記二次側電圧を整流平滑して負荷に電力を供給するスイッチング電源であって、互いに直列接続された第１、第２の抵抗回路が前記主スイッチング素子に並列接続され、前記主スイッチング素子に生じた電圧降下が前記第１、第２の抵抗回路で分圧され、前記第１、第２の抵抗回路の接続点から分圧電圧として出力されるように構成され、前記第１、第２の抵抗回路のうち、前記主スイッチング素子が遮断状態にあるときに、両端に印加される電圧が大きい方が、１個又は２個以上のＪＦＥＴが直列接続されて構成され、前記スイッチング電源は、第１の入力端子に前記分圧電圧が入力され、第２の端子に基準電圧が入力される比較器と、前記第１の入力端子を接地電位に接続する保護トランジスタとを有し、前記保護トランジスタは、前記主スイッチング素子が遮断状態のときに導通し、前記主スイッチング素子が導通状態のときに遮断するように構成されたスイッチング電源である。
請求項２記載の発明は、前記第１、第２の抵抗回路の両方が、１個又は２個以上のＪＦＥＴがそれぞれ直列接続されて構成された請求項１記載のスイッチング電源である。
【００１９】
本発明は上記のように構成されており、主スイッチング素子のが導通状態にあるときに、その両端に生じる電圧を、第１、第２の抵抗回路で分圧するようになっている。
【００２０】
第１、第２の抵抗回路のうち、主スイッチング素子が遮断状態にあるときに、大きな電圧が印加される方は、１個のＪＦＥＴ、又は２個以上のＪＦＥＴの直列接続回路で構成されている。
【００２１】
ＪＦＥＴに高電圧が印加されると抵抗特性から定電流特性に変化するので、主スイッチング素子が遮断状態にあるときにはＪＦＥＴは定電流特性になり、流れる電流を減少させ、他方、主スイッチング素子が導通状態になると、抵抗特性を示し、出スイッチ素子の両端の電圧と、第１、第２の抵抗回路の抵抗値に従って分圧させるようになっている。
第１、第２の抵抗回路の両方をＪＦＥＴで構成すれば、温度特性が一致するので、抵抗値の比率(分圧比)が温度の影響を受けないようになる。
【００２２】
【発明の実施の形態】
図１の符号１は、本発明の第１例のスイッチング電源を示している。
このスイッチング電源１は、一次側入力回路１０と、トランス４０と、二次側出力回路２０とを有している。
【００２３】
符号１７は、商用電圧源を整流平滑した直流電圧源を示している。一次側入力回路１０は、高電圧側入力端子３１と接地側入力端子３２とを有しており、直流電圧源１７が出力する直流電圧は、高電圧側入力端子３１と接地側入力端子３２の間に印加されている。
【００２４】
トランス４０内には、一次巻線４１が設けられており、該一次巻線４１の一端は、高電圧側入力端子３１に接続されている。
一次側入力回路１は、主スイッチング素子１１と、分圧回路５と、基準電圧回路１９と、比較器６と、制御回路１４とを有している。
【００２５】
主スイッチング素子１１は、ｎチャネルＭＯＳＦＥＴで構成されており、そのゲート端子は制御回路１４に接続され、制御回路１４が出力するゲート信号によって、導通と遮断が制御されるように構成されている。
【００２６】
主スイッチング素子１１のドレイン端子は一次巻線４１の他端に接続され、ソース端子は接地側入力端子３２に接続されている。制御回路１４が出力するゲート信号によって主スイッチング素子１１が導通と遮断を繰り返すと、一次巻線４１の両端が、高電圧側入力端子３１と接地側入力端子３２に接続され、その結果、直流電圧源１７から一次巻線４１に断続的に電流が流される。
【００２７】
トランス４０内には、一次巻線４１と磁気結合された二次巻線４２が設けられており、一次巻線４１に断続的に電流が流れると、二次巻線４２に電圧が誘起される。
【００２８】
二次側出力回路２０は、整流素子２２とコンデンサ２３とを有しており、二次巻線４２の一端は、整流素子２２を介して高電位側出力端子３３に接続されている。
二次巻線４２の他端は接地側出力端子３４に接続されており、高電位側出力端子３３と接地側出力端子３４との間に負荷２５が接続されるようになっている。
【００２９】
主スイッチング素子１１が導通状態から遮断状態に転じ、二次巻線４２の整流素子２２側に正電圧が誘起されると、整流素子２２は順バイアスされ、整流素子２２を通って負荷２５に電流が供給される。
コンデンサ３３は負荷２５に並列に接続されており、整流素子２２を流れた電流により、コンデンサ３３は充電される。
【００３０】
主スイッチング素子１１が遮断状態から導通状態に転じると、二次巻線４２には整流素子２２を逆バイアスする電圧が印加され、整流素子２２には電流が流れなくなる。この状態では、コンデンサ２３の放電により、負荷２５に電流が供給される。
【００３１】
このスイッチング電源１では、主スイッチング素子１１に対し、分圧回路５が並列接続されている。
分圧回路５は、第１、第２の抵抗回路５1、５2を有しており、第１の抵抗回路５1の一端が、一次巻線４１と主スイッチング素子１１の互いに接続された部分に接続されており、他端が、第２の抵抗回路５2の一端に接続されている。第２の抵抗回路５2の他端は、接地側入力端子３２に接続されている。
【００３２】
第１、第２の抵抗回路５1、５2が互いに接続された部分を接続点７とすると、主スイッチング素子１１のドレイン端子とソース端子の間の電圧は、第１、第２の抵抗回路５1、５2の抵抗値の大きさに従って分圧され、分圧電圧が接続点７に現れるようになっている。
【００３３】
第１、第２の抵抗回路５1、５2は、１個のＪＦＥＴ(ジャンクションＦＥＴ)又は直列接続された２個以上のＪＦＥＴによって構成されている。ここでは、第１の抵抗回路５1は、第１〜第６の６個のＪＦＥＴ１５1〜１５6が直列接続され、第２の抵抗回路５2は、第７、第８の２個のＪＦＥＴ１６1〜１６2が直列接続されて構成されている。
【００３４】
具体的には、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のうち、最も高電位側の第１のＪＦＥＴ１５1のドレイン端子は、一次巻線４１と主スイッチング素子１１とが接続された部分に接続されており、第２〜第８のＪＦＥＴ１５2〜１５6、１６1、１６2のドレイン端子は、より高電位側の第１〜第７のＪＦＥＴ１５1〜１５6、１６1のソース端子に接続されている。また、最も低電位側の第８のＪＦＥＴ１６2のソース端子は接地電位に接続されている。
【００３５】
また、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子は自分自身のソース端子と短絡されている。
【００３６】
本発明に用いられる第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は同一の半導体チップ内に形成されている。図６の符号５０は、その半導体チップ５１の拡散構造を示している。
【００３７】
この半導体チップ５１は、Ｐ型のシリコン基板５２と、該シリコン基板５２上に形成されたＮ型のシリコンから成るエピタキシャル層５３を有している。エピタキシャル層５３内には、エピタキシャル層５３の表面側からの拡散によって形成されたＰ型の分離領域５４が所望位置に配置されている。
【００３８】
分離領域５４の底部はシリコン基板５２にまで達しており、エピタキシャル層５３は、分離領域５４によって複数の部分に区分けされている。区分けされた各エピタキシャル層５３内には、後述する制御回路１４や、比較器６を構成するトランジスタや抵抗などの電気素子が形成されている。
【００３９】
符号５５は、分離領域５４によって囲まれたエピタキシャル層５３のうち、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2が形成されたエピタキシャル層を示している。
【００４０】
このエピタキシャル層５５の内部の表面近傍位置には、Ｐ型のゲート領域５６が形成されている。ゲート領域５６は、分離領域５４やシリコン基板５２とは非接触になっており、シリコン基板５２及び分離領域５４とは異なる電圧を印加できるようになっている。
【００４１】
ゲート領域５６の端部と分離領域５４の間には、エピタキシャル層５５の表面が残っている。ゲート領域５６の両端位置のエピタキシャル５５内部の表面近傍には、Ｎ+型のソースコンタクト領域５７ｓとドレインコンタクト領域５７ｄとが形成されている。また、ゲート領域５６内部の表面近傍には、Ｐ+型のゲートコンタクト領域５７ｇが形成されている。
【００４２】
第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のソース端子とドレイン端子とゲート端子は、それぞれソースコンタクト領域５７ｓと、ドレインコンタクト領域５７ｄと、ゲートコンタクト領域５７ｇによって構成されている。
【００４３】
上記構造の第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2の電気的特性を図２のグラフに示す。
【００４４】
図２のグラフの曲線Ｌ1は、ソース端子とゲート端子を短絡させ、接地電位(シリコン基板５１の電位)に接続したときの電気的特性を示しており、横軸はドレイン端子とソース端子の間の電圧ＶDSの大きさであり、縦軸はドレイン端子からソース端子に流れる電流ＩDの大きさである。
【００４５】
曲線Ｌ1に示されている通り、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は、電圧ＶDSが小さい領域Ａでは抵抗特性を示し、電圧ＶDSが大きい領域Ｂでは定電流特性を示す。ここでは、０≦ＶDS≦Ｖ1 の範囲で抵抗特性を示し、Ｖ2≦ＶDS≦Ｖ3 の範囲で定電流特性を示している。ＶDSがＶ3を超えると、なだれ降伏によって電流は急増する。
本発明の第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は、約１０Ｖ以下の範囲で抵抗特性を示し、２０Ｖ以上６００Ｖ以下の範囲で定電流特性を示す。
【００４６】
主スイッチング素子１１が導通状態にある場合には、主スイッチング素子１１のドレイン端子とソース端子の間に生じる電圧降下ＶDS(ON)は、主スイッチング素子１１の導通抵抗をＲDS(ON)とし、流れる電流をＩDとすると、
【００４７】
ＶDS(ON) ＝ ＲDS(ON) × ＩD ……(１)
で表される。
【００４８】
ＶDS(ON)は、通常０．１Ｖ〜５．０Ｖ程度の大きさであり、ＶDS(ON)＜Ｖ1である。従って、主スイッチング素子１１が導通状態にあるときは、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は抵抗特性を示す領域Ａで動作する。
【００４９】
この場合、各ＪＦＥＴ１５1〜１５6、１６1、１６2の抵抗値ＲJFETは、ほとんど等しく形成することができるから、接続点７に現れる検出電圧Ｖsenceは、
【００５０】
Ｖsence ＝ ＶDS(ON)／４
となる。各ＪＦＥＴ１５1〜１５6、１６1、１６2の抵抗値ＲJFETが等しければ、導通電圧ＶDS(ON)は、ほぼ正確に各ＪＦＥＴ１５1〜１５6、１６1、１６2の抵抗値の大きさに従って分圧される。
【００５１】
接続点７は、比較器６の第１の入力端子１３1に接続されている。
この比較器６の第２の入力端子１３2には、基準電圧回路１９が接続されており、接続点７に現れる検出電圧Ｖsenceと、基準電圧回路１９が出力する基準電圧Ｖrefがとが比較器６によって比較され、比較結果が制御回路１４に出力される。
【００５２】
基準電圧Ｖrefの大きさは、スイッチング電源１が正常に動作している状態であれば、Ｖsence＜Ｖrefが成立するように設定されており、この状態では、比較器６からはロー信号が出力され、制御回路１４は、主スイッチング素子１１のスイッチング動作を維持する。
【００５３】
他方、Ｖsence＞Ｖref(又はＶsence≧Ｖref)になると、主スイッチング素子１１に流れる電流ＩDが過大であるため、比較器６はハイ信号を出力し、制御回路１４は、主スイッチング素子１１を強制的に遮断させる。
【００５４】
このように、本発明のスイッチング電源１では、主スイッチング素子１１の導通抵抗ＶDS(ON)は、正確に分圧されて検出電圧Ｖsenceが生成されているので、主スイッチング素子１１に流れる電流ＩDを正確に監視することができる。
【００５５】
第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は、それらの抵抗値ＲJFETを拡散層の抵抗素子で形成したときと同程度の大きさであり、面積的な不利益はない。
【００５６】
他方、主スイッチング素子１１が遮断状態にある場合には、主スイッチング素子１１のドレイン端子とソース端子の間に印加される電圧は、直流電圧源１７の出力電圧に等しい。
【００５７】
直流電圧源１７がＡＣ１００Ｖを整流している場合、ＤＣに換算すると、直流電圧源１７が出力する直流電圧ＶEは１４０Ｖ以上の高電圧になる。このような高電圧が直列接続された第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2に印加されると、各ＪＦＥＴ１５1〜１５6、１６1、１６2は、定電流特性を示す領域Ｂで動作する。
【００５８】
この場合、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は定電流特性を示している状態であるから、それらに流れる電流は僅かである。
【００５９】
図３の符号９は、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2に替え、高抵抗値を有する第１〜第８の抵抗素子３５1〜３５6、３６1、３６2が用いられたスイッチング電源を示している。
【００６０】
各抵抗素子３５1〜３５6、３６1、３６2は拡散層によって構成されており、定電流特性を示すときの各ＪＦＥＴ１５1〜１５6、１６1、１６2に流れる電流と同程度の小さな電流を長すため、抵抗値が非常に大きくなっている。このような高抵抗値を有する抵抗素子は非常に大面積を必要とする。
【００６１】
なお、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2の両端に生じる電圧の大きさは、各ＪＦＥＴ１５1〜１５6、１６1、１６2の定電流特性に従って分圧されており、約ＶE／４の大きさになっている。
【００６２】
この大きさの電圧が比較器６に入力されると比較器６が破壊するので、接続点７と接地電位の間には、ツェナーダイオード１８が挿入されており、比較器６には、ツェナーダイオード１８のツェナー電圧ＶZ以上の電圧が印加されないようになっている(ＶZ＜＜ＶE／４である)。
【００６３】
図４の符号２は、本発明の第２例のスイッチング電源であり、第１例のスイッチング電源１のツェナーダイオード１８に替え、保護用トランジスタ３８とインバータ３９を有する他は、第１例のスイッチング電源１と同じ構成である。
保護用トランジスタ３８はｎチャネルＭＯＳＦＥＴで構成されており、そのソース端子は接地電位に接続され、ドレイン端子は接続点７に接続されている。
【００６４】
保護用トランジスタ３８のゲート端子には、主スイッチング素子１１のゲート端子に入力される信号が、インバータ３９で反転されて入力されており、従って、保護用トランジスタ３８と主スイッチング素子１１とは、一方が導通状態にあるときは他方は遮断状態にあるようになっている。
【００６５】
主スイッチング素子１１が導通状態にあるときは、保護用トランジスタ３８は遮断状態にあるから、その状態では接続点７には、主スイッチング素子１１の両端の電圧を分圧回路５で分圧した電圧が現れる。
【００６６】
他方、主スイッチング素子１１が遮断すると保護用トランジスタ３８は導通し、接続点７を接地電位に接続し、比較器６の入力端子１３1を保護する。
この状態では、第１の抵抗回路５1に直流電圧ＶEが印加されるが、第１の抵抗回路５1を構成する第１〜第６のＪＦＥＴ１５1〜１５6は定電流特性にあるから、流れる電流は僅かである。
【００６７】
上記第１、第２例のスイッチング電源１、２では、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子５７ｇは、自分自身のソース端子５７ｓと短絡されていたが、本発明はそれに限定されるものではない。
図５の符号３は、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子を接地電位に接続させた本発明の第３例のスイッチング電源である。
【００６８】
図７(ａ)、(ｂ)の符号６０は、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子を接地電位に接続させた場合の構造を示している。図７(ａ)は平面図、図７(ｂ)は断面図である。
【００６９】
この構造では、Ｐ型のシリコン基板６２上に低濃度Ｎ型のエピタキシャル層６３が形成されており、エピタキシャル層６３の表面から、所定パターンでＰ型の分離領域６４が拡散形成されている。分離領域６４の底面はシリコン基板６２に達している。
【００７０】
エピタキシャル層６３のうち、符号６５は、リング状の分離領域６４で囲われたエピタキシャル層を示している。このエピタキシャル層６５は、他の部分のエピタキシャル層６３とはＰＮ接合によって分離されている。
【００７１】
このエピタキシャル層６５表面には、第１〜第９の低抵抗領域６７1〜６７9が一列に形成されている。第１〜第９の低抵抗領域６７1〜６７9は、高濃度のＮ型拡散層で構成されており、それらの間には、エピタキシャル層６５が存している。
【００７２】
エピタキシャル層６５内の端部に位置する第１の低抵抗領域６７1は、一次巻線４１の一端に接続されており、第１の低抵抗領域６７1とは反対側に位置する第９の低抵抗領域６７9は接地電位に接続されている。
【００７３】
この構成では、第１の低抵抗領域６７1と第２の低抵抗領域６７2とで一次巻線４１に接続された第１のＪＦＥＴ１５1が構成されており、第２の低抵抗領域６７2〜第９の低抵抗領域６７9とその間に位置するエピタキシャル層６５によって第２〜第８のＪＦＥＴ１５2〜１５6、１６1、１６2が構成されている。
【００７４】
第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート領域は、エピタキシャル層６５を囲む分離領域６４とシリコン基板６２とで構成されており、分離領域６４とシリコン基板６２からエピタキシャル層６４内に広がった空乏層が、第１〜第９の低抵抗領域６７1〜６７9間に位置するエピタキシャル層６４を空乏化し、定電流特性を発現させるように構成されている。
【００７５】
この場合、主スイッチング素子１１が遮断状態にあるときには、第１の抵抗回路５1に大きな電圧が印加され、第２の抵抗回路５2には電圧は印加されない。従って、第１の抵抗回路５1は、複数のＪＦＥＴを直列接続させて構成し、第２の抵抗回路５2は、抵抗素子によって構成させることができる。
【００７６】
なお、本発明のスイッチング電源１〜３に用いた基準電圧回路１９は、電圧源４５と、定電流源４６と、基準抵抗４７とを有している。
基準電流源４６からは、温度に依存しない一定電流が基準抵抗４７に供給されるようになっており、その一定電流が流れると、基準抵抗４７の両端に基準電圧が生じ、比較器６の第２の入力端子１３2に入力されるようになっている。
【００７７】
この場合、基準抵抗４７の温度特性を主スイッチング素子１１の導通抵抗ＲDS(ON)の温度特性と一致させると、主スイッチング素子１１の発熱による影響を消去することができる。
【００７８】
例えば、主スイッチング素子１１をＭＯＳＦＥＴで構成した場合、導通抵抗ＲDS(ON)の１５０℃の値は常温(２５℃)の値の２倍になる。
従って、常温と１５０℃とで、同じ大きさの電流が流れたときに、主スイッチング素子１１を遮断させるためには、１５０℃での基準電流の大きさを、常温での基準電流の大きさの２倍にする必要がある。
【００７９】
上記のように、基準抵抗４７に、温度に依存しない一定電流が供給される場合、基準抵抗４７の材質を主スイッチング素子１１の導通抵抗ＲDS(ON)と同じ温度特性、上記例では１５０℃での抵抗値が常温での抵抗値の２倍になるような材質で構成すればよい。
【００８０】
【発明の効果】
損失が小さく、端子数の少ないスイッチング電源を提供する。
【図面の簡単な説明】
【図１】本発明の第１例のスイッチング電源を示す回路図
【図２】ＪＦＥＴの電気的特性を説明するためのグラフ
【図３】比較例スイッチング電源を示す回路図
【図４】本発明の第２例のスイッチング電源を示す回路図
【図５】本発明の第３例のスイッチング電源を示す回路図
【図６】ＪＦＥＴの構造の一例を説明するための図
【図７】(ａ)、(ｂ)：ゲート端子を接地電位に接続したＪＦＥＴの構造を説明するための図
【図８】従来技術のスイッチング電源の回路図
【符号の説明】
１、２、３……スイッチング電源
５1……第１の抵抗回路
５2……第２の抵抗回路
７……接続点
１１……主スイッチング素子
１５1〜１５6、１６1、１６2……第１〜第８のＪＦＥＴ
２５……負荷
４１……一次巻線
４２……二次巻線
【発明の属する技術分野】
本発明はスイッチング電源の技術分野にかかり、特に、主スイッチング素子に流れる電流を検出する技術に関する。
【０００２】
【従来の技術】
図８の符号１０２は、従来技術のスイッチング電源を示している。
このスイッチング電源１０２は、一次側入力回路１１０と、トランス１４０と、二次側出力回路１２０とを有している。符号１３１、１３２は、一次側入力回路１１０の入力端子であり、符号１３３、１３４は、二次側出力回路１２０の出力端子である。
【０００３】
一次側入力回路１１０内には、主スイッチング素子１１１と、電流検出抵抗１１２と、制御回路１１４と、比較器１１３と、基準電圧源１１６とを有している。ここでは主スイッチング素子１１１にはｎチャネル型のＭＯＳＦＥＴが用いられている。
【０００４】
トランス１４０は、一次巻線１４１を有している。該一次巻線１４１の一端は、高電圧側の出力端子１３１に接続されており、他端は、主スイッチング素子１１１のドレイン端子に接続されている。
【０００５】
主スイッチング素子１１１のゲート端子は、制御回路１１４に接続されており、制御回路１１４が出力するゲート信号によって、主スイッチング素子１１１の導通と遮断が制御されるように構成されている。
【０００６】
入力端子１３１、１３２は、直流電圧源１１７に接続されており、主スイッチング素子１１１が導通と遮断を繰り返す動作(スイッチング動作)を開始すると、一次巻線１４１に断続的に電流が流れる。
【０００７】
トランス１４０内には、一次巻線１４１に磁気結合された二次巻線１４２が設けられている。一次巻線１４１に断続的に電流が流れると、二次巻線１４２に交流電圧が誘起される。二次巻線１４２の一端は、ダイオード１２２のアノード端子に接続されており、該ダイオード１２２のカソード端子と二次巻線１４２の他端は、それぞれ高電圧側の出力端子１３３と低電圧側の出力端子１３４に接続されている。この出力端子１３３、１３４間には、負荷１２５が接続されている。また、負荷１２５と並列に、コンデンサ１２３が接続されており、二次巻線１４２に現れた交流電圧は、ダイオード１４２で整流され、コンデンサ１２３で平滑され、出力端子１３３、１３４間に現れた直流電圧が負荷１２５に供給されるようになっている。
【０００８】
出力端子１３３、１３４の電圧は、フォトカプラ１２６を介して制御回路１１４に入力されており、制御回路１１４は、主スイッチング素子１１１のスイッチング状態を制御し、出力端子１３３、１３４に現れる直流電圧が一定値を維持するようにしている。
【０００９】
上記のようなスイッチング電源１０２では、負荷１２５に流れる電流が大きくなると、出力端子１３３、１３４の電圧を維持するために、主スイッチング素子１１１に流れる電流も大きくなる。
【００１０】
主スイッチング素子１１１のソース端子は、電流検出抵抗１１２を介して低電位側の入力端子１３２に接続されており、主スイッチング素子１１１に流れた電流は、電流検出抵抗１１２を流れ、電流検出抵抗１１２の両端に、電流量に応じた大きさの電圧降下が発生する。
【００１１】
主スイッチング素子１１１のソース端子は、比較器１１３の非反転入力端子に接続されており、電流検出抵抗１１２の両端に生じた電圧は、比較器１１３の非反転入力端子に入力される。
【００１２】
該比較器１１３の反転入力端子には、基準電圧源１１６が出力する基準電圧が入力されており、比較器１１３によって、電流検出抵抗１１２に生じた電圧と、基準電圧の大きさとが比較され、比較結果が制御回路１１４に出力される。
【００１３】
制御回路１１４に入力された比較結果が、電流検出抵抗１１２に生じた電圧が、基準電圧よりも大きいことを示していた場合には、主スイッチング素子１１１に流れる電流が大きすぎるため、制御回路１１４は、主スイッチング素子１１１を強制的に遮断させ、主スイッチング素子１１１を破壊から守る。
【００１４】
以上説明したように、従来のスイッチング電源１０２では、主スイッチング素子１１１に流れた電流が、全て電流検出抵抗１１２に流れるため、電流検出抵抗１１２に生じる損失が無視できない大きさになってしまう。
【００１５】
また、電流検出抵抗１１２には、高精度の抵抗値が要求されるため、制御回路１１４と主スイッチング素子１１１とを１チップ化できたとしても、電流検出抵抗１１２はＩＣチップとは別のディスクリート抵抗素子を採用する必要が生じる。
【００１６】
また、ディスクリート抵抗素子を接続するためのソース端子を外部に導出しなければならず、端子数が増加するという問題もある。
【００１７】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、損失が小さく、端子数の少ないスイッチング電源を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、一次巻線と、前記一次巻線に直列接続された主スイッチング素子と、前記一次巻線に磁気結合された二次巻線とを有し、前記主スイッチング素子がスイッチング動作し、前記一次巻線にスイッチング電流を流して前記二次巻線に二次側電圧を誘起させ、前記二次側電圧を整流平滑して負荷に電力を供給するスイッチング電源であって、互いに直列接続された第１、第２の抵抗回路が前記主スイッチング素子に並列接続され、前記主スイッチング素子に生じた電圧降下が前記第１、第２の抵抗回路で分圧され、前記第１、第２の抵抗回路の接続点から分圧電圧として出力されるように構成され、前記第１、第２の抵抗回路のうち、前記主スイッチング素子が遮断状態にあるときに、両端に印加される電圧が大きい方が、１個又は２個以上のＪＦＥＴが直列接続されて構成され、前記スイッチング電源は、第１の入力端子に前記分圧電圧が入力され、第２の端子に基準電圧が入力される比較器と、前記第１の入力端子を接地電位に接続する保護トランジスタとを有し、前記保護トランジスタは、前記主スイッチング素子が遮断状態のときに導通し、前記主スイッチング素子が導通状態のときに遮断するように構成されたスイッチング電源である。
請求項２記載の発明は、前記第１、第２の抵抗回路の両方が、１個又は２個以上のＪＦＥＴがそれぞれ直列接続されて構成された請求項１記載のスイッチング電源である。
【００１９】
本発明は上記のように構成されており、主スイッチング素子のが導通状態にあるときに、その両端に生じる電圧を、第１、第２の抵抗回路で分圧するようになっている。
【００２０】
第１、第２の抵抗回路のうち、主スイッチング素子が遮断状態にあるときに、大きな電圧が印加される方は、１個のＪＦＥＴ、又は２個以上のＪＦＥＴの直列接続回路で構成されている。
【００２１】
ＪＦＥＴに高電圧が印加されると抵抗特性から定電流特性に変化するので、主スイッチング素子が遮断状態にあるときにはＪＦＥＴは定電流特性になり、流れる電流を減少させ、他方、主スイッチング素子が導通状態になると、抵抗特性を示し、出スイッチ素子の両端の電圧と、第１、第２の抵抗回路の抵抗値に従って分圧させるようになっている。
第１、第２の抵抗回路の両方をＪＦＥＴで構成すれば、温度特性が一致するので、抵抗値の比率(分圧比)が温度の影響を受けないようになる。
【００２２】
【発明の実施の形態】
図１の符号１は、本発明の第１例のスイッチング電源を示している。
このスイッチング電源１は、一次側入力回路１０と、トランス４０と、二次側出力回路２０とを有している。
【００２３】
符号１７は、商用電圧源を整流平滑した直流電圧源を示している。一次側入力回路１０は、高電圧側入力端子３１と接地側入力端子３２とを有しており、直流電圧源１７が出力する直流電圧は、高電圧側入力端子３１と接地側入力端子３２の間に印加されている。
【００２４】
トランス４０内には、一次巻線４１が設けられており、該一次巻線４１の一端は、高電圧側入力端子３１に接続されている。
一次側入力回路１は、主スイッチング素子１１と、分圧回路５と、基準電圧回路１９と、比較器６と、制御回路１４とを有している。
【００２５】
主スイッチング素子１１は、ｎチャネルＭＯＳＦＥＴで構成されており、そのゲート端子は制御回路１４に接続され、制御回路１４が出力するゲート信号によって、導通と遮断が制御されるように構成されている。
【００２６】
主スイッチング素子１１のドレイン端子は一次巻線４１の他端に接続され、ソース端子は接地側入力端子３２に接続されている。制御回路１４が出力するゲート信号によって主スイッチング素子１１が導通と遮断を繰り返すと、一次巻線４１の両端が、高電圧側入力端子３１と接地側入力端子３２に接続され、その結果、直流電圧源１７から一次巻線４１に断続的に電流が流される。
【００２７】
トランス４０内には、一次巻線４１と磁気結合された二次巻線４２が設けられており、一次巻線４１に断続的に電流が流れると、二次巻線４２に電圧が誘起される。
【００２８】
二次側出力回路２０は、整流素子２２とコンデンサ２３とを有しており、二次巻線４２の一端は、整流素子２２を介して高電位側出力端子３３に接続されている。
二次巻線４２の他端は接地側出力端子３４に接続されており、高電位側出力端子３３と接地側出力端子３４との間に負荷２５が接続されるようになっている。
【００２９】
主スイッチング素子１１が導通状態から遮断状態に転じ、二次巻線４２の整流素子２２側に正電圧が誘起されると、整流素子２２は順バイアスされ、整流素子２２を通って負荷２５に電流が供給される。
コンデンサ３３は負荷２５に並列に接続されており、整流素子２２を流れた電流により、コンデンサ３３は充電される。
【００３０】
主スイッチング素子１１が遮断状態から導通状態に転じると、二次巻線４２には整流素子２２を逆バイアスする電圧が印加され、整流素子２２には電流が流れなくなる。この状態では、コンデンサ２３の放電により、負荷２５に電流が供給される。
【００３１】
このスイッチング電源１では、主スイッチング素子１１に対し、分圧回路５が並列接続されている。
分圧回路５は、第１、第２の抵抗回路５1、５2を有しており、第１の抵抗回路５1の一端が、一次巻線４１と主スイッチング素子１１の互いに接続された部分に接続されており、他端が、第２の抵抗回路５2の一端に接続されている。第２の抵抗回路５2の他端は、接地側入力端子３２に接続されている。
【００３２】
第１、第２の抵抗回路５1、５2が互いに接続された部分を接続点７とすると、主スイッチング素子１１のドレイン端子とソース端子の間の電圧は、第１、第２の抵抗回路５1、５2の抵抗値の大きさに従って分圧され、分圧電圧が接続点７に現れるようになっている。
【００３３】
第１、第２の抵抗回路５1、５2は、１個のＪＦＥＴ(ジャンクションＦＥＴ)又は直列接続された２個以上のＪＦＥＴによって構成されている。ここでは、第１の抵抗回路５1は、第１〜第６の６個のＪＦＥＴ１５1〜１５6が直列接続され、第２の抵抗回路５2は、第７、第８の２個のＪＦＥＴ１６1〜１６2が直列接続されて構成されている。
【００３４】
具体的には、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のうち、最も高電位側の第１のＪＦＥＴ１５1のドレイン端子は、一次巻線４１と主スイッチング素子１１とが接続された部分に接続されており、第２〜第８のＪＦＥＴ１５2〜１５6、１６1、１６2のドレイン端子は、より高電位側の第１〜第７のＪＦＥＴ１５1〜１５6、１６1のソース端子に接続されている。また、最も低電位側の第８のＪＦＥＴ１６2のソース端子は接地電位に接続されている。
【００３５】
また、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子は自分自身のソース端子と短絡されている。
【００３６】
本発明に用いられる第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は同一の半導体チップ内に形成されている。図６の符号５０は、その半導体チップ５１の拡散構造を示している。
【００３７】
この半導体チップ５１は、Ｐ型のシリコン基板５２と、該シリコン基板５２上に形成されたＮ型のシリコンから成るエピタキシャル層５３を有している。エピタキシャル層５３内には、エピタキシャル層５３の表面側からの拡散によって形成されたＰ型の分離領域５４が所望位置に配置されている。
【００３８】
分離領域５４の底部はシリコン基板５２にまで達しており、エピタキシャル層５３は、分離領域５４によって複数の部分に区分けされている。区分けされた各エピタキシャル層５３内には、後述する制御回路１４や、比較器６を構成するトランジスタや抵抗などの電気素子が形成されている。
【００３９】
符号５５は、分離領域５４によって囲まれたエピタキシャル層５３のうち、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2が形成されたエピタキシャル層を示している。
【００４０】
このエピタキシャル層５５の内部の表面近傍位置には、Ｐ型のゲート領域５６が形成されている。ゲート領域５６は、分離領域５４やシリコン基板５２とは非接触になっており、シリコン基板５２及び分離領域５４とは異なる電圧を印加できるようになっている。
【００４１】
ゲート領域５６の端部と分離領域５４の間には、エピタキシャル層５５の表面が残っている。ゲート領域５６の両端位置のエピタキシャル５５内部の表面近傍には、Ｎ+型のソースコンタクト領域５７ｓとドレインコンタクト領域５７ｄとが形成されている。また、ゲート領域５６内部の表面近傍には、Ｐ+型のゲートコンタクト領域５７ｇが形成されている。
【００４２】
第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のソース端子とドレイン端子とゲート端子は、それぞれソースコンタクト領域５７ｓと、ドレインコンタクト領域５７ｄと、ゲートコンタクト領域５７ｇによって構成されている。
【００４３】
上記構造の第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2の電気的特性を図２のグラフに示す。
【００４４】
図２のグラフの曲線Ｌ1は、ソース端子とゲート端子を短絡させ、接地電位(シリコン基板５１の電位)に接続したときの電気的特性を示しており、横軸はドレイン端子とソース端子の間の電圧ＶDSの大きさであり、縦軸はドレイン端子からソース端子に流れる電流ＩDの大きさである。
【００４５】
曲線Ｌ1に示されている通り、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は、電圧ＶDSが小さい領域Ａでは抵抗特性を示し、電圧ＶDSが大きい領域Ｂでは定電流特性を示す。ここでは、０≦ＶDS≦Ｖ1 の範囲で抵抗特性を示し、Ｖ2≦ＶDS≦Ｖ3 の範囲で定電流特性を示している。ＶDSがＶ3を超えると、なだれ降伏によって電流は急増する。
本発明の第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は、約１０Ｖ以下の範囲で抵抗特性を示し、２０Ｖ以上６００Ｖ以下の範囲で定電流特性を示す。
【００４６】
主スイッチング素子１１が導通状態にある場合には、主スイッチング素子１１のドレイン端子とソース端子の間に生じる電圧降下ＶDS(ON)は、主スイッチング素子１１の導通抵抗をＲDS(ON)とし、流れる電流をＩDとすると、
【００４７】
ＶDS(ON) ＝ ＲDS(ON) × ＩD ……(１)
で表される。
【００４８】
ＶDS(ON)は、通常０．１Ｖ〜５．０Ｖ程度の大きさであり、ＶDS(ON)＜Ｖ1である。従って、主スイッチング素子１１が導通状態にあるときは、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は抵抗特性を示す領域Ａで動作する。
【００４９】
この場合、各ＪＦＥＴ１５1〜１５6、１６1、１６2の抵抗値ＲJFETは、ほとんど等しく形成することができるから、接続点７に現れる検出電圧Ｖsenceは、
【００５０】
Ｖsence ＝ ＶDS(ON)／４
となる。各ＪＦＥＴ１５1〜１５6、１６1、１６2の抵抗値ＲJFETが等しければ、導通電圧ＶDS(ON)は、ほぼ正確に各ＪＦＥＴ１５1〜１５6、１６1、１６2の抵抗値の大きさに従って分圧される。
【００５１】
接続点７は、比較器６の第１の入力端子１３1に接続されている。
この比較器６の第２の入力端子１３2には、基準電圧回路１９が接続されており、接続点７に現れる検出電圧Ｖsenceと、基準電圧回路１９が出力する基準電圧Ｖrefがとが比較器６によって比較され、比較結果が制御回路１４に出力される。
【００５２】
基準電圧Ｖrefの大きさは、スイッチング電源１が正常に動作している状態であれば、Ｖsence＜Ｖrefが成立するように設定されており、この状態では、比較器６からはロー信号が出力され、制御回路１４は、主スイッチング素子１１のスイッチング動作を維持する。
【００５３】
他方、Ｖsence＞Ｖref(又はＶsence≧Ｖref)になると、主スイッチング素子１１に流れる電流ＩDが過大であるため、比較器６はハイ信号を出力し、制御回路１４は、主スイッチング素子１１を強制的に遮断させる。
【００５４】
このように、本発明のスイッチング電源１では、主スイッチング素子１１の導通抵抗ＶDS(ON)は、正確に分圧されて検出電圧Ｖsenceが生成されているので、主スイッチング素子１１に流れる電流ＩDを正確に監視することができる。
【００５５】
第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は、それらの抵抗値ＲJFETを拡散層の抵抗素子で形成したときと同程度の大きさであり、面積的な不利益はない。
【００５６】
他方、主スイッチング素子１１が遮断状態にある場合には、主スイッチング素子１１のドレイン端子とソース端子の間に印加される電圧は、直流電圧源１７の出力電圧に等しい。
【００５７】
直流電圧源１７がＡＣ１００Ｖを整流している場合、ＤＣに換算すると、直流電圧源１７が出力する直流電圧ＶEは１４０Ｖ以上の高電圧になる。このような高電圧が直列接続された第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2に印加されると、各ＪＦＥＴ１５1〜１５6、１６1、１６2は、定電流特性を示す領域Ｂで動作する。
【００５８】
この場合、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2は定電流特性を示している状態であるから、それらに流れる電流は僅かである。
【００５９】
図３の符号９は、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2に替え、高抵抗値を有する第１〜第８の抵抗素子３５1〜３５6、３６1、３６2が用いられたスイッチング電源を示している。
【００６０】
各抵抗素子３５1〜３５6、３６1、３６2は拡散層によって構成されており、定電流特性を示すときの各ＪＦＥＴ１５1〜１５6、１６1、１６2に流れる電流と同程度の小さな電流を長すため、抵抗値が非常に大きくなっている。このような高抵抗値を有する抵抗素子は非常に大面積を必要とする。
【００６１】
なお、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2の両端に生じる電圧の大きさは、各ＪＦＥＴ１５1〜１５6、１６1、１６2の定電流特性に従って分圧されており、約ＶE／４の大きさになっている。
【００６２】
この大きさの電圧が比較器６に入力されると比較器６が破壊するので、接続点７と接地電位の間には、ツェナーダイオード１８が挿入されており、比較器６には、ツェナーダイオード１８のツェナー電圧ＶZ以上の電圧が印加されないようになっている(ＶZ＜＜ＶE／４である)。
【００６３】
図４の符号２は、本発明の第２例のスイッチング電源であり、第１例のスイッチング電源１のツェナーダイオード１８に替え、保護用トランジスタ３８とインバータ３９を有する他は、第１例のスイッチング電源１と同じ構成である。
保護用トランジスタ３８はｎチャネルＭＯＳＦＥＴで構成されており、そのソース端子は接地電位に接続され、ドレイン端子は接続点７に接続されている。
【００６４】
保護用トランジスタ３８のゲート端子には、主スイッチング素子１１のゲート端子に入力される信号が、インバータ３９で反転されて入力されており、従って、保護用トランジスタ３８と主スイッチング素子１１とは、一方が導通状態にあるときは他方は遮断状態にあるようになっている。
【００６５】
主スイッチング素子１１が導通状態にあるときは、保護用トランジスタ３８は遮断状態にあるから、その状態では接続点７には、主スイッチング素子１１の両端の電圧を分圧回路５で分圧した電圧が現れる。
【００６６】
他方、主スイッチング素子１１が遮断すると保護用トランジスタ３８は導通し、接続点７を接地電位に接続し、比較器６の入力端子１３1を保護する。
この状態では、第１の抵抗回路５1に直流電圧ＶEが印加されるが、第１の抵抗回路５1を構成する第１〜第６のＪＦＥＴ１５1〜１５6は定電流特性にあるから、流れる電流は僅かである。
【００６７】
上記第１、第２例のスイッチング電源１、２では、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子５７ｇは、自分自身のソース端子５７ｓと短絡されていたが、本発明はそれに限定されるものではない。
図５の符号３は、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子を接地電位に接続させた本発明の第３例のスイッチング電源である。
【００６８】
図７(ａ)、(ｂ)の符号６０は、第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート端子を接地電位に接続させた場合の構造を示している。図７(ａ)は平面図、図７(ｂ)は断面図である。
【００６９】
この構造では、Ｐ型のシリコン基板６２上に低濃度Ｎ型のエピタキシャル層６３が形成されており、エピタキシャル層６３の表面から、所定パターンでＰ型の分離領域６４が拡散形成されている。分離領域６４の底面はシリコン基板６２に達している。
【００７０】
エピタキシャル層６３のうち、符号６５は、リング状の分離領域６４で囲われたエピタキシャル層を示している。このエピタキシャル層６５は、他の部分のエピタキシャル層６３とはＰＮ接合によって分離されている。
【００７１】
このエピタキシャル層６５表面には、第１〜第９の低抵抗領域６７1〜６７9が一列に形成されている。第１〜第９の低抵抗領域６７1〜６７9は、高濃度のＮ型拡散層で構成されており、それらの間には、エピタキシャル層６５が存している。
【００７２】
エピタキシャル層６５内の端部に位置する第１の低抵抗領域６７1は、一次巻線４１の一端に接続されており、第１の低抵抗領域６７1とは反対側に位置する第９の低抵抗領域６７9は接地電位に接続されている。
【００７３】
この構成では、第１の低抵抗領域６７1と第２の低抵抗領域６７2とで一次巻線４１に接続された第１のＪＦＥＴ１５1が構成されており、第２の低抵抗領域６７2〜第９の低抵抗領域６７9とその間に位置するエピタキシャル層６５によって第２〜第８のＪＦＥＴ１５2〜１５6、１６1、１６2が構成されている。
【００７４】
第１〜第８のＪＦＥＴ１５1〜１５6、１６1、１６2のゲート領域は、エピタキシャル層６５を囲む分離領域６４とシリコン基板６２とで構成されており、分離領域６４とシリコン基板６２からエピタキシャル層６４内に広がった空乏層が、第１〜第９の低抵抗領域６７1〜６７9間に位置するエピタキシャル層６４を空乏化し、定電流特性を発現させるように構成されている。
【００７５】
この場合、主スイッチング素子１１が遮断状態にあるときには、第１の抵抗回路５1に大きな電圧が印加され、第２の抵抗回路５2には電圧は印加されない。従って、第１の抵抗回路５1は、複数のＪＦＥＴを直列接続させて構成し、第２の抵抗回路５2は、抵抗素子によって構成させることができる。
【００７６】
なお、本発明のスイッチング電源１〜３に用いた基準電圧回路１９は、電圧源４５と、定電流源４６と、基準抵抗４７とを有している。
基準電流源４６からは、温度に依存しない一定電流が基準抵抗４７に供給されるようになっており、その一定電流が流れると、基準抵抗４７の両端に基準電圧が生じ、比較器６の第２の入力端子１３2に入力されるようになっている。
【００７７】
この場合、基準抵抗４７の温度特性を主スイッチング素子１１の導通抵抗ＲDS(ON)の温度特性と一致させると、主スイッチング素子１１の発熱による影響を消去することができる。
【００７８】
例えば、主スイッチング素子１１をＭＯＳＦＥＴで構成した場合、導通抵抗ＲDS(ON)の１５０℃の値は常温(２５℃)の値の２倍になる。
従って、常温と１５０℃とで、同じ大きさの電流が流れたときに、主スイッチング素子１１を遮断させるためには、１５０℃での基準電流の大きさを、常温での基準電流の大きさの２倍にする必要がある。
【００７９】
上記のように、基準抵抗４７に、温度に依存しない一定電流が供給される場合、基準抵抗４７の材質を主スイッチング素子１１の導通抵抗ＲDS(ON)と同じ温度特性、上記例では１５０℃での抵抗値が常温での抵抗値の２倍になるような材質で構成すればよい。
【００８０】
【発明の効果】
損失が小さく、端子数の少ないスイッチング電源を提供する。
【図面の簡単な説明】
【図１】本発明の第１例のスイッチング電源を示す回路図
【図２】ＪＦＥＴの電気的特性を説明するためのグラフ
【図３】比較例スイッチング電源を示す回路図
【図４】本発明の第２例のスイッチング電源を示す回路図
【図５】本発明の第３例のスイッチング電源を示す回路図
【図６】ＪＦＥＴの構造の一例を説明するための図
【図７】(ａ)、(ｂ)：ゲート端子を接地電位に接続したＪＦＥＴの構造を説明するための図
【図８】従来技術のスイッチング電源の回路図
【符号の説明】
１、２、３……スイッチング電源
５1……第１の抵抗回路
５2……第２の抵抗回路
７……接続点
１１……主スイッチング素子
１５1〜１５6、１６1、１６2……第１〜第８のＪＦＥＴ
２５……負荷
４１……一次巻線
４２……二次巻線
Claims (2)
- 一次巻線と、
前記一次巻線に直列接続された主スイッチング素子と、
前記一次巻線に磁気結合された二次巻線とを有し、
前記主スイッチング素子がスイッチング動作し、前記一次巻線にスイッチング電流を流して前記二次巻線に二次側電圧を誘起させ、
前記二次側電圧を整流平滑して負荷に電力を供給するスイッチング電源であって、
互いに直列接続された第１、第２の抵抗回路が前記主スイッチング素子に並列接続され、
前記主スイッチング素子に生じた電圧降下が前記第１、第２の抵抗回路で分圧され、前記第１、第２の抵抗回路の接続点から分圧電圧として出力されるように構成され、
前記第１、第２の抵抗回路のうち、前記主スイッチング素子が遮断状態にあるときに、両端に印加される電圧が大きい方が、１個又は２個以上のＪＦＥＴが直列接続されて構成され、
前記スイッチング電源は、
第１の入力端子に前記分圧電圧が入力され、第２の端子に基準電圧が入力される比較器と、
前記第１の入力端子を接地電位に接続する保護トランジスタとを有し、
前記保護トランジスタは、前記主スイッチング素子が遮断状態のときに導通し、前記主スイッチング素子が導通状態のときに遮断するように構成されたスイッチング電源。 - 前記第１、第２の抵抗回路の両方が、１個又は２個以上のＪＦＥＴがそれぞれ直列接続されて構成された請求項１記載のスイッチング電源。
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