JP2002514377A - 集積部品を用いた電圧整流装置 - Google Patents

Abstract

(57)【要約】 この電圧整流装置は、ＡＣ電圧用の２つの入力端子（ＢＥ１，ＢＥ２）と、集積技術によって半導体基板（ＳＢＳ）内に製造された整流手段と、整流後の電圧用の２つの出力端子（ＢＳ１，ＢＳ２）とを含み、これらの出力端子の一方（ＢＳ１）が基板レベルで取り出されている。整流手段はダイオードとして配置され、かつその電極（Ｄ１，Ｄ２）の一つが基板に接続されている１対の第１絶縁ゲート電界効果トランジスタ（Ｔ１，Ｔ２）と、それぞれがバイアスされた半導体ウェル（ＣＳ３，ＣＳ４）内に配置され、かつゲートが２つの入力端子について交差接続された１対の第２絶縁ゲート電界効果トランジスタ（Ｔ３，Ｔ４）とを含み、この第１トランジスタおよび第２トランジスタは、反対の型のチャネル、および導通時に所定電圧よりも低いドレイン／ソース電圧を有する。

Description

【発明の詳細な説明】 集積部品を用いた電圧整流装置 本発明は、特に無線周波数の電波の分野における電圧の整流に関するものであ る。 本発明は、限定するわけではないか、端末との遠隔協調操作中に、例えば端末 によって発生される磁場から、約百ｋＨｚ〜数十ＭＨｚの範囲であろう周波数の エネルギーを回収することができる携帯機器の分野に有利な用途を見い出す。 １９８６年５月６日付けで公示された米国法定発明登録第Ｈ６４号は、２つの Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳトランジスタ）および２ つのダイオードを有する、集積技術を用いて製造された全波整流器を開示してい る。しかしながら、このような整流器は、ダイオードのスイッチング特性不良の ために、ＡＣ入力電圧の周波数が数百ｋＨｚを超えると、動作上の問題を提起す る。 米国特許第５ ４７９ １７２号は、４つのＮＭＯＳトランジスタを含み、そ のうちの２つがダイオードとして配置されている整流器を記載している。この整 流器の重大な欠点は、降下電圧の大きさ、即ち整流器の端子での入力電圧と出力 電圧との差にある。 本発明は、これらの問題の解決方法を提供することを目的とする。 本発明は、特に高周波数での正確な動作を可能とするように、降下電圧を最小 限にしつつ、ダイオードのスイッチング時間の問題を解決することを特に目的と する。 従って、本発明は、ＡＣ電圧用の２つの入力端子と、集積技術を用いて半導体 基板内に製造された整流手段と、整流後の電圧用の２つの出力端子とを含み、前 記出力端子の一方が基板レベルで取り出されている電圧整流装置を提案する。 本発明の一般的な特徴によれば、この整流手段は、整流器素子として動作する ように配置され、かつその電極の一つ、ドレインまたはソースが基板に接続され ている１対の第１絶縁ゲート電界効果トランジスタと、それぞれがバイアスされ た半導体ウェル内に配置され、かつゲートが２つの入力端子について交差接続さ れた１対の第２絶縁ゲート電界効果トランジスタとを含み、この第１トランジス タおよび第２トランジスタは、反対の型のチャネルおよび導通時に所定電圧より も低いドレイン／ソース電圧を有する。 第１トランジスタ、例えばＮＭＯＳトランジスタが、導通時に前記所定電圧、 この場合はダイオードの閾値電圧よりも低くとどまるべきゲート／ソース電圧の ために十分なチャネル幅を示すならば、単にこれらのトランジスタをダイオード として配置することにより、即ちゲートをその電極の一つ、例えはドレインに接 続することにより、これらのトランジスタの整流器のような配置を生ずることが できる。このような実施態様では、ドレインを基板に接続させ、ゲートを各ドレ インに接続させた第１トランジスタを用意することにより、これら２つの第１ト ランジスタのダイオードとして配置されたソースは、電圧整流装置の２つの入力 端子にそれぞれ接続される。 ドレイン／ソース電圧（または、ゲートがドレインに接続されているためにゲ ート／ソース電圧）が導通時にソース／基板の浮遊ダイオードの閾値電圧よりも 低いという事実は、この拡散ダイオードに電流の一部を効果的に分路することに より整流器の適切な動作に寄与する。このことは換言すれば、電流の一部が この浮遊ダイオードを通して流れることを妨げる。 使用する技術では、トランジスタの妥当な幅に対して導通時に十分小さいゲー ト／ソース電圧を得ることができない場合には、第１トランジスタの電極の一つ 、ドレインまたはソースを基板に接続し、かつこれら第１トランジスタのゲート を、好ましくは各第１トランジスタの固有閾値電圧（即ち、０Ｖのソース／基板 電圧に対するトランジスタの閾値電圧）よりも低く、これらが非導通期間中に十 分ブロックされたままであるように、選択されたバイアス電圧に接続することに より、第１トランジスタの整流器のような配置を達成してもよい。 実際には、特に整流手段が１ミクロンＣＭＯＳ集積技術（１ミクロンはトラン ジスタのチャネル長さを示す）または更には０.５ミクロンＣＭＯＳ技術を用い て製造されるときには、バイアス電圧は、数百ｍＶ、例えば４００ｍＶと、数百 ｍＶ、例えば４００ｍＶだけ低下されたトランジスタの固有閾値電圧に等しい上 限との間に位置するように選択される。 従来のダイオードではなく、整流器素子として配置されたトランジスタを使用 すると、高周波数、例えば数十ＭＨｚでも整流器を正しく動作させることができ る。更に、これらの第１トランジスタの電極の一つ（例えばドレイン）は基板に 接続されているので、また他の電極（例えばソース）の電位は、導通期間中には 基板の電位に対して負なので、降下電圧は、「基板効果」の名称で当業者にはよ く知られている効果を最小限にすることによりできるだけ小さく抑えられる。 第２トランジスタ、例えばＰＭＯＳトランジスタに関する限り、特に整流手段 が１ミクロンあるいは更に０.５ミクロンのＣＭＯＳ集積技術を用いて製造され る ときに、その導通モードのドレイン／ソース電圧が、好ましくはダイオードの閾 値電圧、例えば０.７Ｖ、実際には０.６Ｖに等しく取られる所定電圧よりも低い という事実は、このような構造によって得られる垂直ＰＮＰ浮遊トランジスタの ブロッキングを常に保持することを可能とし、したがって整流器の良好な効率に 寄与する。 更に、これらの第２トランジスタを含む半導体ウェルをバイアスにすることに より、例えば半導体ウェルを他方の出力端子に接続することにより、ウェルと基 板との間の導通時におけるこれらのトランジスタのラッチアップの影響が防止さ れる。 完全に制限のない実施態様および添付の図面を検討すれば、本発明の他の利点 や特徴が理解されよう。 図１は、本発明の整流器の第１の実施態様を概略的に示す。 図２は、集積技術を用いた図１の装置の具体例を概略的に示す。 図３および図４は、本発明の整流器の第２の実施態様を概略的に示す。 図１において、参照符号ＲＤＲは、本発明の全波整流器の第１の実施態様の全 体を示す。 この整流器は、（方形波、正弦波または他の形状の）ＡＣ信号を受けとるため の２つの入力端子ＢＥ１およびＢＥ２、並びに整流後のＤＣ信号を供給するため の２つの出力端子ＢＳ１およびＢＳ２を含んでいる。 これらの出力端子の一方、例えば端子ＢＳ１は、その内部に整流器が作られた 半導体基板ＳＢＳ（図２）のレベルで取り出される。 入力端子と出力端子との間に設けられているのは、それぞれＴ１およびＴ２で 参照される１対の第１絶縁ゲート電界効果トランジスタと、それぞれＴ３および Ｔ４で参照される１対の第２絶縁ゲート電界効果トランジスタとを含む整流手段 である。 明細書の以下の部分では、絶縁ゲート電界効果トランジスタに関する限り、簡 略化の目的のために、ゲート以外のトランジスタの電極は、ソースおよびドレイ ンという用語を用いて区別されている。にもかかわらず、当業者は、この種の技 術では、トランジスタがその２つのソース電極およびドレイン電極の動作に関し ては左右対称に製造されるために、ソースおよびドレインという記述が難なく言 い換えできることを知っている。 図１の構成において、２つのトランジスタＴ１およびＴ２は、２つの入力端子 ＢＥ１およびＢＥ２に接続されたそれぞれのソースＳ１およびＳ２を有する。更 に、これらのトランジスタはダイオードとして配置されており、換言すれば、こ れらのトランジスタは他の電極、つまりそれぞれがゲートＧ１およびＧ２に接続 されたドレインＤ１およびＤ２を有する。 更に、この２つのドレインＤ１およびＤ２、すなわち２つのゲートＧ１および Ｇ２は出力端子ＢＳ１に直接接続され、即ち半導体基板に接続されている。 この第１トランジスタの対はＮＭＯＳトランジスタから形成されるのに対して 、第２トランジスタＴ３およびＴ４の対はＰＭＯＳトランジスタから形成される 。 これらの第２トランジスタは、２つの入力端子ＢＥ２およびＢＥ１について交 差接続されたそれぞれのゲートＧ３およびＧ４を有する。トランジスタＴ３のソ ースＳ３は更に入力端子ＢＥ１に接続され、これに対してトランジスタＴ４ のソースＳ４は入力端子ＢＥ２に接続され、ドレインＤ３およびＤ４は共に第２ 出力端子ＢＳ２に接続されている。 図２で更に詳しく理解できるように、これら２つのトランジスタＴ３およびＴ ４は、２つの半導体ウェルＣＳ３およびＣＳ４、ここではＮ^-でドーピングされ た半導体ウェルにそれぞれ配置されている。これら２つのトランジスタの基板は バイアスされ、かつトランジスタＴ３ではＳＢ３、トランジスタＴ４ではＳＢ４ で参照されるＮ⁺でオーバドーピングされた基板領域（またはウェル領域）を介 して出力端子ＢＳ２に接続されている。 この図２で更に理解できるように、第１出力端子ＢＳ１は、Ｐ⁺でオーバドー ピングされた基板領域ＳＢ１２を介して、この場合にはＰ^-でドーピングされた 半導体基板ＳＢＳに接続されている。 導通時の各々のトランジスタＴ３およびＴ４のドレイン／ソース電圧は、記載 した構造から得られる浮遊垂直ＰＮＰトランジスタのベース／エミッタダイオー ドの閾値電圧よりも低いので、この浮遊トランジスタは常にブロックされた状態 に維持される。 導通時のトランジスタのドレイン／ソース電圧が、Ｗ／Ｌ比（ここで、Ｗはチ ャネル幅を意味し、Ｌはチャネル長さ、即ちドレイン／ソースの距離を意味する ）、導通電流の値および使用する技術に関連するパラメータに依存することを知 っている当業者は、この条件を満たすように容易にトランジスタＴ３およびＴ４ の寸法を決定することができるであろう。実際には、好ましくは０．６Ｖ未満の 導通モードのドレイン／ソース電圧が選択されるであろう。これは、ｍＡのオー ダーの瞬時電流に対し５００ミクロン程度のチャネル幅を有する トランジスタを用いることにより、またトランジスタのチャネル長さを意味する 値である１ミクロンのＣＭＯＳ技術を用いることにより得ることができる。 ＮＭＯＳトランジスタＴ１およびＴ２に関する限り、そのチャネル幅は、その 導通モードのゲート／ソース電圧に対して（、またゲートとドレインは接続され ているので、その導通モードのドレイン／ソース電圧に対して）、これらのトラ ンジスタの各々のソース／基板の浮遊拡散ダイオードの閾値電圧よりも低くとど まるのに十分な広さとなるように選択されている。そうでない場合、導通電流の 一部がこの拡散ダイオードを介して流れ、結果的に整流器の効率を低下させるで あろう。 実際に、トランジスタは、導通モードで０．６Ｖ未満のゲート／ソース電圧を 得るように寸法決定されており、０．５ミクロンのＣＭＯＳ技術で、ｍＡのオー ダーの電流に対して３００〜５００ミクロンのオーダーのチャネル幅で、これを 達成することができる。 更に、各トランジスタＴ１およびＴ２が導通している間に、そのソースの電位 は基板の電位に対して負になる。その時、ソース／基板の拡散ダイオードは順方 向にバイアスされる。ここで、トランジスタの閾値電圧ＶＴは、以下の物理法則 に従う。 ここで、ＶＴ０は、ゼロのソース／基板電圧に対するトランジスタの固有閾値 電圧を意味し、ＶＳＢはソース／基板電圧、ＫＢ及び２ｆはこの技術によって与 えられるパラメータであることを意味する（例えば１ミクロンのＣＭＯＳ技術で ＶＴ０＝０．６５Ｖ、ＫＢ＝０．７、２ｆ＝０．６３である）。 従って、トランジスタが導通している間に閾値電圧ＶＴの値は減少し、かくし てソース／基板の拡散ダイオードの電流を犠牲にして、トランジスタのチャネル の電流の流れを助長する。 当業者は、正のゼロではない値のＶＳＢによって生じるトランジスタの基板効 果が閾値電圧の上昇につながることを知っている。 この基板効果は、そのソースが正の出力電位に接続されているという事実の長 所によって、米国特許第５４７９１７２号のダイオードとして配置されたトラン ジスタに関して最大であり、本発明による整流器で最小限にされ、従って降下電 圧を低下することに寄与する。 使用する技術では、トランジスタの妥当な幅に対して導通モードで十分に低い ゲート／ソース電圧を得ることができない場合、当業者は、図３に示す実施態様 を使用することができるであろう。 この図３では、図１および図２に記載したのと同様の素子、または同様の機能 を有する素子は、図１および図２の素子に比べて数字に１０を加えた参照符号を 有する。この図３と図１および図２との相違点のみを以下に記載する。 図３において、ここでは整流器として配置されている２つのトランジスタＴ１ １およびＴ１２は、図１の図面に従ってダイオードとして配置されているのでは なく、選択されたバイアス電圧ＶＰに接続されている各ゲートＧ１１およびＧ１ ２を有する。このバイアス電圧は、トランジスタＴ１１およびＴ１２の閾値 電圧から差し引かれるもので、導通モードでのソース／基板電圧、即ちこの場合 には、これらのトランジスタに対するソース／ドレイン電圧が、ソース／基板の 浮遊拡散ダイオードの閾値電圧よりも低くとどまるように、これらのトランジス タの固有閾値電圧ＶＴ０よりも低く選択されるであろう。トランジスタのゲート のバイアス電圧がこれらのトランジスタの閾値電圧ＶＴ０を超えた場合、後者は 非導通期間中に十分にブロックされた状態にはないであろう。 実際に、数百ｍＶ、通常０．５Ｖに等しいバイアス電圧を選択することが可能 であろう。このバイアス電圧は、整流器を組み込んでいる集積回路の他の部分の レベルで直接取り出される（利用可能であれば）であろう。この電圧が直接利用 できないのであれば、図４に示すようなバイアス装置を提供することが可能であ る。 この図４では、バイアス装置ＤＰＬは、そのソースが電源電圧＋ＶＤＤに接続 されている２つのＰＭＯＳトランジスタＴ５およびＴ６を含んでいる。これら２ つのトランジスタのゲート同士は接続されている。トランジスタＴ６のゲートは そのドレインに接続されている。 トランジスタＴ５のドレインは、そのゲートがドレインに接続されているＮＭ ＯＳトランジスタＴ７を介して基板に接続されている。トランジスタＴ６のドレ インは、２つのＮＭＯＳトランジスタＴ８およびＴ９を介して基板に接続されて おり、Ｔ９のドレインはＴ８のソースに接続されている。バイアス電圧ＶＰはこ の共通端子で取り出される。 トランジスタＴ７およびＴ８のゲート同士は、トランジスタＴ７およびＴ９の ゲートと同様に接続されている。 本発明の装置と前述の米国特許の整流器との比較試験は、±５Ｖの正弦波のＡ Ｃ入力電圧については、先行技術の整流器では約３.３Ｖの整流後の電圧が得ら れ、本発明の整流器では約４．２Ｖの整流後の電圧が得られたことを示しており 、これは本発明の整流器を支持する２２％の差に相当する。 前述の説明はＰ型基板またはドーピングされたＰ型基板を使用する装置に関す るものである。勿論、Ｎ型基板またはドーピングされたＮ型基板の場合には、Ｎ ＭＯＳトランジスタはＰＭＯＳトランジスタによって置換されるべきであり、ま たその逆も同じである。また電圧の符号および拡散ダイオードの方向も同様に逆 にすべきである。

Claims (1)

1. 【特許請求の範囲】 １． ＡＣ電圧用の２つの入力端子（ＢＥ１，ＢＥ２）と、集積技術を用いて半 導体基板（ＳＢＳ）内に製造された整流手段と、整流後の電圧用の２つの出力端 子（ＢＳ１，ＢＳ２）とを含み、これらの出力端子の一方（ＢＳ１）が基板レベ ルで取り出されている電圧整流装置であって、前記整流手段はダイオードとして 配置され、かつその電極（Ｄ１，Ｄ２）の一つが前記基板に接続されている１対 の第１絶縁ゲート電界効果トランジスタ（Ｔ１，Ｔ２）と、それぞれがバイアス された半導体ウェル（ＣＳ３，ＣＳ４）内に配置され、かつゲートが前記２つの 入力端子について交差接続された１対の第２絶縁ゲート電界効果トランジスタ（ Ｔ３，Ｔ４）とを含み、この第１トランジスタおよび第２トランジスタが、反対 の型のチャネル、および導通時に所定電圧よりも低いドレイン／ソース電圧を有 することを特徴とする電圧整流装置。 ２． 前記第１トランジスタ（Ｔ１，Ｔ２）は、前記基板（ＳＢＳ）に接続され たドレイン（Ｄ１，Ｄ２）およびこれら各ドレインに接続されたゲート（Ｇ１， Ｇ２）を有しており、そのソース（Ｓ１，Ｓ２）はそれぞれ前記２つの入力端子 （ＢＥ１，ＢＥ２）に接続されている請求項１に記載の装置。 ３． 前記第１トランジスタのチャネル幅が少なくとも３００ミクロンに等しい 請求項１または２に記載の装置。 ４． ＡＣ電圧用の２つの入力端子（ＢＥ１１，ＢＥ１２）と、集積技術を用い て半導体基板（ＳＢＳ）内に製造された整流手段と、整流後の電圧用の２つの出 力端子（ＢＳ１１、ＢＳ１２）とを含み、これらの出力端子の一方（ＢＳ１１） が基板レベルで取り出されている電圧整流装置であって、前記整流手段は、その 電極の一つであるドレインまたはリースが前記基板に接続され、そのゲートが選 択されたバイアス電圧（ＶＰ）に接続されている１対の第１絶縁ゲート電界効果 トランジスタ（Ｔ１１，Ｔ１２）と、それぞれがバイアスされた半導体ウェル内 に配置され、かつそのゲートが前記２つの入力端子について交差接続された１対 の第２絶縁ゲート電界効果トランジスタ（Ｔ１３，Ｔ１４）とを含み、この第１ トランジスタおよび第２トランジスタが、反対の型のチャネル、および導通時に 所定電圧よりも低いドレイン／ソース電圧を有することを特徴とする電圧整流装 置。 ５． 前記第１トランジスタ（Ｔ１１，Ｔ１２）は、前記基板に接続されたドレ インおよび前記２つの入力端子にそれぞれ接続されたソースを有する請求項４に 記載の装置。 ６． 前記バイアス電圧（ＶＰ）は、各第１トランジスタの固有閾値電圧よりも 低くなるように選択される請求項５に記載の装置。 ７． 前記バイアス電圧（ＶＰ）は、数百ｍＶ、例えば４００ｍＶと、数百ｍＶ 、例えば４００ｍＶだけ低下された前記第１トランジスタの固有閾値電圧に等し い上限との間に位置するように選択される請求項６に記載の装置。 ８． 前記第２トランジスタのウェルは、他方の出力端子（ＢＳ２）に接続され ている請求項１から７のいずれか一項に記載の装置。 ９． 前記所定電圧は、ダイオードの閾値電圧、例えば０．７Ｖに等しく取られ る請求項１から８のいずれか一項に記載の装置。 10． 前記所定電圧は、０．６Ｖに等しく取られる請求項１から９のいずれか一 項に記載の装置。 11． 前記第１トランジスタはＮＭＯＳトランジスタであり、前記第２トランジ スタはＰＭＯＳトランジスタである請求項１から１０のいずれか一項に記載の装 置。