JP2535173B2 - パワダウン特性とｒｓ−２３２送信機／受信機とを含む集積二重電荷ポンプ電源回路 - Google Patents

パワダウン特性とｒｓ−２３２送信機／受信機とを含む集積二重電荷ポンプ電源回路

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は単一ユニポーラ入力電圧より大きいバイポー
ラ出力電圧を発生させるための電荷ポンプ電源（charge
pump power supply）に係わる。より詳細には、本発明
は単一半導体基板材料片上へ集積された前述のごとき回
路に係わる。本発明はまた、前述のごとき電源回路と共
に単一半導体基板材料片上に集積された別の回路構成に
も係わる。
［従来の技術］ 個別の倍電圧回路及び電圧インバータ回路は当業者に
良く知られている。これらの回路は操作に種々のDC電圧
を必要とする多くの電子システムで使用される。より最
近になって、デジタル回路及びシステムの分野では、近
代的データ処理システムのデジタル回路機構の電源に単
一５のボルトユニポーラ電圧源を使用するのが一般的に
なった。例えば、半導体マイクロプロセッサ、メモリ及
びロジックはいずれも単一５ボルト電流によって作動す
るのが普通である。しかしながら、インタフェース回路
及び他の特定用途の回路の中には５ボルト以外の電圧を
必要とするものがある。より具体的には、或る種の回路
は５〜15ボルトの範囲の電圧を必要とする。更に、バイ
ポーラ電源電圧もしばしば必要とされ、そのためプラス
もしくはマイナス15ボルト及びプラスもしくはマイナス
12ボルトの大きさの電圧の必要性が例えばRS−232通信
ループで通常生じる。
これらの通信回路及び他の用途では、バイポーラDC電
力の必要性はデジタル回路電力の必要性より低い。実
際、インタフェース及び他の必要電力が数十又は数百ミ
リワットと小さくてよいのに、数十又は数百ワットの定
格出力をもつデジタルロジックの励振に５ボルトユニポ
ーラ電源を使用することは一般的に行なわれている。
従って、必要電力が大きくなく且つ比較的高い電力変
換値をもって経済的に実施し得る場合には種々の非一次
電圧源、即ちバイポーラ電圧源を局部的に形成すること
がしばしば望まれる。
一例としてミニコンピュータは、論理集積回路を支持
する複数のプリント回路基板に関する要件を総て満たす
100ワット５ボルト電源を有し得る。これらの集積回路
基板のうちの１つには、プラスもしくはマイナス10ボル
ト又はプラスもしくはマイナス15ボルトの電源を必要と
するRS−232デジタルインタフェース回路がしばしば配
置される。このインタフェース回路は50ミリワットの電
力を消費し得る。主要電源からプラス及びマイナス15ボ
ルトの電源を発生させ、次いでこれらの電圧を必要とす
る回路基板にこれらの電圧をバスによって供給する方法
に代えて、これら２つの電圧バス接続された５ボルト電
源から他の電圧を必要とする任意の回路基板上に局所的
に形成すると、通常はより経済的である。しかしなが
ら、このような電圧の発生に個別の部品を使用すると、
このような電圧の発生に必要な補助部品が回路基板上で
比較的大きな場所をとり、且つしばしば電力的に無用で
ある即ち熱を発生させるという欠点を有する。
最近になって業界は、本明細書に記載の性質を持つ予
備電源を単一半導体基板上に具備する試みに注目し始め
た。この種の回路は場所をとらず、組み立てが簡単であ
り且つワット損が比較的小さいという明らかな利点を有
する。この種の回路の１つで電荷ポンプ（charge pum
p）として知られているものは半導体メモリチップで、
未調整逆バイアスを発生させるのに使用され且つこの種
のメモリデバイスをプログラムするのに必要なより高い
電圧を供給するのに使用されてきた。電荷ポンプ回路は
電源電圧から発生する電圧の極性をその電源電圧の極性
と逆にすべく反転モード（inverting mode）で使用され
てきた。このような回路の一例はICL7660と称する製品
に見られる。これは本発明の譲受人により製造されてい
る電源回路である。
［発明が解決しようとする課題］ バイポーラ電荷ポンプ集積回路の設計及び実現には幾
つかの問題が伴った。これらの問題はこの種のデバイス
の製造に使用される集積法及び製法の内在的性質に起因
する。当業者には良く知られているように、MOS又はCMO
S回路を単一半導体基板上に集積するとチップの配置形
態及び構造によって寄生接合デバイスが不可避的に形成
される。この種のデバイスは接合ダイオード、バイポー
ラトランジスタ及びシリコン制御整流器（SCR）デバイ
スに類似したPNPN4層形ダイオードデバイスを含む。こ
れらの寄生デバイスの存在は、二重極性電荷ポンプ電源
回路の設計及び製造を困難にしてきた。前記４層形ダイ
オードデバイスは順バイアスをかけられると、CMOS回路
にラッチアップとして知られている現象を発生させる。
ラッチアップはCMOS回路に共通の現象であって、回路を
それに内在する４層形ダイオードデバイスの順バイアス
により低インピーダンス伝導状態に急変させ得る。この
４層形ダイオードは種々の手段によって低電圧、低イン
ピーダンス状態に急変し得る。この状態が生じると回路
の動作が抑止され、その回路が電流制限性を有するよう
に設計されていない場合には破損する可能性がある。
二重極性電荷ポンプインバータ回路の設計に固有の別
の問題は、回路を正確に始動させることが難しいという
点にある。始動時に半導体材料中に存在する状態が、所
望の出力電圧を発生させるべくこの種の回路が始動する
のを阻止するような状態をアット・ランダムに生起させ
得るからである。従来は、この問題を回避すべく、手の
込んだシステム及び多くの補助回路機構をこのような回
路に組込んできた。
本発明は、上記の課題を解決するためになされたもの
で、MOS素子を単一半導体基板材料片上に集積すること
によって内在的に形成される寄生接合デバイスによる低
インピーダンス伝導状態を防止することが可能な、単一
半導体基板材料片上に集積され、ユニポーラ電圧入力源
のほぼ二倍のバイポーラ電圧出力を供給する二重電荷ポ
ンプ電源回路、及びRS−232送信機／受信機とを更に含
む二重電荷ポンプ電源回路を提供することを目的とす
る。
〔課題を解決するための手段〕
本発明によれば、前述の目的は、単一半導体基板材料
片上に集積され、ユニポーラ電圧入力源のほぼ二倍のバ
イポーラ電圧出力を供給する回路であって、 −第１及び第２電圧入力端子、 −正転送コンデンサの第１及び第２接続端子、 −前記第１電圧入力端子を前記正転送コンデンサの第１
接続端子に選択的に接続し、且つ前記第２電圧入力端子
を前記正転送コンデンサの第２接続端子に選択的に接続
する第1MOS半導体スイッチ手段、 −正蓄積コンデンサの第１及び第２接続端子、このうち
正蓄積コンデンサの第１接続端子は固定電圧に接続され
ており、 −前記第１電圧力端子を前記正転送コンデンサの第２接
続端子に選択的に接続し、且つ前記正転送コンデンサの
第１接続端子を前記正蓄積コンデンサの第２接続端子に
選択的に接続する第2MOS半導体スイッチ手段、 −負転送コンデンサの第１及び第２接続端子、 −前記正蓄積コンデンサの第２接続端子を前記負転送コ
ンデンサの第１接続端子に選択的に接続し、且つ前記負
転送コンデンサの第２接続端子を前記第２電圧入力端子
に選択的に接続する第3MOS半導体スイッチ手段、 −負蓄積コンデンサの第１及び第２接続端子、このうち
負蓄積コンデンサの第１接続端子は固定電圧に接続され
ており、 −前記負転送コンデンサの第１接続端子を前記負蓄積コ
ンデンサの第１接続端子に選択的に接続し、且つ前記負
転送コンデンサの第２接続端子を前記負蓄積コンデンサ
の第２接続端子に選択的に接続する第1MOS半導体スイッ
チ手段、 −前記第１、第２、第３及び第４半導体スイッチ手段に
接続されており、これら第１、第２、第３及び第４半導
体スイッチ手段を選択的に作動される選択手段、 −前記第１、第２、第３及び第４半導体スイッチ手段の
うち選択されたスイッチ手段がオン状態に維持され且つ
残りの半導体スイッチ手段がオフ状態に維持されるよう
に、前記選択回路の動作を選択的に停止させる手段、 −MOS素子を単一半導体基板材料片上に集積することに
よって内在的に形成される順バイアスされた４層形デバ
イスのラッチアップを防止する手段を含む回路によって
達成される。
本発明によれば、前述の目的は、前記半導体基板材料
に配置された少なくとも１つのRS−232送信回路を更に
含み、この送信回路が夫々、前記正蓄積コンデンサの第
２接続端子、前記負蓄積コンデンサの第２接続端子及び
前記第２電圧入力端子に接続される正、負及び接地電位
電力半導体と、該送信回路にデータを供給すべく該送信
回路に接続されたデータ入力接続端子と、該送信回路か
らの出力を供給するデータ出力接続端子とを有する回路
によって達成される。
本発明によれば、前述の目的は、前記半導体基板材料
に配置された少なくとも１つのRS−232送信回路を更に
含み、この受信回路が夫々、前記第１及び第２電圧入力
端子に接続される正及び接地電力接続端子と、データ入
力接続端子と、データ出力接続端子とを有する回路によ
って達成される。
本発明によれば、前述の目的は、前記ラッチアップを
防止する手段が多重コレクタを有する内在的NPNトラン
ジスタである回路によって達成される。
本発明によれば、前述の目的は、前記負蓄積コンデン
サの第２接続端子を、前記第２電圧入力端子に出現する
電圧とほぼ同等の電圧より高電位でない電圧にクランプ
する手段を更に含む回路によって達成される。
本発明によれば、前述の目的は、前記正蓄積コンデン
サの第２接続端子を、前記第１電圧入力端子に出現する
電圧とほぼ同等の電圧より低電位でない電圧にクランプ
する手段を更に含む回路によって達成される。
本発明によれば、前述の目的は、前記ラッチアップを
防止する手段が前記４層形デバイスのPNPトランジスタ
部分の少なくとも１つの予備コレクタ領域を含み、該コ
レクタ領域が注入された少数キャリアを集めるべく前記
半導体基板材料の領域に配置される回路によって達成さ
れる。
本発明によれば、前述の目的は、複数のRS−232送信
回路と複数のRS−232受信回路とを更に含み、 −前記RS−232送信回路が前記半導体基板材料上に配置
され、これらの各回路が正、負及び接地電位の電力導体
を有し、これらの導体が夫々、前記正蓄積コンデンサの
第２接続端子、前記夫蓄積コンデンサの第２接続端子及
び前記正蓄積コンデンサの第１接続端子に接続され、ま
た各回路が夫々、送信回路にデータを供給するデータ入
力接続端子と、送信回路からの出力を供給するデータ出
力接続端子とを有し、 −前記RS−232受信回路が前記半導体基板材料上に配置
され、これらの各回路が前記第１及び第２電圧入力端子
に接続された正及び接地電力接続端子を有すると共に、
データ入力接続端子とデータ出力接続端子とを有する回
路によって達成される。
〔作用〕
特許請求の範囲第１項に記載の回路においては、第１
及び第２電圧入力端子によりユニポーラ入力電圧が供給
され、二重電荷ポンプ回路を構成する、正転送コンデン
サ、正蓄積コンデンサ、負転送コンデンサ、負蓄積コン
デンサの４つのコンデンサと、第１、第２、第３及び第
4MOS半導体スイッチ手段の４つのスイッチ手段と、選択
回路の動作を選択的に停止させる手段とによって入力電
圧のほぼ二倍のバイポーラ電圧が出力される。ラッチア
ップを防止する手段により、MOS素子を単一半導体基板
材料片上に集積することによって内在的に形成される順
バイアスされた４層形デバイスがラッチアップして低イ
ンピーダンス伝導状態となるのを防止する。これによ
り、安定的に動作し得る二重電荷ポンプ電源回路を単一
の半導体基板材料片上に集積することが可能となる。
特許請求の範囲第２項に記載の回路においては、少な
くとも１つのRS−232送信回路が夫々、正、負及び接地
電位電力伝導体と、データ入力接続端子及びデータ出力
接続端子とを有していることにより、二重電荷ポンプ電
源回路と接続されたRS−232送信回路を単一の半導体基
板材料片上に更に含むことが可能となる。
特許請求の範囲第３項に記載の回路においては、少な
くとも１つのRS−232受信回路が夫々、正、負及び接地
電力出力端子と、データ入力接続端子及びデータ出力接
続端子とを有していることにより、二重電荷ポンプ電源
回路と接続されたRS−232受信回路を単一の半導体基板
材料片上に更に含むことが可能となる。
特許請求の範囲第４項に記載の回路においては、多重
コレクタを有する内在的NPNトランジスタにより、４層
形デバイスのラッチアップを防止する手段が構成されて
いる。これにより、回路の始動時に生起し得るラッチア
ップを防止する手段を、特別な補助回路を用いることな
く構成し得る。
特許請求の範囲第５項に記載の回路においては、電圧
をクランプする手段により、負蓄積コンデンサの第２接
続端子の電圧が前記第２電圧入力端子の電圧より実質的
に大きくならないようクランプされる。これにより、回
路の始動時の状態を安定的にし得る。
特許請求の範囲第６項に記載の回路においては、電圧
をクランプする手段により、正蓄積コンデンサの第２接
続端子の電圧が前記第１電圧入力端子の電圧より実質的
に小さくならないようクランプされる。これにより、回
路の始動時の状態を安定的にし得る。
特許請求の範囲第７項に記載の回路においては、少な
くとも１つの予備コレクタ領域を含む４層形デバイスの
PNPトランジスタ部分を含んで、ラッチアップを防止す
る手段が構成されている。これにより、回路の始動時に
生起し得るラッチアップを防止する手段を、半導体基板
の製法に応じて効率よく構成し得る。
特許請求の範囲第８項に記載の回路においては、複数
のRS−232送信回路が夫々、正、負及び接地電位電力伝
導体と、データ入力接続端子及びデータ出力接続端子と
を有しており、複数のRS−232受信回路が夫々、正、負
及び接地電力出力端子と、データ入力接続端子及びデー
タ出力接続端子とを有していることにより、二重電荷ポ
ンプ電源回路と複数のRS−232送信／受信回路を単一の
半導体基板材料片上に更に含むことが可能となる。
〔実施例〕
以下、本発明の二重電荷ポンプ電源回路の実施例を、
図を参照しながら詳細に説明する。
第1a図は、本発明の二重電荷ポンプ電源回路の基本的
構成を示す図である。この回路は、第１及び第２の電圧
入力端子として電源12に接続されたVcc及びGnd端子と、
正転送コンデンサとしてのコンデンサ10と、正蓄積コン
デンサとしてのコンデンサ22と、負転送コンデンサとし
てのコンデンサ24と、負蓄積コンデンサとしてのコンデ
ンサ34と、第1MOS半導体スイッチ手段としてスイッチ14
及びスイッチ16と、第2MOS半導体スイッチ手段としてス
イッチ18及びスイッチ20と、第3MOS半導体スイッチ手段
としてスイッチ26及びスイッチ28と、第4MOS半導体スイ
ッチ手段としてスイッチ30及びスイッチ32とを含んでい
る。
本発明の回路は一連のスイッチを介して正及び負２つ
の転送コンデンサ（transfer capacitor）の一方に入力
電圧を印加することにより作動する。前記コンデンサの
電荷は次いで正及び負２つの蓄積コンデンサ（reservoi
r capaciator）の一方に転送される。電圧の極性はスイ
ッチ手段により選択的に確立される。
より特定的には、第1a図の回路の動作は２つのセグメ
ント又は位相に時分割される。第１の位相では電圧源か
らの電圧が正及び負転送コンデンサに配置され、第２の
位相の間に前記転送コンデンサの電圧が正及び負蓄積コ
ンデンサに転送される。
先ずこの回路の正倍電圧部分に付いて説明すると、第
１の位相の間はスイッチ14及び16を閉鎖し且つスイッチ
18及び20を開放しておくことによって転送コンデンサ10
が電圧源12（値Vccを有する）により充填される。第２
の位相ではスイッチ14及び16を開放し且つスイッチ18及
び20を閉鎖する。
第1a図から明らかなように、第２の位相の間スイッチ
18及び20を閉鎖しておくと電圧源12が蓄積コンデンサ10
に貯蔵された電圧と実質的に直列に配置され、従って電
圧源12の電圧とコンデンサ10の電圧との合計が蓄積コン
デンサ22に配置されることになる。蓄積コンデンサ22は
外部でVCCと線40（＋2Vcc）との間に接続される。
この倍電圧回路の反転部分（inverting portion）は
下記のように作動する。該回路の動作の第１位相では、
スイッチ30及び32が開放されスイッチ26及び28が閉鎖さ
れて、転送コンデンサ24が電圧蓄積コンデンサ22のトッ
プと接地線36との合計に充填される。回路動作の第２位
相では、スイッチ26及び28が開放され、スイッチ30及び
32が閉鎖されて転送コンデンサ24の電圧が蓄積コンデン
サ34に配置される。当業者には明らかなように、この回
路構成では、転送コンデンサ24の電圧が蓄積コンデンサ
34に配置されると転送コンデンサ24の正端がスイッチ32
を介して接地線36に接続され、且つコンデンサ24の負端
が−2Vcc出力線38に接続された蓄積コンデンサ34側に接
続されるようになっている。接地線36に対する蓄積コン
デンサ34の電圧の極性は、蓄積コンデンサ34の電圧が負
であるように決定される。蓄積コンデンサ22の出力は＋
2Vcc出力線40に接続される。
前述の回路動作の第１位相及び第２位相は約百ヘルツ
〜数百キロヘルツ以上の範囲の周波数で反復される。本
発明の目的のためには約15KHzの周波数が満足な結果を
もたらすことが判明した。以上の説明は第1a図の回路の
動作の特性を理想化したものである。当業者には明らか
なように、接地線36と＋2Vcc出力端子40との合計電圧が
実際に＋2Vccの電圧値に到達するまでには複数の第１及
び第２位相サイクルが必要とされる。同様にして、接地
端子36と−2Vcc出力端子38との間の電圧が−2Vccの電圧
に到達するにも複数のサイクルが必要である。
これも当業者には明らかであろうが、第1a図の回路の
出力から得られる電流の量は転送コンデンサ10、24及び
蓄積コンデンサ22、34の相対的大きさに依存すると共
に、スイッチ14,16,18,20,26,28,32及び30のオンインピ
ーダンスに依存する。
出力端子36と38との間又は36と40との間に出現する電
圧が電圧源12により供給される入力電圧の約２倍になる
ことも明らかであろう。当業者には明らかなように、本
発明の概念を使用すれば電圧源12の入力電圧Vccの別の
倍数も容易に得られる。
第1b図に示した本発明の具体例ではスイッチ14,16,1
8,20,26,28,30及び32に代えてMOSトランジスタが使用さ
れている。即ち、スイッチ14はＰチャネルMOSトランジ
スタ14aに、スイッチ16はＮチャネルMOSトランジスタ16
aに、スイッチ18はＰチャネルMOSトランジスタ18aに、
スイッチ20はＰチャネルMOSトランジスタ20aに、スイッ
チ26はＰチャネルMOSトランジスタ26aに、スイッチ28は
ＮチャネルMOSトランジスタ28aに、スイッチ30はＮチャ
ネルMOSトランジスタ30aに、スイッチ32はＮチャネルMO
Sトランジスタ32aに代えられている。
第1b図の回路の時制御動作（time controlled operat
ion）は位相制御ユニット42により実施される。位相制
御ユニット42はゲート制御線44及び46を介してMOSデバ
イス14a、16a、18a、20a、26a、28a、30a、及び32aのゲ
ートを総て励振させる。ゲート制御線44及び46は、スイ
ッチが前述のごとく回路動作の第１及び第２位相の間に
適切にターンオンされ且つターンオフされるように、MO
Sスイッチとして使用される前記ＰチャネルMOSトランジ
スタ及びＮチャネルMOSトランジスタのゲートに接続さ
れる。当業者には明らかなように、効果的な電源切換
（power transfer）を達成するためには、MOSスイッチ
ングデバイスの前記スイッチングをブレーク・ビフォア
・メーク（break before make）ベースで又は最悪の場
合でも同時スイッチングベースで実施しなければならな
い。これも当業者には明らかであろうが、位相の順位は
逆転し得る。変形例として、転送コンデンサ10及び蓄積
コンデンサ22を制御するMOSスイッチセットの制御に第
１クロックを使用し、且つ転送コンデンサ24及び蓄積コ
ンデンサ34を制御するMOSスイッチセットの制御に第２
クロックを使用してもよい。
第1a図及び第1b図に示したコンデンサはいずれも実際
には集積回路の外に配置されると理解されたい。即ち、
これらのコンデンサはその目的で半導体基板上に具備さ
れる端子を介して半導体基板上の集積MOSスイッチに接
続される外部構成部材なのである。15KHzの作動周波数
では、これらのコンデンサの大きさはいずれも20マイク
ロファラッドで十分である。当業者には明らかなよう
に、スイッチング周波数が増加するとコンデンサの値は
低下するは、スイッチング損失はMOSデバイスにおける
寄生ノードコンデンサのクロックレートでの放電への変
化に起因して増加することになる。逆に、スイッチング
周波数が減少するとコンデンサのサイズが増加すること
になり、コンデンササイズの増加にはコンデンサの物理
的大きさの増加が伴うという付随的欠点を生じる。
＋10ボルト及び−10ボルトで10ミリアンペアの電流強
さの場合には、MOSスイッチングデバイスはチャネル長
を約５ミクロンとして5000対10,000のチャネル幅対チャ
ネル長さ比を有する必要がある。当業者には明らかによ
うに、ここに記載の回路の電流出力の範囲は約１アンペ
ア程度に大きくし得るが、その場合には当業者に良く知
られているようにMOSデバイスをそれに応じた大きさに
しなければならない。
本発明では、チップ上の電力消費は本発明の電源回路
が使用されていない間減少し得る。ここで再び第1b図を
参照すると、線23上の適切な論理信号は使用者により要
求されたパワダウン（power down）モードを示してい
る。この信号は論理高レベル又は論理低レベルで作動し
得る。どちらを選択するかは設計上の問題である。線23
上のパワダウン信号の存在はパワダウンユニット21に通
達される。このユニットは本発明の電源回路のパワダウ
ンの実施に必要な信号を供給する機能を果たす。
位相制御ユニット42は線25を介してパワダウンユニッ
ト21から信号を受容する。線25上の信号は位相制御ユニ
ット42がその出力線44上に論理高レベル信号を有し且つ
出力線46上に論理低レベル信号を有するようにする。そ
の結果、デバイス14aがオン状態になり、デバイス16aが
オン状態、デバイス18aがオフ状態、デバイス20aがオフ
状態、デバイス26aがオン状態、デバイス28aがオン状
態、デバイス30aがオフ状態、デバイス32aがオフ状態に
なる。この状態はパワダウン信号が除去されるまで持続
する。
パワダウンユニット21はＰチャネルデバイス27及びＮ
チャネルデバイス29も制御する。パワダウン信号が線23
に与えられるとＰチャネルデバイス27及びＮチャネルデ
バイス29はターンオンされる。その結果、正蓄積コンデ
ンサ22がVccに放電し且つ負蓄積コンデンサ34がアース
に放電する。従って、パワダウンの間に正蓄積コンデン
サ22及び負蓄積コンデンサ34の各々に低インピーダンス
パスが選択的に形成されることになる。
当業者には容易に理解されるように、パワダウンユニ
ット21は線23上に出現する信号がデバイス27及び29と位
相制御ユニット42のデバイスとを制御できるように、こ
れらの信号をレベルシフトし且つ他の方法で調整して当
該電圧及びデバイスの極性に適合させることにより調節
する。例えば、Ｐデバイス27は作動すべきローゴーイン
グ（low going）信号とこれをターンオフするほぼ＋2Vc
cの電圧とを有していなければならず、Ｎチャネルデバ
イス29はオフ状態にすべき−2Vccのゲート電圧とオン状
態にすべきアース電位のゲート電圧とを有していなけれ
ばならない。各用途毎の特定構成は当業者には公知であ
ろう。
ここで、第２図に示した本発明の位相制御ユニット42
の一具体例に基づいて、位相ユニット42の動作を説明す
る。当業者には容易に理解されるように、位相制御ユニ
ット42は、各々がＰチャネル/NチャネルMOSトランジス
タ対からなるような３つの従来形CMOSインバータ回路で
構成し得る。第２図の具体例はＰチャネルMOSトランジ
スタ44及びＮチャネルMOSトランジスタ46からなる第1CM
OSインバータと、ＰチャネルMOSトランジスタ48及びＮ
チャネルMOSトランジスタ50からなるインビータと、Ｐ
チャネルMOSトランジスタ52及びＮチャネルMOSトランジ
スタ54からなるインバータとを含む。
これら３つのインバータ対は発振器56により励振され
る。この発振器は当業者に良く知られているようなCMOS
素子からなる任意の従来形発振器構造を有し得る。
第２図の回路は＋2Vcc線及び−2Vcc線36及び40によっ
て給電される。このようにするとゲートライン44及び46
上の電圧スイングが電源範囲のほぼ全体に及び、従って
励振されるＰチャネル及びＮチャネルデバイスの総ての
ゲートが最大限にターンオンされ且つターンオフされ得
る。これはトランジスタが総てエンハンスメント形であ
ることによる。その結果、MOSスイッチのオン状態イン
ピーダンスが最小限まで低下し、そのため本発明の効率
と電流励振能力とが最大になる。
第1a図に示した本発明の好適具体例では、MOSデバイ
スの基板接続がなされていない。当業者には明らかなよ
うに、第1b図で使用されているような接合分離（juncti
on isolated）MOSトランジスタは４端子デバイスであ
り、ゲート端子及び基板端子の双方が制御端子である。
ゲート端子のターンオン電圧は基板−ソース接合の逆バ
イアスによって作用される。この逆バイアスが増加する
とデバイスのターンオン電圧も増加する。この作用はＰ
チャネルトランジスタでよりＮチャネルトランジスタで
の方がはるかに著しい。基板−ソース電圧が増加すると
デバイスのゲートターン電圧も増加し、従ってデバイス
のオン抵抗が回路動作に著しい影響が生じる程増加し得
る。この種の回路では、オン状態のドレイン−ソース抵
抗ができるだけ小さくなければならないため、各Ｎチャ
ネルMOSトランジスタ基板はソースに接続することが望
ましい。
Ｐチャネルトランジスタでは、チャネルの不純物ドー
ピング濃度がより低いため、この基板ソース逆バイアス
の作用がＮチャベルMOSトランジスタの場合の約半分で
ある。ＰチャネルMOSトランジスタの場合の最も実際的
な解決法は、総てのＰチャネル基板を回路の正の最大電
圧に接続することである。この電圧は第1a図から明らか
なように、正供給線40上に出現する＋2Vccである。第３
図に関してはこれらの接続が示されている。
始動前には総てのコンデンサにゼロ電圧が存在すると
想定するのが妥当である。始動時には蓄積コンデンサ22
を接地線36又は−2Vcc線38に接続し得る。蓄積コンデン
サ22はＰチャネルMOSトランジスタ14a及び18aのソース
基板ダイオードによりほぼVcc−0.6ボルトの電圧に即刻
充電される。蓄積コンデンサ34の電圧は、（伝導性のも
のが存在するとすれば）トランジスタ26a、28a、30a又
は32aのいずれが伝導性であるかによって接地線36と蓄
積コンデンサ22の電圧との間のいずれかのレベルにおか
れる。その結果、Ｎチャネルトランジスタ16a及び他の
トランジスタがターンオンされ得るような電圧であり得
る電圧が−2Vcc線上に得られる。このような状態では、
＋2Vccと−2Vccとの間の電圧が総ての出力トランジスタ
のゲートを励振し、この電圧は確定的ではない。従って
始動も動作も実施されない。
コンデンサ及びMOSデバイスの接続とオフ／オン状態
とに関して可能な別の始動条件を想定しても、当業者に
は明らかなように、第１図及び第２図の回路の始動及び
動作は実施されない。
このジレンマの解決法は−2Vcc線38をクランプしてこ
の電圧線が接地線36上に出現する電圧より実質的に大き
い正の電圧をとらないようにすべく前記−2Vcc線上にク
ランプを配置することからなる。＋2Vcc線40もほぼVcc
−0.6ボルトの電圧Vccより実質的に大きい絶対値の負の
電圧をとらないようにクランプする。
当業者には明らかなように、概念的にはダイオードが
−2Vcc線38の理想的クランプ手段であるが、MOSプロセ
スでは単一PN接合ダイオードを製造することはできな
い。ダイオードを製造しようとすると必ず接合トランジ
スタが形成される。第1b図の回路にこのようなトランジ
スタが存在すると、ベータ又は電流ゲインに起因して回
路内に過剰な電流が無駄に流れることになる。
本発明の好ましい具体例の１つでは、このクランプが
横方向NPNトランジスタからなる。この横方向NPNトラン
ジスタは第３図に示されている。このデバイスの横方向
コレクタ及びベースは両方共−2Vcc線38に接続され、垂
直コレクタは＋2Vccに接続される。この横方向コレクタ
はNPNトランジスタ58の所望ではないが内在的な垂直コ
レクタの実効電流ゲインを最少にする役割を果たす。さ
もないとこのゲインによって＋2Vcc線からアースに過剰
電流が流れる。−2Vcc線38がアースを正方向に約0.6ボ
ルト上回らないかぎり、このデバイスは電流を通さな
い。−2Vcc線がほぼ0.6ボルトに等しくなるとデバイス
がターンオンし、電流が２つのコレクタにほぼ同量ずつ
流れて−2Vcc線をゼロ＋約0.6ボルト以下に維持する。
＋2Vcc線40のクランプに関しては、デバイス 14a及び18aのドレインと基板との間に内在する内在的接
合ダイオード59a及び59bの作用によって＋2Vcc線が入力
正電源電圧Vcc−約0.6ボルト以下の絶対値の負の電圧に
クランプする。
その結果、＋2Vcc線及び−2Vcc線上の電圧が双方共明
確に規定される。更に、始動時の＋2Vcc線38と−2Vcc線
40との間の電圧差は（Vcc−1.2）ボルトであり、やはり
明確に規定される。この電圧値は電荷ポンプが＋2Vcc線
40及び−2Vcc線38をこれらの電圧に荷電するまで、出力
トランジスタのゲート用の励振回路を作動させる程十分
に大きい。
−2Vcc線38のクランプに使用される横方向NPNトラン
ジスタは従来のCMOS製造技術を用いて製造する。10ボル
トでプラス及びマイナス10mAの電流ドレインの場合に
は、横方向NPNトランジスタのエミッタの周縁を通常100
ミクロンにし得る。当業者には明らかなように、このデ
バイスのサイズはより強い電流を流せるように決定する
こともでき、その場合周縁は1000ミクロンより大きくす
る必要はない。
第４図は二重コレクタ横方向NPNトランジスタ58の基
板の形状を示している。このトランジスタ58はＰ井戸62
内の軽くドープされたＮ形基板材料60部分の上に形成さ
れている。Ｐ井戸62は一般的なCMOS処理技術を用いて基
板60に形成する。Ｎ領域64は横方向NPNトランジスタの
エミッタとして機能し、横方向コレクタとして機能する
Ｎ領域66に包囲される。Ｐ井戸62のＰ領域68はベースコ
ンタクトとして機能し、当業者には容易に理解されるよ
うに、Ｐ井戸62自体は横方向NPNトランジスタ58のベー
スとして機能する。Ｐ井戸62の外側で基板60領域の一部
分に配置されたＮ領域70は、NPN横方向トランジスタ58
の望ましくない内在的垂直コレクタとして機能する。
横方向NPNトランジスタ58のベースエミッタ接合が順
バイアスされると、エミッタによりベース内に注入され
た少数キャリアが垂直コレクタ及び横方向コレクタの両
方によってほぼ等量ずつ集められる。横方向コレクタを
共通ベースに接続すると、垂直コレクタ電流がクランプ
電流の約1/2に減少する。垂直NPNトランジスタを単独で
使用したとすれば、クランプ電流（ベース電流）はベー
タ倍（該デバイスでは約500倍）なり、そのため大量の
電流が無駄にされたであろう。
第1b図及び第３図に示したように、始動時には蓄積コ
ンデンサ22がＰチャネルデバイス14aのソース−基板ダ
イオード59a及び59bとＰチャネルデバイス18aのドレイ
ン−基板ダイオードとの順バイアス状態によって充電さ
れる。これらのダイオードに流れる初期電流サージは数
百ミリアンペアであり得、従って回路内に存在する内在
的SCRタイプ４層形ダイオードデバイスの保持電流を明
らかに上回る。
このような４層形デバイスを第5a図に簡単に示した。
第5a図では４層形デバイスがPNPトランジスタ72、NPNト
ランジスタ74、抵抗器76及び抵抗器78で構成されてい
る。抵抗器76はPNPトランジスタ72のベース−エミッタ
接合に接続され、抵抗器78はPNPトランジスタ74のベー
ス−エミッタ接合に接続される。NPNトランジスタ74の
ベースはPNPトランジスタ72のコレクタに接続され、PNP
トランジスタ72のベースはNPNトランジスタ74のコレク
タに接続される。PNPトランジスタ72のエーミッタ接合
と抵抗器76との接続はこの４層形デバイスのアノード接
続80を構成し、抵抗器78とNPNトランジスタ74のエミッ
タとの交差はこの４層形デバイスのカソード接続82を構
成する。
当業者には明らかなように、第5a図の４層形デバイス
は、前記２つの等価トランジスタのベータの積が１より
大きく且つこの４層形デバイスへのアノード電流が等価
ベータエミッタシャンティング抵抗器（beta emitter s
hunting resistor）により分割されたいずれかのトラン
ジスタのターンオン電圧のうち大きい方のターンオン電
圧より大きけらば、適切なトリガ動作の後アノード80と
カソード82との間で低インピーダンス状態に入ることに
なる。
第３図、第5a図及び第5b図から当業者には明らかなよ
うに、この種の４層形デバイスは第３図の回路に生じ
る。Ｐチャネルデバイス14a及び18aのいずれか一方のソ
ース（第5a図にＰ領域84として簡単に図示）は第５図の
PNPトランジスタ72のエミッタを表す。半導体基板60はP
NPトランジスタ72のベースとNPNトランジスタ74のコレ
クタとを構成する。Ｐ井戸86はPNPトランジスタ72のコ
レクタとNPNトランジスタ74のベースとを構成する。Ｎ
チャネルトランジスタ16a及び32aのうちいずれか一方の
トランジスタのソースはNPNトランジスタ74のエミッタ
を構成する。第5b図ではトランジスタ16、32aの一方が
Ｎ領域88として示されている。抵抗器76はＰ井戸86のバ
ルク抵抗によって達成される。同様にして、抵抗器78は
基板材料のバルク抵抗によって構成される。当業者には
明らかなように、Ｐ井戸86のＰ領域90及び基板60のＮ領
域92のごとき領域は、電源電圧を基板表面とＰ井戸とに
バスするためにCMOS技術で一般的に使用される低抵抗表
面平面として機能する。
この４層形デバイスを低インピーダンス状態に急変さ
せるには、トランジスタ72又は74のベース、Ｐ井戸86又
は基板60のいずれかに電流を注入しなければならない。
これらの電流はこの４層形デバイスに必要な保持電流よ
り大きくなければならない。この状態は種々の方法で生
起させ得る。例えば、アーノド−カソード電圧を極めて
急速に増加させれば、これらのデバイスの内在的コレク
タ−ベース接合コンデンサの荷電に起因してトランジス
タ72及び74のベースに電流が流れる。別の方法として、
トランジスタ72のエミッタを構成するＰ井戸86及びＰ領
域84に隣接する基板接合の一領域を順バイアスすれば、
保持電流の値を超えるほど十分なベース電流がトランジ
スタ72及び74内に流れ得る。第３図の回路の始動時には
これらの状態のいずれかが生起し得る。
本発明の反転性倍電圧電荷ポンプ回路を確実に作動さ
せるためには、この生起可能なラッチアップ状態が決し
て生起し得ないようにする必要がある。ラッチアップの
可能性を抑止すべく或る種のCMOS回路で使用されている
方法の１つは、値の高い抵抗器をNPNトランジスタ74又
はPNPトランジスタ72のエミッタのいずれか一方又は双
方に直列に接続することからなる。しかしながら、この
方法は本発明ではMOSスイッチのオンインピーダンスを
許容し得ないほど高い値にする。
ラッチアップ状態が生起し得ないようにする別の方法
を、本発明の目的の１つとしてここに開示する。PNPト
ランジスタ72及びNPNトランジスタ74のベータの積は１
より小さいモードである。従って、この４層形デバイス
のアノード端子80とカソード端子82との間に流れる電流
は、このデバイスを低インピーダンス状態に保持するの
に必要な保持電流に匹敵する程十分に大きい値に到達す
ることはない。
第6a図は等価NPNトランジスタ及びPNPトランジスタか
らなる別の４層形デバイス100を示している。ただし第5
a図の回路と異なり、第6a図の４層形デバイスはアノー
ド端子102、カソード端子104、単一コレクタNPNトラン
ジスタ106、多重コレクタPNPトランジスタ108及び抵抗
器110、112を有する。多重PNPコレクタ（符号114）はPN
Pトランジスタ108のベースに接続される。NPNトランジ
スタ106に接続される多重コレクタは１つだけである。
これらのコレクタ114は基板60上でNPNトランジスタ106
のエミッタとPNPトランジスタ108のベースとの間に位置
する領域に製造される。
これらの直列コレクタ114の機能は基板60に注入され
た少数キャリアを集めることによってＰ領域128又は138
と基板60との間に形成される順バイアスされたPN接合を
保護することにある。前記キャリアは従ってPNPトラン
ジスタ108のベースに到達するのを阻止され、そのため
これら２つのトランジスタのベータの積は１より小さく
なる。基板に注入された少数キャリアの大部分は拡散し
てＰ井戸により回収され得る前に、前記直列コレクタに
よって回収される。前記Ｐ井戸はNPNトランジスタのベ
ースでもある。これは、PNPベータをNPNベータの逆数よ
り小さい値に減少させ、それによってラッチアップを阻
止するように設計し得る。
第6b図は第6a図の４層デバイス100の半導体プロフィ
ルを示すものであり、この図ではNPNトランジスタ106が
Ｐ井戸120内に形成されている。Ｐ井戸120内のＮ領域12
4に接する接触122は４層デバイス100のカソード104を構
成する。前記Ｎ領域は第１図〜第３図のＮチャネルMOS
トランジスタ16a又はＮチャネルMOSトランジスタ32aの
ソースであり得る。Ｎ領域124はNPNトランジスタ106の
エミッタを構成し、Ｐ井戸120はNPNトランジスタ106の
ベースを構成する。基板60はNPNトランジスタ106のコレ
クタとPNPトランジスタ112のベースとを構成する。
Ｐ領域128に接する接触126はVcc電位にある。Ｐ領域1
28は第１図〜第３図のＰチャネルMOSトランジスタ14aの
ソース又はＰチャネルMOSトランジスタ18aのドレインの
いずれかであり得る。Ｐ領域128はPNPトランジスタ108
のエミッタを構成する。
基板60のＰ領域130a〜130eはNPNトランジスタ108の多
重コレクタ（第6a図符号114）を構成する。多重コレク
タ130a〜130eは半導体基板60の表面で層132により互い
に接合される。層132はアルミニウムからなり得、従来
のCMOS製造方法の金属化ステップの間に製造される。Ｐ
領域130a〜130eの間に配置されたＮ領域134a〜134dは、
＋2Vcc線と基板との間に低インピーダンス接触を形成す
るのに使用される。Ｐ井戸120、即ちNPNトランジスタ10
6のベースは第6a図に示すようなPNPトランジスタ108の
単一コレクタとしても機能する。層132に隣接する領域1
35はMOS構造のゲートオキサイド層である。
第6b図に示すように、PNPトランジスタの多重コレク
タ114はＮ領域124及び136からなるＰ井戸内のＮチャネ
ルMOSトランジスタ16aの間に挿入される。第6b図に符号
16aで示したこのデバイスはドレイン領域138及びゲート
140を有する。第6b図に符号18aで示したこのデバイスは
ドレイン領域138及びゲート領域142を有する。Ｐチャネ
ルMOSトランジスタ14aはＰ領域128及びＰ領域138からな
る。このようにして、これらの多重コレクタ130a〜130e
は、CMOS製造過程で形成された寄生PN接合の始動時の順
バイアスの結果として半導体基板に注入される少数キャ
リアの大部分を回収する位置に配置される。
多重コレクタ114の個数は使用するCMOS製法に応じて
１〜約10個にし得る。また、注入PN接合と最も近いＰ井
戸との間の間隔は通常25〜500ミクロンの範囲内にすべ
きである。この間隔は基板少数キャリアの寿命が特に短
く及び／又は基板抵抗が極めて小さい（１Ω−cm未満）
場合には前述の範囲より短くしてもよい。現時点で好ま
しい具体例では、注入PN接合と最近傍Ｐ井戸との間の間
隔が約150ミクロンであり、多重コレクタ114の使用個数
が４である。これは約2.5Ω−cmの基板抵抗をもつ基板
を使用する製法に基づいて決定したものである。
現時点で好ましい具体例をＰ井戸CMOSを例にとって説
明したが、当業者には明らかなように、Ｎ井戸CMOS技術
も本発明の主旨及び範囲を逸脱せずに使用し得る。この
ようなＮ井戸具体例の製法は本明細書の説明から当業者
には容易に理解されよう。
第７図は前述の二重電荷ポンプ電源200と、RS−232C
送信回路202と、RS−232受信回路204とを含む本発明の
好ましい具体例をブロック図で示している。これらの素
子は単一半導体基板材料片206上に形成した状態で簡単
に示されている。正蓄積コンデンサ22は端末パッド210
を介して半導体基板に接続されている。正蓄積コンデン
サ22の他端は第７図の入力パッド222レベルに示されて
いるVccに接続される。負蓄積コンデンサ34は端末パッ
ド208及び212を介して基板に接続されている。正転送コ
ンデンサ10及び負転送コンデンサ24は夫々端末パッド21
4、216、218及び220を介して基板に接続される。入力電
圧はVcc入力端末パッド222及びアース入力端末パッド22
4のレベルで回路に供給される。当業者には明らかなよ
うに、アース入力端子224及び端末パッド208は具体例に
よっては同一の接続端末パッドであってよい。RS−232
送信機202へのデータ入力は端末パッド226を介して供給
され、RS−232送信機202の出力は末端パッド228に供給
される。RS−232受信機204へのデータ入力は端末パッド
230を介して供給され、RS−232受信機204のデータ出力
は端末パッド232に供給される。
二重電荷ポンプ電源200と、RS−232送信機202と、RS
−232受信機204とを含むモノリシック集積回路はモノリ
シック集積回路として製造し得る。該回路の動作に必要
な外部構成部材は正蓄積コンデンサ22、負蓄積コンデン
サ34、正転送コンデンサ10及び負転送コンデンサ24のみ
である。
第７図の好ましい具体例には単一のRS−232送信機202
及び単一のRS−232送信機204が示されているが、当業者
には明らかなように、別の形態に組み合わせた送信機／
受信機アセンブリも本発明の主旨及び範囲内で付加し得
る。ただし、RS−232受信機204を１つ以上含むだけでRS
−232送信機202は含まない第７図の回路の具体例は、負
電源接続を必要としないことに留意されたい。これはRS
−232フォーマット信号の負のスイングが通常は受信回
路によって無視されるからである。
RS−232送信回路202及びRS−232受信回路204は当業者
に良く知られているようにCMOS素子で従来通りに構成し
得る。例えば、RS−232送信回路202は当業者に公知のよ
うに、TTL論理レベルをRS−232フォーマットに翻訳すべ
くレベルシフタを備えたCMOSインバータであり得る。あ
るいは、Motorola社製MC1488回路と同様に構成すること
もできる。RS−232受信回路204は当業者に公知のよう
に、入力されるRS−232フォーマット信号をTTL論理レベ
ルに翻訳するためのレベルシフタを備えたCMOSインバー
タであり得る。あるいは、Motorola社製M1489回路と同
様に構成してもよい。
以上、本発明の好ましい具体例を説明してきたが、当
業者には容易に理解されるであろうように、同一材料を
用いて別の具体例を実現することもできる。このような
種々の変形例も本発明の範囲内に含まれる。
〔効果〕
特許請求の範囲第１項に記載の回路によれば、ラッチ
アップを防止する手段により、MOS素子を単一半導体基
板材料片上に集積することによって内在的に形成される
順バイアスされた４層形デバイスがラッチアップして低
インピーダンス伝導状態となるのを防止する。これによ
り、安定的に動作し得る二重電荷ポンプ電源回路を単一
の半導体基板材料片上に集積することが可能となる。
特許請求の範囲第２項に記載の回路によれば、二重電
荷ポンプ電源回路と接続されたRS−232送信回路を単一
の半導体基板材料片上に更に含むことが可能となる。
特許請求の範囲第３項に記載の回路によれば、二重電
荷ポンプ電源回路と接続されたRS−232受信回路を単一
の半導体基板材料片上に更に含むことが可能となる。
特許請求の範囲第４項に記載の回路によれば、回路の
始動時に生起し得るラッチアップを防止する手段を、特
別な補助回路を用いることなく構成し得る。
特許請求の範囲第５項に記載の回路によれば、回路の
始動時の状態を安定的にし得る。
特許請求の範囲第６項に記載の回路によれば、回路の
始動時の状態を安定的にし得る。
特許請求の範囲第７項に記載の回路によれば、回路の
始動時に生起し得るラッチアップを防止する手段と、半
導体基板の製法に応じて効率よく構成し得る。
特許請求の範囲第８項に記載の回路によれば、二重電
荷ポンプ電源回路と複数のRS−232送信／受信回路の単
一の半導体基板材料片上に更に含むことが可能となる。
【図面の簡単な説明】
第1a図は本発明の電荷ポンプ回路の好ましい一具体例を
示す簡略説明図、第1b図はスイッチに代えてMOSトラン
ジスタを使用し、本発明のパワダウン特徴も示す第1a図
の電荷ポンプ回路の簡略説明図、第２図は第1b図の電荷
ポンプ回路のゲートの励振を実施するのに適したゲート
励振回路の説明図、第３図は電荷ポンプ回路を正確に始
動させるMOSデバイス及びPNP横方向接合デバイスの基板
接続を示す本発明の好ましい一具体例の簡略説明図、第
４図は本発明で使用するのに適したNPN横方向トランジ
スタの半導体基板の輪郭を示す説明図、第5a図及び第5b
図は夫々４層形デバイス及びこのようなデバイスの半導
体基板輪郭の簡略説明図であって、この種のデバイスを
内在的に形成するMOS構造を示す説明図、第6a図は予備
のＰ領域コレクタを有する本発明で使用するのに適した
４層デバイスの簡略説明図、第6b図はラッチアップを阻
止するための予備の少数電荷キャリアコレクタを有する
本発明で使用するのに適した４層形デバイスの基板輪郭
の説明図であって、前記電荷コレクタの相対的配置を示
す説明図、第７図は二重集積電荷ポンプ電源とRS−232C
受信機及び送信機とを含む本発明の具体例のブロック図
である。 10、24……転送コンデンサ、12……電圧源、22、34……
蓄積コンデンサ、14a、18a、20a、26a、44、48、52……
ＰチャネルMOSトランジスタ、16a、28a、30a、32a、4
6、50、54……ＮチャネルMOSトランジスタ、21……パワ
ダウンユニット、27……Ｐチャネルデバイス、29……Ｎ
チャネルデバイス、42……位相制御ユニット、56……発
振器、58、74、106……NPNトランジスタ、59a、59b……
接合ダイオード、60……基板、72、108……PNPトランジ
スタ、76、78、110、112……抵抗器、114……多重PNPコ
レクタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−101563（ＪＰ，Ａ) 特開 昭61−92162（ＪＰ，Ａ) 特開 昭59−230462（ＪＰ，Ａ) 特開 昭57−80264（ＪＰ，Ａ) 特開 昭51−21124（ＪＰ，Ａ) 実開 昭53−20407（ＪＰ，Ｕ) 米国特許4812961（ＵＳ，Ａ) 米国特許4636930（ＵＳ，Ａ) 米国特許4679134（ＵＳ，Ａ) 米国特許4777577（ＵＳ，Ａ) 米国特許4809152（ＵＳ，Ａ) 米国特許4999761（ＵＳ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】単一半導体基板材料片上に集積され、ユニ
    ポーラ電圧入力源のほぼ二倍のバイポーラ電圧出力を供
    給する回路であって、 −第１及び第２電圧入力端子、 −正転送コンデンサの第１及び第２接続端子、 −前記第１電圧入力端子を前記正転送コンデンサの第１
    接続端子に選択的に接続し、且つ前記第２電圧入力端子
    を前記正転送コンデンサの第２接続端子に選択的に接続
    する第1MOS半導体スイッチ手段、 −正蓄積コンデンサの第１及び第２接続端子、このうち
    正蓄積コンデンサの第１接続端子は固定電圧に接続され
    ており、 −前記第１電圧入力端子を前記正転送コンデンサの第２
    接続端子に選択的に接続し、且つ前記正転送コンデンサ
    の第１接続端子を前記正蓄積コンデンサの第２接続端子
    に選択的に接続する第2MOS半導体スイッチ手段、 −負転送コンデンサの第１及び第２接続端子、 −前記正蓄積コンデンサの第２接続端子を前記負転送コ
    ンデンサの第１接続端子に選択的に接続し、且つ前記負
    転送コンデンサの第２接続端子を前記第２電圧入力端子
    に選択的に接続する第3MOS半導体スイッチ手段、 −負蓄積コンデンサの第１及び第２接続端子、このうち
    負蓄積コンデンサの第１接続端子は固定電圧に接続され
    ており、 −前記負転送コンデンサの第１接続端子を前記負蓄積コ
    ンデンサの第１接続端子に選択的に接続し、且つ前記負
    転送コンデンサの第２接続端子を前記負蓄積コンデンサ
    の第２接続端子に選択的に接続する第4MOS半導体スイッ
    チ手段、 −前記第１、第２、第３及び第４半導体スイッチ手段に
    接続されており、これら第１、第２、第３及び第４半導
    体スイッチ手段を選択的に作動される選択手段、 −前記第１、第２、第３及び第４半導体スイッチ手段の
    うち選択されたスイッチ手段がオン状態に維持され且つ
    残りの半導体スイッチ手段がオフ状態に維持されるよう
    に、前記選択回路の動作を選択的に停止させる手段、 −MOS素子を単一半導体基板材料片上に集積することに
    よって内在的に形成される順バイアスされた４層形デバ
    イスのラッチアップを防止する手段 を含む回路。
  2. 【請求項２】前記半導体基板材料に配置された少なくと
    も１つのRS−232送信回路を更に含み、この送信回路が
    夫々、前記正蓄積コオンデンサの第２接続端子、前記負
    蓄積コンデンサの第２接続端子及び前記第２電圧入力端
    子に接続される正、負及び接地電位電力伝導体と、該送
    信回路にデータを供給すべく該送信回路に接続されたデ
    ータ入力接続端子と、該送信回路からの出力を供給する
    データ出力接続端子とを有する特許請求の範囲第１項に
    記載の回路。
  3. 【請求項３】前記半導体基板材料に配置された少なくと
    も１つのRS−232受信回路を更に含み、この受信回路が
    夫々、前記第１及び第２電圧入力端子に接続される正及
    び接地電力接続端子と、データ入力接続端子と、データ
    出力接続端子とを有する特許請求の範囲第１項又は第２
    項に記載の回路。
  4. 【請求項４】前記ラッチアップを防止する手段が多重コ
    レクタを有する内在的NPNトランジスタである特許請求
    の範囲第１項に記載の回路。
  5. 【請求項５】前記負蓄積コンデンサの第２接続端子を、
    前記第２電圧入力端子に出現する電圧とほぼ同等の電圧
    より高電位でない電圧にクランプする手段を更に含む特
    許請求の範囲第１項に記載の回路。
  6. 【請求項６】前記正蓄積コンデンサの第２接続端子を、
    前記第１電圧入力端子に出現する電圧とほぼ同等の電圧
    より低電位でない電圧にクランプする手段を更に含む特
    許請求の範囲第５項に記載の回路。
  7. 【請求項７】前記ラッチアップを防止する手段が前記４
    層形デバイスのPNPトランジスタ部分の少なくとも１つ
    の予備コレクタ領域を含み、該コレクタ領域が注入され
    た少数キャリアを集めるべく前記半導体基板材料の領域
    に配置される特許請求の範囲第１項に記載の回路。
  8. 【請求項８】複数のRS−232送信回路と複数のRS−232受
    信回路とを更に含み、 −前記RS−232送信回路が前記半導体基板材料上に配置
    され、これらの各回路が正、負及び接地電位の電力導体
    を有し、これらの導体が夫々、前記正蓄積コンデンサの
    第２接続端子、前記負蓄積コンデンサの第２接続端子及
    び前記正蓄積コンデンサの第１接続端子に接続され、ま
    た各回路が夫々、送信回路にデータを供給するデータ入
    力接続端子と、送信回路からの出力を供給するデータ出
    力接続端子とを有し、 −前記RS−232受信回路が前記半導体基板材料上に配置
    され、これらの各回路が前記第１及び第２電圧入力端子
    に接続された正及び接地電力接続端子を有すると共に、
    データ入力接続端子とデータ出力接続端子とを有する特
    許請求の範囲第１項に記載の回路。
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