JP2557846B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000012535 impurity Substances 0.000 claims description 31
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- 238000005468 ion implantation Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体基板上に構成された半導体集積回路に
関する。
関する。
（従来の技術） 第２図は第３図に示すような直列接続された２つのｎ
チャネルMOSトランジスタ20および30よりなるソースフ
ォロア回路を集積化した例を示す断面図である。ｎ型基
板１上にｐウェル層２を形成し、このｐウェル層２内に
ソースフォロア回路が形成される。通常ｐウェル層２と
基板１との間には逆バイアス電源10が接続されている。
入力MOSトランジスタ20はゲート３とソース・ドレイン
を形成するn+半導体層6,7から構成され、負荷MOSトラン
ジスタ30はゲート４とソース・ドレインを形成するn+半
導体層7,8とから構成される。負荷MOSトランジスタ30の
ゲート４とn+半導体層８とは共通接続されて接地されて
いる。
チャネルMOSトランジスタ20および30よりなるソースフ
ォロア回路を集積化した例を示す断面図である。ｎ型基
板１上にｐウェル層２を形成し、このｐウェル層２内に
ソースフォロア回路が形成される。通常ｐウェル層２と
基板１との間には逆バイアス電源10が接続されている。
入力MOSトランジスタ20はゲート３とソース・ドレイン
を形成するn+半導体層6,7から構成され、負荷MOSトラン
ジスタ30はゲート４とソース・ドレインを形成するn+半
導体層7,8とから構成される。負荷MOSトランジスタ30の
ゲート４とn+半導体層８とは共通接続されて接地されて
いる。
また入力MOSトランジスタ20のn+半導体層６には正の
電圧例えば＋12Vが印加される。ゲート３は入力端子VIN
として、n+半導体層７は出力端子VOUTとして取り出され
る。このような従来構成されてきたソースフォロア回路
においては、入力MOSトランジスタ20の入力ゲート３の
直下には不純物拡散層は形成されていないのが通常であ
り、負荷MOSトランジスタ30のゲート４の直下にはディ
プレッション領域を形成するためのイオンインプランテ
ーションを行なって、n-半導体層５を形成するのが通常
であった。
電圧例えば＋12Vが印加される。ゲート３は入力端子VIN
として、n+半導体層７は出力端子VOUTとして取り出され
る。このような従来構成されてきたソースフォロア回路
においては、入力MOSトランジスタ20の入力ゲート３の
直下には不純物拡散層は形成されていないのが通常であ
り、負荷MOSトランジスタ30のゲート４の直下にはディ
プレッション領域を形成するためのイオンインプランテ
ーションを行なって、n-半導体層５を形成するのが通常
であった。
またMOSトランジスタのゲート長とゲート幅との比は
入力MOSトランジスタ20と負荷MOSトランジスタとで異な
っているのが一般的である。これはゲート長とゲート幅
との比は通常のソースフォロア回路の周波数特性や消費
電力が所望の値になるように設定するように選ばれるた
めである。
入力MOSトランジスタ20と負荷MOSトランジスタとで異な
っているのが一般的である。これはゲート長とゲート幅
との比は通常のソースフォロア回路の周波数特性や消費
電力が所望の値になるように設定するように選ばれるた
めである。
このような半導体装置において、入力ゲート３に電圧
を印加し、その時できるポテンシャル井戸との間の変調
度をｍとするとゲート３に入力電圧VINを印加した時の
ポテンシャル井戸はmVINとなる。また負荷MOSトランジ
スタ30のゲート４は接地されているため、このゲート４
の直下にできるポテンシャル井戸をVPWとしてソースフ
ォロア回路の動作を説明する。n+半導体層（ソース）８
を接地したことにより、その電源から供給された電荷は
負荷MOSトランジスタ30のゲート４を通りさらに入力MOS
トランジスタ20のゲート３を通って、正電圧例えば12V
を印加したn+半導体層（ドレイン）６に流れこむ。
を印加し、その時できるポテンシャル井戸との間の変調
度をｍとするとゲート３に入力電圧VINを印加した時の
ポテンシャル井戸はmVINとなる。また負荷MOSトランジ
スタ30のゲート４は接地されているため、このゲート４
の直下にできるポテンシャル井戸をVPWとしてソースフ
ォロア回路の動作を説明する。n+半導体層（ソース）８
を接地したことにより、その電源から供給された電荷は
負荷MOSトランジスタ30のゲート４を通りさらに入力MOS
トランジスタ20のゲート３を通って、正電圧例えば12V
を印加したn+半導体層（ドレイン）６に流れこむ。
ここで負荷MOSトランジスタ30のゲート４の長さを
L1、幅をW1とし、入力MOSトランジスタ30のゲート３の
長さをL2、幅をW2とすると負荷MOSトランジスタ30のゲ
ート４の下を流れる電流は、 と表わされる。なおＫは比例定数を表わす。またゲート
３直下の電圧降下をＸとするとゲート３直下に流れる電
流は、 と書ける。ここで負荷MOSトランジスタ30のゲート４と
入力MOSトランジスタ20のゲート３の直下を流れる電流
はそれぞれ等しい（I1＝I2）ので、 となる。したがって出力Voutは、 と表わされる。（４）式より明らかなようにオフセット
電圧に２つのばらつき要素があることがわかる。その１
つは変調度ｍであり、もう１つはポテンシャル井戸の深
さVPWである。この両者は酸化膜厚や基板抵抗あるいは
プロセスのばらつき等により変動する。変調度ｍはポテ
ンシャル井戸特性の勾配であるため変動は小さい。しか
しポテンシャル井戸の深さVPWはポテンシャル井戸特性
の電圧値自体であるため変動が大きく、ソースフォロア
回路のオフセットのばらつきに大きな影響を与えるとい
う問題を生じている。
L1、幅をW1とし、入力MOSトランジスタ30のゲート３の
長さをL2、幅をW2とすると負荷MOSトランジスタ30のゲ
ート４の下を流れる電流は、 と表わされる。なおＫは比例定数を表わす。またゲート
３直下の電圧降下をＸとするとゲート３直下に流れる電
流は、 と書ける。ここで負荷MOSトランジスタ30のゲート４と
入力MOSトランジスタ20のゲート３の直下を流れる電流
はそれぞれ等しい（I1＝I2）ので、 となる。したがって出力Voutは、 と表わされる。（４）式より明らかなようにオフセット
電圧に２つのばらつき要素があることがわかる。その１
つは変調度ｍであり、もう１つはポテンシャル井戸の深
さVPWである。この両者は酸化膜厚や基板抵抗あるいは
プロセスのばらつき等により変動する。変調度ｍはポテ
ンシャル井戸特性の勾配であるため変動は小さい。しか
しポテンシャル井戸の深さVPWはポテンシャル井戸特性
の電圧値自体であるため変動が大きく、ソースフォロア
回路のオフセットのばらつきに大きな影響を与えるとい
う問題を生じている。
（発明が解決しようとする問題点） このように従来の半導体集積回路ではポテンシャル井
戸の深さVPWの影響によるオフセット電圧の変動が発生
するため、ソースフォロア回路の出力信号を処理する後
段の回路のダイナミックレンジを大きく設計する必要が
生じ、回路全体が複雑化してしまうという欠点がある。
戸の深さVPWの影響によるオフセット電圧の変動が発生
するため、ソースフォロア回路の出力信号を処理する後
段の回路のダイナミックレンジを大きく設計する必要が
生じ、回路全体が複雑化してしまうという欠点がある。
そこで本発明は負荷MOSトランジスタのゲート直下の
ポテンシャル井戸にばらつきが生じてもオフセット電圧
にバラツキを生じないソースフォロア回路を提供するこ
とを目的とする。
ポテンシャル井戸にばらつきが生じてもオフセット電圧
にバラツキを生じないソースフォロア回路を提供するこ
とを目的とする。
（問題点を解決するための手段） 本発明にかかる半導体集積回路においては、一導電型
基板と、この一導電型基板上に形成された逆導電型ウェ
ルと、この逆導電型ウェル表面に形成され、第１の電源
に接続された第１の一導電型不純物層と、この第１の導
電型不純物層と第１のチャネル部分を隔てて前記逆導電
型ウェル表面に形成され、出力に接続された第２の一導
電型不純物層と、前記第２の一導電型不純物層と第２の
チャネル部分を隔てて前記逆導電型ウェル表面に形成さ
れ、第２の電源に接続された第３の一導電型不純物層と
を備え、前記第１のチャネル部分の上方に形成された第
１のゲートを入力に接続し、前記第２のチャネル部分の
上方に形成された第２のゲートを前記第３の一導電型不
純物層に接続し、前記第１の一導電型不純物層、前記第
１のチャネル部分、前記第２の一導電型不純物層でなる
動作MOSトランジスタと、前記第２の一導電型不純物
層、前記第２のチャネル部分、前記第３の一導電型不純
物層でなる負荷MOSトランジスタとを形成した半導体集
積回路において、前記第１のゲートおよび第２のゲート
のゲート長とゲート幅の比が同一であり、前記第１及び
第２のチャネル部分の表面には、前記第１ないし第３の
一導電型不純物層よりも低い同一の濃度の第４及び第５
の一導電型不純物層がそれぞれ形成されていることを特
徴とする。
基板と、この一導電型基板上に形成された逆導電型ウェ
ルと、この逆導電型ウェル表面に形成され、第１の電源
に接続された第１の一導電型不純物層と、この第１の導
電型不純物層と第１のチャネル部分を隔てて前記逆導電
型ウェル表面に形成され、出力に接続された第２の一導
電型不純物層と、前記第２の一導電型不純物層と第２の
チャネル部分を隔てて前記逆導電型ウェル表面に形成さ
れ、第２の電源に接続された第３の一導電型不純物層と
を備え、前記第１のチャネル部分の上方に形成された第
１のゲートを入力に接続し、前記第２のチャネル部分の
上方に形成された第２のゲートを前記第３の一導電型不
純物層に接続し、前記第１の一導電型不純物層、前記第
１のチャネル部分、前記第２の一導電型不純物層でなる
動作MOSトランジスタと、前記第２の一導電型不純物
層、前記第２のチャネル部分、前記第３の一導電型不純
物層でなる負荷MOSトランジスタとを形成した半導体集
積回路において、前記第１のゲートおよび第２のゲート
のゲート長とゲート幅の比が同一であり、前記第１及び
第２のチャネル部分の表面には、前記第１ないし第３の
一導電型不純物層よりも低い同一の濃度の第４及び第５
の一導電型不純物層がそれぞれ形成されていることを特
徴とする。
第４及び第５の一導電型不純物層が同一のイオン注入
工程により形成されたものであると良く、動作MOSトラ
ンジスタと負荷MOSトランジスタの結合回路がソースフ
ォロア回路であると良い。
工程により形成されたものであると良く、動作MOSトラ
ンジスタと負荷MOSトランジスタの結合回路がソースフ
ォロア回路であると良い。
（作 用） このようにゲート長とゲート幅の比を負荷MOSトラン
ジスタと動作MOSトランジスタとで同一とし、両MOSトラ
ンジスタのゲート直下に同一状態の不純物注入層を形成
すると、出力Voutがポテンシャル井戸の深さVPWに関係
しない式として表わされる。したがってポテンシャル井
戸の深さがばらついてもソースフォロア回路においては
オフセット電圧のばらつきに大きな影響を与えない。
ジスタと動作MOSトランジスタとで同一とし、両MOSトラ
ンジスタのゲート直下に同一状態の不純物注入層を形成
すると、出力Voutがポテンシャル井戸の深さVPWに関係
しない式として表わされる。したがってポテンシャル井
戸の深さがばらついてもソースフォロア回路においては
オフセット電圧のばらつきに大きな影響を与えない。
（実施例） 以下本発明の一実施例を第１図に示す図面を参照して
詳細に説明する。
詳細に説明する。
第１図は本発明の一実施例にかかる集積化ソースフォ
ロア回路の断面図である。なお第２図に示した従来の構
成と同一部分には同一符号を付しその説明は省略する。
ロア回路の断面図である。なお第２図に示した従来の構
成と同一部分には同一符号を付しその説明は省略する。
この集積化ソースフォロア回路においてはゲート長と
ゲート幅との比を入力MOSトランジスタ20と負荷MOSトラ
ンジスタ30と同一となるように構成する。さらに負荷MO
Sトランジスタ30のゲート４の直下に形成されるn-層５
と同一状態になったn-層９を入力MOSトランジスタ20の
ゲート３の直下にも形成している。すなわちゲート４直
下に形成されるn-半導体５とゲート３直下に形成される
n-半導体層９とは同一工程で形成され不純物ドーズ量が
同一であり濃度が同一となっている。
ゲート幅との比を入力MOSトランジスタ20と負荷MOSトラ
ンジスタ30と同一となるように構成する。さらに負荷MO
Sトランジスタ30のゲート４の直下に形成されるn-層５
と同一状態になったn-層９を入力MOSトランジスタ20の
ゲート３の直下にも形成している。すなわちゲート４直
下に形成されるn-半導体５とゲート３直下に形成される
n-半導体層９とは同一工程で形成され不純物ドーズ量が
同一であり濃度が同一となっている。
この不純物拡散層の形成はイオンインプランテーショ
ンによりゲート酸化膜を介して同時に注入し、熱処理に
より拡散を行なえばよい。他の構成は第２図に示す従来
の装置と同様である。
ンによりゲート酸化膜を介して同時に注入し、熱処理に
より拡散を行なえばよい。他の構成は第２図に示す従来
の装置と同様である。
このように同一の状態量の不純物層を入力MOSトラン
ジスタ20と負荷MOSトランジスタ30のゲート直下に注入
したことにより、入力ゲート３に入力VINを印加した時
のポテンシャル井戸はｍ・VINに、負荷MOSトランジスタ
30のゲート４を接地した時のポテンシャル井戸VBWを加
えたものとなる。接地電位からゲート4,3を介して流れ
る電流は、 と書ける。なおここでＫは比例定数、Ｌはゲート長、Ｗ
はゲート幅を示す。
ジスタ20と負荷MOSトランジスタ30のゲート直下に注入
したことにより、入力ゲート３に入力VINを印加した時
のポテンシャル井戸はｍ・VINに、負荷MOSトランジスタ
30のゲート４を接地した時のポテンシャル井戸VBWを加
えたものとなる。接地電位からゲート4,3を介して流れ
る電流は、 と書ける。なおここでＫは比例定数、Ｌはゲート長、Ｗ
はゲート幅を示す。
ここでトランジスタ20とトランジスタ30とのゲート長
とゲート幅との比は同一であるのでW/Lは一定値とな
り、ゲート３およびゲート４とを流れる電流は等しくな
る。そしてその出力Voutは、 VOUT＝（ｍ・VIN＋VPW）−VPW＝ｍ・VIN ……（６） と書ける。（６）式からわかるように負荷MOSトランジ
スタ30のゲート４の直下に形成されるポテンシャル井戸
の深さVPWがばらついてもその影響は出力VOUTにまった
く表わされることはない。
とゲート幅との比は同一であるのでW/Lは一定値とな
り、ゲート３およびゲート４とを流れる電流は等しくな
る。そしてその出力Voutは、 VOUT＝（ｍ・VIN＋VPW）−VPW＝ｍ・VIN ……（６） と書ける。（６）式からわかるように負荷MOSトランジ
スタ30のゲート４の直下に形成されるポテンシャル井戸
の深さVPWがばらついてもその影響は出力VOUTにまった
く表わされることはない。
以上の実施例ではMOSトランジスタの回路としてソー
スフォロア回路を取り上げているが、動作トランジスタ
と負荷トランジスタよりなる他の回路でもよい。
スフォロア回路を取り上げているが、動作トランジスタ
と負荷トランジスタよりなる他の回路でもよい。
またソースフォロア回路の場合第４図に示すような入
力トランジスタ20,40および負荷トランジスタ30,50を有
する第２段のソースフォロア回路にも本発明を適用する
ことができる。
力トランジスタ20,40および負荷トランジスタ30,50を有
する第２段のソースフォロア回路にも本発明を適用する
ことができる。
以上実施例に基づいて詳細に説明したように本発明で
は負荷MOSトランジスタのゲート直下のポテンシャル井
戸にばらつきがあってもそれがトランジスタ回路の特性
には全く影響を与えることがない。したがって回路の安
定した動作が可能となる。
は負荷MOSトランジスタのゲート直下のポテンシャル井
戸にばらつきがあってもそれがトランジスタ回路の特性
には全く影響を与えることがない。したがって回路の安
定した動作が可能となる。
第１図は本発明の一実施例を示す集積化ソースフォロア
回路の構成断面図、第２図は従来の構成断面図、第３図
および第４図は本発明を適用すべき回路を示す回路図で
ある。 ３……入力MOSトランジスタのゲート、４……負荷MOSト
ランジスタのゲート、５……n-半導体層、９……n-半導
体層、20……入力MOSトランジスタ、30……負荷MOSトラ
ンジスタ。
回路の構成断面図、第２図は従来の構成断面図、第３図
および第４図は本発明を適用すべき回路を示す回路図で
ある。 ３……入力MOSトランジスタのゲート、４……負荷MOSト
ランジスタのゲート、５……n-半導体層、９……n-半導
体層、20……入力MOSトランジスタ、30……負荷MOSトラ
ンジスタ。
Claims (3)
- 【請求項１】一導電型基板と、 この一導電型基板上に形成された逆導電型ウェルと、 この逆導電型ウェル表面に形成され、第１の電源に接続
された第１の一導電型不純物層と、この第１の一導電型
不純物層と第１のチャネル部分を隔てて前記逆導電型ウ
ェル表面に形成され、出力に接続された第２の一導電型
不純物層と、前記第２の一導電型不純物層と第２のチャ
ネル部分を隔てて前記逆導電型ウェル表面に形成され、
第２の電源に接続された第３の一導電型不純物層とを備
え、前記第１のチャネル部分の上方に形成された第１の
ゲートを入力に接続し、前記第２のチャネル部分の上方
に形成された第２のゲートを前記第３の一導電型不純物
層に接続し、前記第１の一導電型不純物層、前記第１の
チャネル部分、前記第２の一導電型不純物層でなる動作
MOSトランジスタと、前記第２の一導電型不純物層、前
記第２のチャネル部分、前記第３の一導電型不純物層で
なる負荷MOSトランジスタとを形成した半導体集積回路
において、 前記第１のゲートおよび第２のゲートのゲート長とゲー
ト幅の比が同一であり、 前記第１及び第２のチャネル部分の表面には、前記第１
ないし第３の一導電型不純物層よりも低い同一の濃度の
第４及び第５の一導電型不純物層がそれぞれ形成されて
いることを特徴とする半導体集積回路。 - 【請求項２】前記第４及び第５の一導電型不純物層が同
一のイオン注入工程により形成されたものであることを
特徴とする特許請求の範囲第１項記載の半導体集積回
路。 - 【請求項３】動作MOSトランジスタと負荷MOSトランジス
タの結合回路がソースフォロア回路であることを特徴と
する特許請求の範囲第１項または第２項記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115578A JP2557846B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115578A JP2557846B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62271458A JPS62271458A (ja) | 1987-11-25 |
| JP2557846B2 true JP2557846B2 (ja) | 1996-11-27 |
Family
ID=14666049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61115578A Expired - Lifetime JP2557846B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557846B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016021504A (ja) * | 2014-07-15 | 2016-02-04 | ソニー株式会社 | 増幅装置、半導体装置、製造方法、電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55151365A (en) * | 1979-05-14 | 1980-11-25 | Semiconductor Res Found | Insulated gate type transistor and semiconductor integrated circuit |
-
1986
- 1986-05-20 JP JP61115578A patent/JP2557846B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55151365A (en) * | 1979-05-14 | 1980-11-25 | Semiconductor Res Found | Insulated gate type transistor and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62271458A (ja) | 1987-11-25 |
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